KR20000067250A - 전하구동펌프회로 및 그를 채용한 위상동기루프 - Google Patents

Abstract

본 발명은, 위상동기루프장치의 전하구동펌프회로에 있어서, 출력단과; 위상검출결과에 의거하여 전류 소오싱 및 전류 싱킹을 선택적으로 제어하는 스위칭 트랜지스터와; 상기 스위칭 트랜지스터의 전류 소오싱 제어에 따라 상기 출력단으로 소오싱전류가 흐르게 하는 전류 소오싱블록과; 상기 스위칭 트랜지스터의 전류 싱킹 제어에 따라 상기 출력단으로부터 싱킹전류가 흐르게 하는 전류 싱킹 블록으로 구성되며; 상기 전류 소오싱 블록이; 상기 출력단에 연결되어 있고 상기 소오싱 전류가 흐르는 제1 패스에 적어도 3단이상의 캐스케이드 구조로 형성된 출력저항용 P채널 트랜지스터와, 상기 제1 P채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 P채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 P채널 트랜지스터와, 일정 전류원이 상기 출력저항용 P채널 트랜지스터가 형성된 패스로 미러링되어 상기 소오싱 전류로 공급되게 하는 전류미러용 P채널 트랜지스터로 구성하고, 상기 전류 싱킹 블록이; 상기 출력단에 연결되어 있고 상기 싱킹 전류가 흐르는 제2 패스에 적어도 3단 이상의 캐스케이드 구조로 형성된 출력저항용 N채널 트랜지스터와, 상기 제1 N채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 N채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 N채널 트랜지스터와, 상기 일정 전류원이 상기 출력저항용 N채널 트랜지스터가 형성된 제2 패스로 미러링되어 상기 싱킹 전류로 공급되게 하는 전류미러용 N채널 트랜지스터로 구성한다.

Description

전하구동펌프회로 및 그를 채용한 위상동기루프{CHARGE PUMP CIRCUIT AND PLL EMPLOYING THEREFOR}

본 발명은 위상동기루프(Phase Locked Loop: 이하 "PLL"이라 칭함)에 주로 사용되는 전하구동펌프(charge pump)회로에 관한 것으로, 특히 다이나믹 레인지(dynamic range)를 넓게 하면서 옵셋전류(offset current)도 최소화시킬 수 있는 구조를 갖는 전하구동펌프회로 및 그를 채용한 위상동기루프에 관한 것이다.

전하구동펌프회로는 주로 PLL에 채용되어서 VCO(Voltage Controlled Oscillator)에 인가되는 전압을 제어하는 기능을 수행한다. 이러한 전하구동펌프 회로에 관한 일예로는, James R. Kuo 등에 의해서 발명되어 CHARGE PUMP WITH NEAR ZERO OFFSET CURRENT라는 발명의 명칭으로 미합중국 특허 허여된 특허번호 제5,646,563호에 자세히 개시되어 있다. 상기 특허 제4,646,563호에서는 오프셋전류를 최소화하여 지터(jitter)를 줄여주고 있다.

PLL은 크게, 위상검출기, 전하구동펌프, 필터, VCO, 및 분주기로 구성되어 있다. 전하구동펌프는 VCO에 인가되는 전압을 제어한다. 상기 전압은 전하구동펌프의 출력단으로부터 필터로 출력되는 전류에 의존하며, 상기 전류는 전하구동펌프내의 전원단에서 출력노드로 흐르는 업 전류(up current)와 상기 출력노드로부터 접지단으로 흐르는 다운 전류(down current)간의 차의 값으로 정해진다. 전하구동펌프내에는 상기 업 전류 및 다운전류의 흐름을 온,오프하기 위한 스위치가 전원단과 출력단 사이에, 상기 출력단과 접지단 사이에 각각 위치하고 있다. 위상검출기는 입력신호와 VCO에서 피이드백된 출력신호간의 위상 차에 따라 전하구동펌프의 각 스위치를 온,오프한다. 하기에서는 상기 업 전류의 흐름을 온,오프 제어하는 위상검출기의 출력신호를 업 제어신호 UP라 칭하고, 다운 전류의 흐름을 온,오프 제어하는 위상 검출기의 출력신호를 다운 제어신호 DOWN이라 칭한다.

위상검출기에서 출력되는 업 제어신호 UP 또는 다운 제어신호 DOWN에 의해서 각 스위치가 선택적으로 온되었을 때 흐르는 업 전류(이하 "소오싱전류(sourcing current)"라 칭함) 또는 다운 전류(이하 "싱킹전류(sinking current)"라 칭함)은 동일하여야 이상적이며 안정된 시스템을 유지할 수 있다. 그러나 실제적으로 상기 소오싱전류와 싱킹전류는 전하구동펌프회로의 회로특성에 의해서 동일한 값을 갖지 못한다. 즉 소오싱전류와 싱킹전류간에는 옵셋(offset)이 발생한다. 이러한 옵셋에 의해 생기는 전류를 옵셋전류라 하며, 상기 옵셋전류는 PLL시스템의 지터(jitter)에 영향을 끼치게 된다.

상기 옵셋전류를 최소화시키기 위해선 전하구동펌프회로의 츨력단에서 본 출력저항이 가능한 한 크게 해야 하는데, 만약 출력저항을 크게 하면 옵셋전류를 최소화시킬 수 있으나 전하구동펌프회로에서의 다이나믹 레인지가 줄어드는 단점이 있다. 또한 반대로 전하구동펌프회로에서의 다이나믹 레인지를 넓히면 상기 출력저항이 적어져 옵셋전류가 커지는 단점이 있다.

도 1 및 도 2는 종래의 제1 및 제2 실시 형태에 따른 전하구동펌프회로 구성도이다. 전기에서 언급한 선행기술 USP(United States Patent) 제5,646,563호는 도 2에 도시된 전하구동펌프의 회로 구성과 유사하다.

먼저 도 1을 참조하면, 전류 소오싱 블록(20)는 P채널 모오스 전계효과 트랜지스터(이하 "P채널 트랜지스터"라 칭함) MP3, MP5 및 MP4, MP6이 각각 캐스케이드 구조로 구성되고 있고, 소오싱전류 Ip를 제공한다. 전류 싱킹 블록(30)은 N채널 모오스 전계효과 트랜지스터(이하 "N채널 트랜지스터"라 칭함) MN2∼MN7로 구성되고, MN2,NM4 및 MN6,NM7이 각각 각각 캐스케이드 구조로 구성되어 싱킹전류 In을 제공한다.

도 1에 따른 전하구동펌프회로의 동작을 개략적으로 설명하면, Vin은 소오싱전류와 싱킹전류를 정해주기 위해 외부에서 인가해주는 전압이다. 전압 Vin이 연산증폭기(10)의 비반전단자(+)에 인가되고 있으면 N채널 트랜지스터 MN1은 턴온상태에 있게 되며, 노오드(12)에는 전압 Vin레벨로 유지된다. 그에 따라 전류원(13)은 N채널 트랜지스터 MN1, 저항 R1을 통해서 접지(GND)로 흐른다. 이때 흐르는 전류의 양은 약 Vin/R1이 된다. 상기 전류가 흐르게 되면 P채널 트랜지스터 MP1,MP2로 구성된 미러회로의 MP2로 전류가 미러링되어 전류 소오싱 블록(20) 및 전류 싱킹 블록(30)의 각 트랜지스터가 활성화되도록 한다. 이러한 상태에서 위상검출기에서 업 제어신호 UP를 논리 "하이"상태로 인가하면 소오싱 전류 Ip가 출력단(40)으로 흐르고, 다운 제어신호 DOWN을 논리 "로우"상태로 인가하면 싱킹전류 In이 출력단(40)으로부터 흐른다. 보다 구체적으로 설명하면, 먼저 상기 업 제어신호 UP가 논리 "하이"상태로 인가되면 P채널 트랜지스터 MP7은 턴오프되고, 트랜지스터 MP2, MN2, MN4로 흐르는 전류에 의해서 MP3,MP5, MN3,MN5로도 전류가 미러링되고, 그에 따라 MP4,MP6로 전류가 미러링되어 상기 소오싱 전류 Ip가 출력단(40)으로 흐르게 된다. 다음으로 상기 다운 제어신호 DOWN이 논리 "로우"상태로 인가되면 N채널 트랜지스터 MN8은 턴오프되고, 트랜지스터 MP2, MN2, MN4로 흐르는 전류에 의해서 MN6,MN7로 전류가 미러링되어 싱킹전류 In이 출력단(40)으로부터 흐르게 된다.

그런데, 도 1에 도시된 바와 같은 종래 제1 실시형태에 따른 기술은 비교적 높은 출력단(40)에서 본 출력저항 Ro = ro6[1 + gm6ro7](여기서, ro6은 트랜지스터 MN6의 내부저항, gm6은 트랜지스터 MN6의 상호컨덕턴스, ro7은 트랜지스터 MN7의 내부저항)를 갖음으로 옵셋전류가 최소화되는 장점이 있으나, 다이나믹 레인지(dynamic range)가 좁아지는 단점이 있다.

종래의 제1 실시 형태의 기술의 장단점을 보다 구체적으로 설명하면 하기와 같다. 전하구동펌프회로가 싱킹동작을 할 때, 즉 N채널 트랜지스터 MN8의 게이트에 인가되는 다운제어신호 DOWN이 "로우"상태일 때를 살펴보면, N채널 트랜지스터 MN7의 게이트에 인가되는 게이트전압은 VTH+ΔV(여기서 VTH는 트랜지스터의 문턱전압)가 되고, N채널 트랜지스터 MN6의 게이트에 인가되는 게이트전압은 2×(VTH+ΔV)가 된다. 이때 전류 싱킹 블록(30)이 정상적으로 동작하려면 즉, N채널 트랜지스터 MN6,MN7이 포화상태 구간에서 동작하려면 출력전압 Vout는 최소한 VTH+2ΔV보다는 커야한다. 참고로 상기 포화상태구간(I/V 기울기가 거의 "0"임)에 트랜지스터 동작점이 있어야지 옵셋전류가 최소화된다. 따라서 상기 N채널 트랜지스터 MN6,MN7을 포화상태에서 동작하도록 하기 위해서 N채널 트랜지스터 MN6,7의 게이트-드레인간 채널은 비형성되게, 게이트-소오스간 채널은 형성되게 하는 것이 필요하다. 상기에서는 전류 싱킹 블록(30)만 고려를 했는데, 전류 싱킹 블록(30)뿐만 아니라 전류 소오싱 블록(20)도 고려를 해야되므로, 실제로 출력단(40)에서의 출력전압 Vout는 최소한 2×(VTH+2ΔV)보다는 커야한다. 그러므로, 예컨대, 전원전압 Vcc가 A[V]라 가정하면 출력전압 Vout의 다이나믹 레인지는 A - 2×(VTH+2ΔV)정도로 좁아지게 된다.

다음으로 도 2를 참조하면, 전류 소오싱 블록(120)는 P채널 트랜지스터 MP3, MP5 및 MP4, MP6이 각각 캐스케이드 구조로 구성되고 있고, 소오싱전류 Ip를 제공한다. 전류 싱킹 블록(130)은 N채널 트랜지스터 MN2∼MN7로 구성되고, MN2,NM4 및 MN6,NM7이 각각 각각 캐스케이드 구조로 구성되어 싱킹전류 In을 제공한다.

도 2에 따른 전하구동펌프회로의 동작을 개략적으로 설명하면, 소오싱전류와 싱킹전류를 정해주기 위해 외부에서 인가해 주는 전압 Vin이 연산증폭기(10)의 비반전단자(+)에 인가되고 있으면 N채널 트랜지스터 MN1은 턴온상태에 있게 되며, 노오드(12)에는 전압 Vin레벨로 유지된다. 그에 따라 전류원(13)은 N채널 트랜지스터 MN1, 저항 R1을 통해서 접지(GND)로 흐른다. 이때 흐르는 전류의 양은 약 Vin/R1이 된다. 상기 전류가 흐르게 되면 P채널 트랜지스터 MP1,MP2로 구성된 미러회로의 MP2로 전류가 미러링되어 전류 소오싱 블록(120) 및 전류 싱킹 블록(130)의 각 트랜지스터가 활성화되도록 한다. 이러한 상태에서 위상검출기에서 업 제어신호 UP를 논리 "로우"상태로 인가하면 소오싱 전류 Ip가 출력단(140)으로 흐르고, 다운 제어신호 DOWN을 논리 "하이"상태로 인가하면 싱킹전류 In이 출력단(140)으로부터 흐른다. 보다 구체적으로 설명하면, 먼저 상기 업 제어신호 UP가 논리 "로우"상태로 인가되면 P채널 트랜지스터 MP4는 턴온되어 소오싱 전류 Ip가 출력단(140)으로 흐르게 된다. 다음으로 다운 제어신호 DOWN이 논리 "하이"상태로 인가되면 N채널 트랜지스터 MN7은 턴온되어 싱킹전류 In이 출력단(140)으로부터 흐르게 된다.

상기한 바와 같은 종래 제2 실시형태에 따른 기술은 다이나믹 레인지(dynamic range)는 넓으나 출력저항 Ro가 낮아 옵셋전류가 커지는 단점이 있다.

이를 보다 구체적으로 설명하면 하기와 같다. 전하구동펌프회로가 싱킹동작을 할 때, 즉 N채널 트랜지스터 MN7의 게이트에 인가되는 다운제어신호 DOWN이 "하이"상태일 때를 살펴보면, N채널 트랜지스터 MN6의 게이트에 인가되는 게이트전압은 VdsMN7 + (VTH+ΔV)(여기서, VdsMN7은 MN7의 턴온시의 드레인과 소오스간의 내부저항에 의해서 생기는 전압, VTH는 트랜지스터의 문턱전압)가 된다. 이때 전류 싱킹 블록(130)가 정상적으로 동작하려면 즉, N채널 트랜지스터 MN6,MN7이 포화상태 구간에서 동작하려면 출력단(140)에서의 출력전압 Vout는 최소 VdsMN7 + ΔV보다만 크면 된다. 이러한 조건을 전류 소오싱 블록(120)까지 고려를 해도 출력단(140)에서의 출력전압 Vout는 최소 2(VdsMN7 + ΔV)보다 크면 된다. 그러므로 예컨대, 전원전압 Vcc가 A[V]라 가정하면 출력전압 Vout의 다이나믹 레인지는 A - 2(VdsMN7 + ΔV)가 되어 종래기술의 제1 실시형태보다는 훨씬 더 넓은 다이나믹 레인지를 가진다. 그렇지만 출력단(140)에서 본 출력저항(Ro)는, Ro = ro6[1 + gm6Rds7](여기서, ro6은 트랜지스터 MN7의 내부저항, Rds7은 MN7의 턴온시의 드레인과 소오스간의 내부저항, gm6는 트랜지스터 MN6의 상호 컨덕턴스)로 되어 종래기술의 제1 실시형태에 따른 출력저항 Ro보다 낮은 값을 갖게 되어 옵셋전류값이 커지게 된다.

도 4에서는 출력저항 Ro가 낮은 값을 갖을 때의 동작범위를 보여주는 것으로, 출력단(140)에서의 출력전압 Vout가 a의 값일 경우에는 소오싱전류 Ip와 싱킹 전류 In이 같은 값을 가지나, a전압보다 클 경우에는 싱킹전류가 크게되고 a전압보다 적을 경우에는 소오싱전류가 크게된다. 즉 옵셋전류가 크다. 그에 따라 PLL시스템의 지터에 영향을 주게된다.

따라서 본 발명의 목적은 위상동기루프장치에서 다이나믹 레인지를 넓게 하고 옵셋전류를 최소화시키는 전하구동펌프회로를 제공하는데 있다.

본 발명의 다른 목적은 위상동기루프장치에 채용되는 전하구동펌프회로를 개선하여 안정된 위상제어 동작을 수행하도록 하는 위상동기루프장치를 제공하는데 있다.

상기한 목적에 따라, 본 발명은, 위상동기루프장치의 전하구동펌프회로에 있어서, 출력단과; 위상검출결과에 의거하여 전류 소오싱 및 전류 싱킹을 선택적으로 제어하는 스위칭 트랜지스터와; 상기 스위칭 트랜지스터의 전류 소오싱 제어에 따라 상기 출력단으로 소오싱전류가 흐르게 하는 전류 소오싱블록과; 상기 스위칭 트랜지스터의 전류 싱킹 제어에 따라 상기 출력단으로부터 싱킹전류가 흐르게 하는 전류 싱킹 블록으로 구성되며; 상기 전류 소오싱 블록이; 상기 출력단에 연결되어 있고 상기 소오싱 전류가 흐르는 제1 패스에 적어도 3단이상의 캐스케이드 구조로 형성된 출력저항용 P채널 트랜지스터와, 상기 제1 P채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 P채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 P채널 트랜지스터와, 일정 전류원이 상기 출력저항용 P채널 트랜지스터가 형성된 패스로 미러링되어 상기 소오싱 전류로 공급되게 하는 전류미러용 P채널 트랜지스터로 구성하고, 상기 전류 싱킹 블록이; 상기 출력단에 연결되어 있고 상기 싱킹 전류가 흐르는 제2 패스에 적어도 3단 이상의 캐스케이드 구조로 형성된 출력저항용 N채널 트랜지스터와, 상기 제1 N채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 N채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 N채널 트랜지스터와, 상기 일정 전류원이 상기 출력저항용 N채널 트랜지스터가 형성된 제2 패스로 미러링되어 상기 싱킹 전류로 공급되게 하는 전류미러용 N채널 트랜지스터로 구성한다.

도 1은 종래의 제1 실시 형태에 따른 전하구동펌프회로 구성도,

도 2는 종래의 제2 실시 형태에 따른 전화구동펌프회로 구성도,

도 3은 본 발명의 실시예에 따른 전하구동펌프회로 구성도,

도 4는 전하구동펌프회로에서 옵셋전류가 큰 경우 출력전압 대비 소오싱전류 및 싱킹전류 특성도,

도 5는 종래 제1 실시 형태, 제2 실시 형태 및 본 발명의 실시예에 따른 시뮬레이션 결과를 보여주는 도면,

도 6은 본 발명의 실시예에 따른 PLL 구성도.

전하구동펌회로를 채용하는 PLL시스템에서 위상비교기에 입력되는 두개의 신호(입력 기준신호 및 피이드백된 VCO출력신호)의 위상이 같을 때, 즉 위상 락되었을 때에는 전하구동펌프회로에서 소오싱하는 전류와 싱킹하는 전류의 양이 같아야 안정된 시스템을 유지할 수 있다. 그러므로 전하구동펌프의 출력단의 출력전압이 다이나믹 레인지의 어느 지점에 있더라도 두 전류가 같아야 할 필요성이 있고, 상기 다이나믹 레인지도 넓은 범위를 가져야 바람직하다.

이하 상기와 같은 조건들을 만족시키는 본 발명의 바람직한 실시예들이 첨부한 도면들이 참조되어 상세히 설명될 것이다. 도면들중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들 내지 동일한 참조번호들로 나타내고 있슴을 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명한 설명은 생략될 것이다.

도 3은 본 발명의 실시예에 따른 전하구동펌프회로 구성도이다.

도 3을 참조하면, 전류 소오싱 블록(220)은 P채널 트랜지스터 MP14,MP16 및 MP15,MP17, 그리고 MP18,19,20은 각각 캐스케이드 구조로 구성되고 있고, 소오싱전류 Ip를 제공한다. 전류 싱킹 블록(230)은 N채널 트랜지스터 MN12∼MN21로 구성되어 싱킹전류 In을 제공하는데, 상기 N채널 트랜지스터들 MN12∼MN21중 MN12,NM14 및 MN13,NM15, MN16,MN17, MN19,MN20,MN21은 각각 캐스케이드 구조로 구성되어 있다.

도 3에 도시된 본 발명의 실시예에 따른 전하구동펌프회로의 동작을 개략적으로 설명하면, Vin은 소오싱전류와 싱킹전류를 정해주기 위해 외부에서 인가해주는 전압이다. 전압 Vin이 연산증폭기(100)의 비반전단자(+)에 인가되고 있으면 N채널 트랜지스터 MN1은 턴온상태에 있게 되며, 노오드(12)에는 전압 Vin레벨로 유지된다. 그에 따라 전류원(213)은 N채널 트랜지스터 MN11, 저항 R1을 통해서 접지(GND)로 흐른다. 이때 흐르는 전류의 양은 약 Vin/R1이 된다. 상기 전류가 흐르게 되면 P채널 트랜지스터 MP11,MP12로 구성된 미러회로의 MP12로 전류가 미러링되어 전류 소오싱 블록(20) 및 전류 싱킹 블록(30)의 각 트랜지스터가 활성화되도록 한다. 이러한 상태에서 위상검출기에서 업 제어신호 UP를 논리 "하이"상태로 인가하면 P채널 트랜지스터 MP21은 턴오프 상태로 있고, N채널 트랜지스터 MN12,14로 흐르는 전류는 P채널 트랜지스터 MP13으로 미러링되고 P채널 트랜지스터 MP13에 미러링된 전류는 P채널 트랜지스터 MP20에 의해서 미러링되어 소오싱 전류 Ip로서 출력단(240)으로 흐른다. 또한 이러한 상태에서 다운 제어신호 DOWN을 논리 "로우"상태로 인가하면 N채널 트랜지스터 MN22는 턴오프 상태로 있고, N채널 트랜지스터 MN12,14로 흐르는 전류는 N채널 트랜지스터 MN21에 의해서 싱킹전류 In이 미러링되어 상기 출력단(240)으로부터 흐른다.

도 3의 전류 싱킹 블록(230)에서, 출력단(240)으로부터의 싱킹전류 In이 흐르는 패스에는 N채널 트랜지스터 MN19,20,21로 이루어지는 3단 캐스케이드 구조로 설계되어 있는데, 이는 출력단(240)에서의 출력저항 Ro를 크게하여 다이나믹레인지에서의 출력전압의 값에 무관하게 일정한 전류를 출력하기 위함이다. 상기와 같이 3단 캐스케이드 구조로 설계하게 되면 높은 출력저항에 의해서 다이나믹 레인지가 줄어들게 되는데, 이를 방지하기 위해서 본 발명의 실시예에서는 바이어스용 트랜지스터 MN16,17, 및 MN18를 도 1의 구성에다가 더 추가시키고 있다.

이들의 연결관계를 보다 구체적으로 설명하면, 캐스케이드형태로 연결된 N채널 트랜지스터 MN12,14에 게이트에 캐스케이드형태로 연결된 N채널 트랜지스터 MN13,14의 게이트 및 MN16,17의 게이트가 각각 연결되어 있다. 그리고 상기 N채널 트랜지스터 MN14,MN15, 및 MN17의 게이트는 싱킹전류 In이 흐르는 패스에 형성되어 있는 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21중 MN21의 게이트에 연결되어 있고, N채널 트랜지스터 MN16의 소오스와 MN17의 드레인간에 위치한 노드는 상기 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21중 MN20의 게이트에 연결되어 있다. N채널 트랜지스터 MN19,MN18은 미러회로로서 구성되어 있다.

출력단(240)에서 전류 싱킹 블록(230)으로 바라본 출력저항 Ro의 값을 크게 하면서도 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21가 모두 포화영역에서 동작할 수 있도록 N채널 트랜지스터들 MN19,20,21의 각 게이트에 적당한 바이어스를 걸어준다. N채널 트랜지스터를 포화영역에서 동작하도록 하기위해서는 게이트-드레인간 채널은 비형성되게, 게이트-소오스간 채널은 형성되도록 해야한다.

먼저 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21중 MN19의 게이트에 인가되는 전압을 VTH+ΔV로 정하면, 상기 N채널 트랜지스터 MN19의 게이트-드레인간 채널이 비형성되게 하기 위해선 N채널 트랜지스터 MN21의 소오스와 MN20의 드레인간의 노드(232)에 걸리는 전압은 ΔV보다 크면된다. 그리고, 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21중 MN20의 게이트 - 소오스간 채널 형성을 위해선 상기 N채널 트랜지스터 MN20의 게이트에는 VTH+2ΔV보다 큰 전압을 인가시켜 주어여 한다. 그에 따라 상기 N채널 트랜지스터 MN20의 게이트에 인가되는 전압을 VTH+2ΔV로 정하면, 상기 N채널 트랜지스터 MN20의 게이트-드레인간 채널이 비형성되게 하기 위해선 N채널 트랜지스터 MN21의 소오스와 MN20의 드레인간의 노드(232)에 걸리는 전압은 2ΔV보다 커야한다. 또한, 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21중 MN21의 게이트 - 소오스간 채널 형성을 위해선 상기 N채널 트랜지스터 MN21의 게이트에는 VTH+3ΔV보다 큰 전압을 인가시켜 주어여 한다. 그에 따라 상기 N채널 트랜지스터 MN21의 게이트에 인가되는 전압을 VTH+3ΔV로 정하면, 상기 N채널 트랜지스터 MN21의 게이트-드레인간 채널이 비형성되게 하기 위해선 출력단(240)에 걸리는 전압은 3ΔV보다 크기만 하면 된다. 이렇게 하면 싱킹전류 In이 흐르는 N채널 트랜지스터들 MN19,20,21은 모두 포화영역에서 동작하게 된다.

상기와 같이 구성을 하게 되면, 예컨대, 전원전압 Vcc가 A[V]라 가정하면 출력전압 Vout의 다이나믹 레인지는 전류싱킹 블록(230) 및 전류 소오싱 블록(220)을 모두 고려하더라도 A - 2×3ΔV가 되므로 종래 제2 실시형태에 따른 다이나믹 레인지(A - 2(VdsMN7 + ΔV))와 거의 유사한 넓은 다이나믹 레인지를 가진다. 보다 구체적으로 설명하면 본 발명의 실시예에 따른 다이나믹 레인지(A - 2×3ΔV)는 종래의 제2 실시 형태보다는 약 2ΔV정도가 좁아진다. 상기 ΔV의 값은 매우 작은 값이므로 종래 제2 실시 형태와 비교해 볼 때 다이나믹 레인지는 거의 유사하다. 또한 본 발명의 실시예에 따른 다이나믹 레인지(A - 2×3ΔV)는 종래의 제1 실시 형태의 다이나믹 레인지(A - 2×(VTH+2ΔV))보다는 약 2×(VTH+2ΔV)정도로 넓다.

싱킹전류 In이 흐르는 3단 캐스케이드 구조의 N채널 트랜지스터들 MN19,20,21중 MN19의 게이트에 VTH+ΔV 전압을, MN20의 게이트에 VTH+2ΔV 전압을, MN21의 게이트에 VTH+ΔV 전압이 바이어스되도록 N채널 트랜지스터 MN12, MN13,15, MN16,17,NM18의 채널 폭 W와 길이 L을 조정한다. 본 발명의 실시예에서는 N채널 트랜지스터 MN14의 채널 폭 및 길이를 W/L로 정하였을 때, N채널 트랜지스터 MN12는 W/4L로, N채널 트랜지스터 MN 13,15,16,17은 W/L로, MN18은 W/9L로 각각 설정한다.

P 및 N채널 트랜지스터의 특성상 전류 I는 하기 수학식 1과 같은 관계를 만족한다.

I ∝ W/L(VGS - VTH)2

여기서, W는 트랜지스터의 채널 폭, L은 트랜지스터의 채널 길이, VGS는 게이트와 소오스간의 전압, VTH은 문턱전압을 의미한다. 본 발명에서는 상기 수학식 1의 VTH에 VTH +ΔV를 대입하면 된다.

전류 I가 일정하다고 가정하고, 트랜지스터의 채널 길이 L이 4배로 증가시키면 즉 L에서 4L이 되면, 그 트랜지스터의 VGS를 수학식 1에 의거해 계산해 보면 VTH +2ΔV가 된다.

따라서 W/4L의 구성의 N채널 트랜지스터 NM12의 VGS은 VTH +2ΔV이고, 그에 따라 상기 N채널 트랜지스터 MN12의 드레인에서의 즉, 노오드(236)에서의 전압은 2VTH +3Δ(=(VTH +2ΔV)+(VTH +ΔV))가 된다. 그에 따라 노드(238)에서의 전압 즉, N채널 트랜지스터 MN20의 게이트에 인가되는 전압은 VTH +2ΔV(=(2VTH +3ΔV)-(VTH +ΔV))이 되게 된다. 또한 W/9L로 구성된 MN18의 게이트전압은 채널길이 값을 9배로 하므로 VTH +3ΔV가 된다.

이렇게 N채널 트랜지스터들 MN19,20,21의 게이트에 VTH +ΔV, VTH +2ΔV, VTH +3Δ가 바이어스되게 함으로써 싱킹전류 In이 흐르는 상기 N채널 트랜지스터들 MN19,20,21은 모두 포화영역에서 동작하게 된다.

한편 도 3에서의 전류 소오싱 블록(220)에서도 전술한 전류 싱킹 블록(230)에서의 동작원리이 동일하게 적용된다.

소오싱 전류 Ip가 출력단(240)으로 흐르는 패스에는 P채널 트랜지스터 MN18,19,20로 이루어지는 3단 캐스케이드 구조로 설계되어 있어, 출력단(240)에서의 출력저항 Ro를 크게하여 옵셋전류가 최소화시킨다. 그리고 상기와 같이 3단 캐스케이드 구조로 설계에 따른 높은 출력저항에 의해서 다이나믹 레인지가 줄어들게 되는데, 이를 방지하기 위해서 바이어스용 트랜지스터 MP14,16, MP15,17, 및 MP13을 포함하고 있다.

이들의 연결관계를 보다 구체적으로 설명하면, 캐스케이드형태로 연결된 P채널 트랜지스터 MP14,16에 게이트에 캐스케이드형태로 연결된 P채널 트랜지스터 MP15,17의 게이트가 각각 연결되어 있다. 또한 상기 P채널 트랜지스터 MP14의 게이트는 소오싱전류 Ip가 흐르는 패스에 형성되어 있는 3단 캐스케이드 구조의 P채널트랜지스터들 MP18,19,20중 MN18의 게이트에 연결되어 있고, P채널 트랜지스터 MP15의 드레인과 MP17의 소오스간에 위치한 노드는 상기 3단 캐스케이드 구조의 P채널 트랜지스터들 MP18,19,20중 MP19의 게이트에 연결되어 있다. 그리고 P채널 트랜지스터 MP13,MP20은 미러회로로서 구성되어 있다.

출력단(240)에서 전류 소오싱 블록(220)으로 바라본 출력저항 Ro의 값을 크게 하면서도 3단 캐스케이드 구조의 P채널 트랜지스터들 MP18,19,20이 모두 포화영역에서 동작할 수 있도록 상기 N채널 트랜지스터들 MP18,19,20의 각 게이트에는 전류 싱킹 블록(230)에서와 유사한 방법으로 VTH+ΔV, VTH+2ΔV, VTH+3Δ가 각각 인가되도록 한다. 그러면 P채널 트랜지스터 MP18의 드레인과 MP19의 소오스간에 위치한 노드 222에는 ΔV, P채널 트랜지스터 MP18의 드레인과 MP20의 소오스간에 위치한 노드 224에는 2ΔV, 그리고 출력단(240)에는 3ΔV만 걸려도 P채널 트랜지스터들 MP18,19,20이 모두 포화영역에서 동작할 수 있다.

소오싱 전류 Ip가 흐르는 3단 캐스케이드 구조의 P채널 트랜지스터들 MP18,19,20중 MP18의 게이트에 VTH+ΔV 전압을, MP19의 게이트에 VTH+2ΔV 전압을, MP20의 게이트에 VTH+ΔV 전압이 바이어스되도록 P채널 트랜지스터 MP13 내지 MP20의 채널 폭 W와 길이 L을 조정한다. 본 발명의 실시예에서는 P채널 트랜지스터 MP14,15,17,18,19,20의 채널 폭 및 길이를 2W/L로 설정하고, P채널 트랜지스터 MP13은 2W/9L로, P채널 트랜지스터 MP16은 2W/4L로 각각 설정한다.

전술한 수학식 1과 같은 관계에 의해서 2W/4L의 구성의 P채널 트랜지스터 MP16의 VGS은 VTH +2ΔV이고, P채널 트랜지스터 MP14의 드레인과 MP16의 소오스간에 위치한 노드(225)에서의 전압은 VTH +ΔV로 정해져 있으므로, 상기 P채널 트랜지스터 MN16의 드레인에서의 즉, 노오드(226)에서의 전압은 2VTH +3Δ(=(VTH +2ΔV)+(VTH +ΔV))가 된다. 그에 따라 노드(228)에서의 전압 즉, P채널 트랜지스터 MP19의 게이트에 인가되는 전압은 VTH +2ΔV(=(2VTH +3ΔV)-(VTH +ΔV))이 되게 된다. 또한 2W/9L로 구성된 MP13의 게이트전압은 채널길이 값을 9배로 하므로 VTH +3ΔV가 된다.

이렇게 P채널 트랜지스터들 MP18,19,20의 게이트에 VTH +ΔV, VTH +2ΔV, VTH +3Δ가 각각 바이어스되게 함으로써 소오싱전류 Ip가 흐르는 상기 P채널 트랜지스터들 MP18,19,20은 모두 포화영역에서 동작하게 된다.

상기에서 언급한 바와 같이 본 발명의 실시예에 따른 다이나믹 레인지는 A - 2×3ΔV가 되어, 종래 제2 실시형태에 따른 다이나믹 레인지(A - 2(VdsMN7 + ΔV))와 거의 유사한 넓은 다이나믹 레인지를 가지며, 종래의 제1 실시 형태의 다이나믹 레인지(A - 2×(VTH+2ΔV))보다는 약 2×(VTH+2ΔV)정도나 넓은 다이나믹 레인지를 가진다.

상기한 바와 같이 넓은 다이나믹 레인지를 가지는 본 발명의 실시예는 종래 제1, 제2 실시형태보다도 훨씬 높은 출력저항을 가진다. 즉 옵셋전류가 가장 작다.

보다 구체적으로 설명하면, 도 1에 도시된 종래 제1 실시형태의 출력저항은, Ro = ro6[1 + gm6ro7](여기서, ro6은 트랜지스터 MN6의 내부저항, gm6은 트랜지스터 MN6의 상호컨덕턴스, ro7은 트랜지스터 MN7의 내부저항)이고, 도 2에 도시된 종래 제2 실시형태의 출력저항은, Ro = ro6[1 + gm6Rds7](여기서, ro6은 트랜지스터 MN7의 내부저항, Rds7은 MN7의 턴온시의 드레인과 소오스간의 내부저항, gm6는 트랜지스터 MN6의 상호 컨덕턴스)이다. 한편 도 3에 도시된 본 발명의 실시예에 따른 출력저항은, Ro = ro19[1 + gm10 rx], rx = ro20[1 + gm20 r21]가 된다. 여기서, ro19는 N채널 트랜지스터 MN19의 내부저항, gm10은 N채널 트랜지스터 MN10의 상호 컨덕턴스, ro20은 N채널 트랜지스터 MN20의 내부저항, gm20은 N채널 트랜지스터 MN20의 상호 컨덕턴스이다.

상기한 바와 같이 본 발명의 실시예에 따른 출력저항 Ro는 종래기술에 따른 제1,제2 실시형태의 출력저항보다 훨씬 큰 저항값을 가짐을 알 수 있다.

도 5는 종래 제1 실시 형태, 제2 실시 형태 및 본 발명의 실시예에 따른 시뮬레이션 결과를 보여주는 도면이다. 도 5를 참조하면, 도 1의 종래 제1 실시형태는 (1)의 특성곡선을, 도 2의 종래 제2 실시형태는 (2)의 특성곡선을, 도 3의 본 발명의 실시예는 (3)의 특성곡선을 나타내고 있다. 도 5에서 볼 수 있듯이, 출력저항 Ro는 (3) ＞ (2) ＞ (1) 순서로 됨을 알 수 있고, 다이나믹 레인지는 (2) ＞ (3) ＞ (1) 순서로 됨을 알 수 있다. 상기 다이나믹 레인지에서 (2)와 (3)은 거의 유사하다.

도 5의 시뮬레이션 결과에서 보듯이 본 발명의 실시예는 종래의 방법들보다 높은 출력저항을 가짐으로써 옵셋전류를 최소화했으며 또한 넓은 다이나믹 레인지를 갖는 장점이 있다.

도 6은 본 발명의 실시예에 따른 PLL 구성도로서, 도 3에 도시된 본 발명의 전하구동펌프회로가 채용된 PLL 구성도이다.

도 6의 PLL구성에서, 310은 도 3와 함께 설명된 본 발명의 실시예에 따른 전하구동펌프회로이다. 도 6의 PLL은 본 발명의 실시예에 따른 전하구동펌프 회로(310) 및 위상검출기(300), 필터(320), VCO(330), 및 분주기(340)로 구성되어 있다. 전하구동펌프회로(340)는 VCO(330)에 인가되는 전압 Vout를 제어한다. 상기 전압 Vout는 전하구동펌프회로(310)의 출력단(240)에서 필터(320)로 출력되는 전류에 의존하며, 상기 전류는 전하구동펌프회로(310)내의 전원단(Vcc)에서 출력단(240)으로 흐르는 소오싱전류와 상기 출력노드(240)로부터 접지단(GND)으로 흐르는 싱킹전류간의 차의 값으로 정해진다. VCO(330)는 필터(320)를 통해서 인가되는 전압 Vout에 의거하여 소정 주파수의 VCO 출력신호를 생성하며, VCO출력신호는 피이드백되어 분주기(340)에서 소정 분주된 후 위상검출기의 일입력단에 피드백된 VCO출력신호 VCO_IN으로 제공된다. 위상검출기(300)는 상기 피드백된 VCO출력신호 VCO_IN 및 외부에서 입력되는 기준신호 REF_IN간의 위상 차를 검출하고, 그에 상응하는 위상 업 및 다운 제어신호 UP 및 DOWN을 전하구동펌프회로(310)의 P채널 트랜지스터 MP21 및 N채널 트랜지스터 MN22에 각각 인가한다.

위상검출기(300)에서 출력되는 업 제어신호 UP 또는 다운 제어신호 DOWN에 의해서전하구동펌프회로(310)의 P채널 트랜지스터 MP21 및 N채널 트랜지스터 MN22가 선택적으로 온되었을 때 흐르는 소오싱전류 및 싱킹전류는 본 발명의 실시예에 따른 전하구동펌프회로(310)의 높은 출력저항으로 인해 거의 동일하여져(옵셋전류가 매우 적음) PLL에서의 지터의 영향을 최소화시킨다. 그리고 본 발명의 실시예에 다른 전하구동펌프회로(310)의 넓은 다이나믹 레인지로 인해 PLL시스템을 안정되게 유지시킨다.

상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러가지 변경 및 변형이 본 발명의 범위를 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 도면들과 함께 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위 및 특허청구범위와 균등한 것에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 다이나믹 레인지를 넓히고 옵셋전류를 최대로 줄여 PLL시스템에서의 특성저하를 방지시키는 장점이 있다.

Claims (10)

1. 위상동기루프장치의 전하구동펌프회로에 있어서,

   출력단과;

   위상검출결과에 의거하여 전류 소오싱 및 전류 싱킹을 선택적으로 제어하는 스위칭 트랜지스터와;

   상기 스위칭 트랜지스터의 전류 소오싱 제어에 따라 상기 출력단으로 소오싱전류가 흐르게 하는 전류 소오싱블록과;

   상기 스위칭 트랜지스터의 전류 싱킹 제어에 따라 상기 출력단으로부터 싱킹전류가 흐르게 하는 전류 싱킹 블록으로 구성되며;

   상기 전류 소오싱 블록이;

   상기 출력단에 연결되어 있고 상기 소오싱 전류가 흐르는 제1 패스에 적어도 3단이상의 캐스케이드 구조로 형성된 출력저항용 P채널 트랜지스터와,

   상기 제1 P채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 P채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 P채널 트랜지스터와,

   일정 전류원이 상기 출력저항용 P채널 트랜지스터가 형성된 패스로 미러링되어 상기 소오싱 전류로 공급되게 하는 전류미러용 P채널 트랜지스터로 구성하고,

   상기 전류 싱킹 블록이;

   상기 출력단에 연결되어 있고 상기 싱킹 전류가 흐르는 제2 패스에 적어도 3단 이상의 캐스케이드 구조로 형성된 출력저항용 N채널 트랜지스터와,

   상기 제1 N채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 N채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 N채널 트랜지스터와,

   상기 일정 전류원이 상기 출력저항용 N채널 트랜지스터가 형성된 제2 패스로 미러링되어 상기 싱킹 전류로 공급되게 하는 전류미러용 N채널 트랜지스터로 구성함을 특징으로 하는 전하구동펌프회로.
2. 제1항에 있어서, 상기 출력저항용 P채널 트랜지스터는 3단 캐스케이드 구조의 P채널 트랜지스터들로 구성함을 특징으로 하는 전하구동펌프회로.
3. 제2항에 있어서, 상기 출력저항용 P채널 트랜지스터에서,

   상기 출력단에 드레인이 연결된 제1 P채널 트랜지스터의 게이트에 VTH +3ΔV(여기서 VTH는 P채널 트랜지스터의 문턱전압)의 바이어스 전압이 인가되며,

   상기 제1 P채널 트랜지스터의 소오스에 드레인이 연결된 제2 P채널 트랜지스터의 게이트에 VTH +2ΔV의 바이어스 전압이 인가되며,

   상기 제2 P채널 트랜지스터의 소오스에 드레인이 연결된 제3 P채널 트랜지스터의 게이트에 VTH +ΔV의 바이어스 전압이 인가됨을 특징으로 하는 전하구동펌프회로.
4. 제1항에 있어서, 상기 출력저항용 N채널 트랜지스터는 3단 캐스케이드 구조의 N채널 트랜지스터들로 구성함을 특징으로 하는 전하구동펌프회로.
5. 제4항에 있어서, 상기 출력저항용 N채널 트랜지스터에서,

   상기 출력단에 드레인이 연결된 제1 N채널 트랜지스터의 게이트에 VTH +3ΔV(여기서 VTH는 P채널 트랜지스터의 문턱전압)의 바이어스 전압이 인가되며,

   상기 제1 N채널 트랜지스터의 소오스에 드레인이 연결된 제2 N채널 트랜지스터의 게이트에 VTH +2ΔV의 바이어스 전압이 인가되며,

   상기 제2 N채널 트랜지스터의 소오스에 드레인이 연결된 제3 N채널 트랜지스터의 게이트에 VTH +ΔV의 바이어스 전압이 인가됨을 특징으로 하는 전하구동펌프회로.
6. 위상동기루프장치에 있어서:

   전압제어발진기와;

   입력되는 기준신호와 피이드백된 전압제어발진기의 출력신호간의 위상을 검출하여 그에 대응하는 위상제어신호를 출력하는 위상검출기와;

   상기 전압제어발진기의 출력신호를 소정 분주하여 상기 피이드백된 전압제어발진기의 출력신호를 제공하는 분주기와;

   상기 위상제어신호에 의거하여 전하펌핑을 수행하는 전하구동펌프회로와;

   상기 전하구동펌프회로의 출력을 필터링하여 상기 전압제어발진기에 필터링된 전압으로 인가하는 필터로 구성되며;

   상기 전하구동펌프회로가;

   출력단과,

   위상검출결과에 의거하여 전류 소오싱 및 전류 싱킹을 선택적으로 제어하는 스위칭 트랜지스터와,

   상기 출력단에 연결되어 있고 상기 소오싱 전류가 흐르는 제1 패스에 적어도 3단이상의 캐스케이드 구조로 형성된 출력저항용 P채널 트랜지스터와, 상기 제1 P채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 P채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 P채널 트랜지스터와, 일정 전류원이 상기 출력저항용 P채널 트랜지스터가 형성된 패스로 미러링되어 상기 소오싱 전류로 공급되게 하는 전류미러용 P채널 트랜지스터로 구성되며, 상기 스위칭 트랜지스터의 전류 소오싱 제어에 따라 상기 출력단으로 소오싱전류가 흐르게 하는 전류 소오싱블록과,

   상기 출력단에 연결되어 있고 상기 싱킹 전류가 흐르는 제2 패스에 적어도 3단이상의 캐스케이드 구조로 형성된 출력저항용 N채널 트랜지스터와, 상기 제1 N채널 트랜지스터가 낮은 동작전원에서 동작할 수 있도록 상기 출력저항용 N채널 트랜지스터의 각 게이트에 필요한 바이어스를 걸어주는 바이어스용 N채널 트랜지스터와, 상기 일정 전류원이 상기 출력저항용 N채널 트랜지스터가 형성된 제2 패스로 미러링되어 상기 싱킹 전류로 공급되게 하는 전류미러용 N채널 트랜지스터로 구성되며, 상기 스위칭 트랜지스터의 전류 싱킹 제어에 따라 상기 출력단으로부터 싱킹전류가 흐르게 하는 전류 싱킹 블록으로 구성됨을 특징으로 하는 전하구동펌프회로.
7. 제6항에 있어서, 상기 출력저항용 P채널 트랜지스터는 3단 캐스케이드 구조의 P채널 트랜지스터들로 구성함을 특징으로 하는 전하구동펌프회로.
8. 제7항에 있어서, 상기 출력저항용 P채널 트랜지스터에서,

   상기 출력단에 드레인이 연결된 제1 P채널 트랜지스터의 게이트에 VTH +3ΔV(여기서 VTH는 P채널 트랜지스터의 문턱전압)의 바이어스 전압이 인가되며,

   상기 제1 P채널 트랜지스터의 소오스에 드레인이 연결된 제2 P채널 트랜지스터의 게이트에 VTH +2ΔV의 바이어스 전압이 인가되며,

   상기 제2 P채널 트랜지스터의 소오스에 드레인이 연결된 제3 P채널 트랜지스터의 게이트에 VTH +ΔV의 바이어스 전압이 인가됨을 특징으로 하는 전하구동펌프회로.
9. 제6항에 있어서, 상기 출력저항용 N채널 트랜지스터는 3단 캐스케이드 구조의 N채널 트랜지스터들로 구성함을 특징으로 하는 전하구동펌프회로.
10. 제9항에 있어서, 상기 출력저항용 N채널 트랜지스터에서,

    상기 출력단에 드레인이 연결된 제1 N채널 트랜지스터의 게이트에 VTH +3ΔV(여기서 VTH는 P채널 트랜지스터의 문턱전압)의 바이어스 전압이 인가되며,

    상기 제1 N채널 트랜지스터의 소오스에 드레인이 연결된 제2 N채널 트랜지스터의 게이트에 VTH +2ΔV의 바이어스 전압이 인가되며,

    상기 제2 N채널 트랜지스터의 소오스에 드레인이 연결된 제3 N채널 트랜지스터의 게이트에 VTH +ΔV의 바이어스 전압이 인가됨을 특징으로 하는 전하구동펌프회로.