KR100341943B1 - 전하 펌프 및 그것을 구비한 시스템 - Google Patents

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Abstract

전하 펌프는 기준 회로(18,20,22), 제 1 병렬 전류 경로(16), 적어도 하나의 제 2 병렬 전류 경로(16), 미러 회로(46), 소싱(sourcing) 회로(60,62) 및 싱킹(sinking) 회로(50,54,66,68)를 갖는다. 제 1 병렬 전류 경로(16) 및 적어도 하나의 제 2 병렬 전류 경로는 기준 회로에 의해 발생된 소정 전압에 응답하여 제 1 노드로부터 전류를 싱크시킨다. 상기 적어도 하나의 제 2 전류 경로는 또한 제어신호에 응답해서 동작한다. 상기 미러 회로는 상기 제 1 노드로부터 싱크(sink)된 전체 전류에 응답하여 제 2 소정 전압을 발생시킨다. 소싱 회로 및 싱킹 회로는 제 2 소정 전압 및 제어 신호에 응답하여 각기 출력 노드로부터 전류를 소스시키고 싱킹시킨다. 상기 기술된 전하 펌프는 일정한 안정성 파라미터가 요구되는 위상 동기 루프 회로에 합체될 수 있다.

Description

전하 펌프 및 그것을 구비한 시스템
[발명의 분야]
본 발명은 일반적으로 전하 펌프에 관한 것으로서, 특히 프로그램 가능한 펌프 전류를 갖는 전하 펌프에 관한 것이다.
[발명의 배경]
전하 펌프는 알려진 전류를 노드에 공급하는 회로 종류이다. 전하 펌프는 위상 동기 루프 회로(Phase locked loop circuits; 이하에서 간단히 PLL들로 불리움)에 자주 사용된다. PLL 은 자체 발생된 클럭 신호의 위상 및 주파수를 기준 클럭 신호에 매칭 시킨다. PLL 에서, 전하 펌프는 전류를 싱크(sink) 시키거나, 전류를 소스(source)시키거나, 또는 자체 발생된 클럭 신호와 기준 클럭 신호간의 위상 및 주파수 차이에 응답하여 출력 노드에 대해 고 임피던스 상태에 있다. 저항기 및 캐패시터는 출력 노드와 접지간에 직렬로 연결된다. 출력 노드는 또한 트랜지스터의 게이트에 연결된다. 전류를 출력 노드에 선택적으로 싱크시키거나 소스시킴으로써, 트랜지스터의 게이트 대 소스 전압, 그리고 그에 따른 트랜지스터의 전도성은 조절될 수 있다. 통상적으로, 트랜지스터는 전압 공급 레일(rail)을 하나 이상의 인버터의 여러 소스들에 연결한다. 인버터들은 직렬로 접속되어 링 발진기를 구성한다. 출력 노드에서 전하를 조절함으로서, 전하 펌프는 링(ring) 발진기를 통해 신호의 전파 지연을 조절할 수 있고, 따라서, 자체 발생된 클럭 신호의 주파수를 조절할 수 있다.
어떤 PLL들은 기준 클럭 신호 주파수의 여러 배인 주파수를 가진 자체 발생된 클럭 신호의 위상 및 주파수를 매칭시킨다. 이러한 변형은 데이타 처리기가 입력 기준 클럭 신호의 여러 배의 주파수에서 동작하는 데이타 처리 시스템들에 대해 유리할 수 있다. 이러한 주파수 증배(multiplication)는, 자체 발생된 클럭 신호가 기준 클럭 신호와 비교되기 전에, 자체 발생된 클럭 신호의 주파수를 나눔으로써 달성된다.
PLL 의 자체 발생된 클럭 신호의 주파수는 자체 발생된 신호의 경로에 프로그램 가능한 분할기(divider)를 삽입시켜서 동적으로 프로그램 될 수 있다. 그러한 분할기를 합체한 PLL 은 삽입된 분할기 회로의 세팅에 따라 상이한 주파수들을 갖는 클럭 신호를 발생시킨다. PLL 은 각기 상이한 분할기 세팅에 대해 PLL과 연관된 한 세트의 안정성(stability) 파라미터들을 갖는다. 일반적으로, 이러한 세트의 파라미터들 각각을 가능한 한 각각의 다른 세트에 근접하게 하는 것이 바람직하다. 일정한 세트의 안정성 파라미터들을 유지하는 한 가지 방법은 전하 펌프가 출력 노드 및 RC 회로에 소스하거나 싱크하는 전류를 변화시키는 것이다. 상기와 같이, 출력 노드에서의 전압은 전압 제어 발진기의 주파수를 제어한다.
공지된 프로그램 가능한 전류 전하 펌프들은 그들과 연관된 어떤 단점을 갖는다. 일반적으로, 그들은 프로그램 가능하지 않은 전하 펌프보다, 더 느리고 더 크고 더 많은 전력을 요구하며 더 큰 출력 캐패시턴스를 갖는다. 현재까지, 그들의 사용은 절충(compromise)에 불과하였다.
[발명의 요약]
본 발명은 종래의 전하 펌프의 단점들을 실질적으로 제거하는 프로그램 가능한 출력 전류를 갖는 전하 펌프를 기술한다.
전하 펌프는 기준 회로, 제 1 병렬 전류 경로, 적어도 하나의 제 2 병렬 전류 경로, 미러 회로, 소싱(sourcing) 회로 및 싱킹(sinking) 회로를 갖는다. 상기 제 1 병렬 전류 경로 및 적어도 하나의 제 2 병렬 전류 경로는 기준 회로에 의해 발생된 소정 전압에 응답하여 제 1 노드로부터 전류를 싱크한다. 적어도 하나의 제 2 전류 경로는 또한 제어 신호에 응답해서 동작한다. 상기 미러 회로는 제 1 노드로부터 싱크된 전체 전류에 응답하여 제 2 소정 전압을 발생시킨다. 소싱 회로 및 싱킹 회로는 제 2 소정 전압과 제어 신호에 응답하여 각각 출력 노드로부터 전류를 소스시키고 싱크시킨다.
[양호한 실시예의 상세한 설명]
본 발명의 특징들 및 장점들은 첨부도면들과 관련하여 다음의 상세한 설명으로부터 더욱 명백히 이해될 것이다. 첨부도면에서 유사한 도면부호는 유사하고 대응되는 부분을 지칭한다.
제 1 도는 본 발명에 따라 구성된 프로그램 가능한 전하 펌프(이하에서 간단히 "펌프"라고 칭함)의 부분 개략도이다. 펌프(10)는 주어진 시간 주기 동안 알려진 전류량을 출력 노드(12)에 소스시키거나 싱크시키기 위해 동작한다. 그러므로 펌프(10)는 출력 노드(12)(VOUT으로 표시)에 존재하는 전압을 동적으로 제어한다. 펌프(10)가 출력 노드(12)에 소스하거나 싱크하는 전류는 한 세트의 N개의 논리 신호들의 세트(14) (제어-A, 제어-B 등으로 표시됨) 에 의해 프로그램가능한데, 여기서 N은 정수이다. 펌프(10)는 복수의 병렬 전류 경로들(16)을 갖는다. 펌프(10)가 소스하거나 싱크하는 전류량은 이러한 병렬 전류 경로들(16) 중에서 인에이블(enable)된 경로들의 수와 각각의 크기에 의해 결정된다. 논리 신호(14)중 각각의 신호는 병렬 전류 경로(16)중 선택된 상이한 경로를 인에이블(enable)시키거나 디스에이블(disable)시킨다.
펌프(10)가 출력 노드(12)에 소스하거나 싱크하는 전류량은 펌프(10)를 합체한 회로의 안정성 특성을 동작 모드들의 범위에 걸쳐 유지시키는데 유리하게 사용될 수 있다. 이러한 안정성 특성은 펌프(10)를 합체한 회로의 감쇠(damping) 계수와 고유 주파수(natural frequency)를 포함한다. 병렬 전류 경로들(16)을 출력 노드(12)로부터 멀리 위치시키는 것은 펌프(10)로 하여금 공지된 전하 펌프보다 더욱 빨리 턴 온 및 턴 오프 되도록 허용한다. 또한, 동일한 세트의 병렬 전류 경로가 출력 노드(12)에 전류를 소스시키고 싱크시키는 동작 둘 다에 사용된다. 종래의 전하 펌프들은 2 개의 세트의 병렬 전류 경로를 사용하는데, 한 세트는 출력 노드에 전류를 소스시키고, 또 한 세트는 출력 노드로부터 전류를 싱크시킨다. 상기 개시된 발명은 전하 펌프가 보다 적은 수의 트랜지스터들을 가지고 설계되도록 허용함으로서 펌프 크기를 감소시킨다.
계속해서 제 1 도를 참조하면, 기준 전류 발생기(18)는 기준 전류(IREF)를 발생시킨다. 기준 전류 발생기(18)의 제 1 단자는 P 채널 트랜지스터(20)의 드레인 및 게이트에 연결된다. 기준 전류 발생기(18)의 제 2 단자는 제 1 전압 공급 단자(GND 로 표시)에 연결된다. 트랜지스터(20)의 게이트는 P 채널 트랜지스터(22)의 게이트에 연결된다. 트랜지스터(20)의 소스는 P 채널 트랜지스터(24)의 드레인에 연결된다. 트랜지스터(24)의 게이트 및 소스는 논리 신호( 전하-펌프-인에이블 )와 제 2 전압 공급 단자(VDD로 표시) 각각에 연결된다. 트랜지스터(22)의 드레인은 N 채널 트랜지스터(26)의 소스에 연결된다. 트랜지스터(26)의 드레인은 제 1 전압 공급 단자에 연결된다. 트랜지스터(26)의 게이트는 트랜지스터(26)의 소스에 연결된다.
N개의 병렬 전류 경로(16) 각각은 제 1 노드(28)와 제 2 노드(30)간에 병렬로 연결된다. 제 2 노드는 제 1 전압 공급 단자에 연결된다. 각각의 전류 경로는 스위치와 트랜지스터를 갖는다. 스위치는 전류 경로를 고임피던스 상태 또는 전도 상태로 위치시킨다. 각각의 전류 경로 내의 트랜지스터는 알려진 전류를 트랜지스터 바이어싱(biasing)에 따라 전류 경로를 통해 흐르게 한다. 도시된 실시예에서, 펌프(10)는 2개의 그러한 병렬 경로와, 제 3 의 변형된 전류 경로를 갖는다. 제 3 의 변형된 전류 경로는 항상 동작한다. 펌프(10)가 동작할 때, 제 3 의 변형된 전류 경로는 최소 전류 출력을 제공한다.
제 1 전류 경로는 직렬로 연결된 N 채널 트랜지스터 (34)와, 스위치 또는 패스 게이트(32)를 갖는다. 패스 게이트(32)의 제 1 단자는 제 1 노드(28)에 연결된다. 패스 게이트(32)의 제 2 단자는 트랜지스터(34)의 드레인에 연결된다. 트랜지스터(34)의 게이트는 트랜지스터(26)의 게이트에 연결된다. 트랜지스터(34)의 소스는 노드(30)에 연결된다. 패스 게이트(32)의 P 채널 디바이스와 N 채널 디바이스는 인버터(36)의 출력과 논리 신호(제어-A)에 각기 연결된다. 인버터(36)의 입력은 논리신호(제어-A)에 연결된다.
제 2 전류 경로는 직렬 연결된 N 채널 트랜지스터 (40)와, 스위치 또는 패스 게이트(38)를 갖는다. 패스 게이트(38)의 제 1 단자는 제 1 노드(28)에 연결된다. 패스 게이트(38)의 제 2 단자는 트랜지스터(40)의 드레인에 연결된다. 트랜지스터(40)의 게이트는 트랜지스터(26)의 게이트에 연결된다. 트랜지스터(40)의 소스는 노드(30)에 연결된다. 패스 게이트(38)의 P 채널 디바이스와 N 채널 디바이스는 인버터(42)의 출력과 논리 신호(제어-B)에 각기 연결된다. 인버터(42)의 입력은 논리 신호(제어-B)에 연결된다.
제 3 전류 경로는 N 채널 트랜지스터(44)만 갖는다. 제 1 노드(28)는 트랜지스터(44)의 드레인에 연결된다. 트랜지스터(44)의 게이트는 트랜지스터(26)의 게이트에 연결된다. 트랜지스터(44)의 소스는 노드(30)에 연결된다.
상이한 정도의 출력 프로그램능력(programmability)을 갖는 펌프(10)를 제공하기 위해, 병렬 전류 경로(16)의 수는 아래에 설명하였듯이 증가, 감소 및 수정될 수 있다.
제 1 노드(28)는 P 채널 트랜지스터(46)의 드레인과 게이트에 연결된다. 트랜지스터(46)의 소스는 P 채널 트랜지스터(48)의 드레인에 연결된다. 트랜지스터(48)의 게이트와 소스는 논리 신호( 전하-펌프-인에이블 )와 제 2 전압 공급 단자 각각에 연결된다. 트랜지스터(46 및 48)의 게이트는 P 채널 트랜지스터(50)의 게이트와 P 채널 트랜지스터(52)의 게이트에 각기 연결된다. 트랜지스터(52)의 소스는 제 2 전압 공급 단자에 연결된다. 트랜지스터(52)의 드레인은 트랜지스터 (50)의 소스에 연결된다. 트랜지스터(50)의 드레인은 N 채널 트랜지스터(54)의 드레인과 게이트에 연결된다. 트랜지스터(54)의 소스는 N 채널 트랜지스터(56)의 드레인에 연결된다. 트랜지스터(56)의 게이트 및 소스는 인버터(58)의 출력과 제 1 전압 공급 단자 각각에 연결된다. 인버터(58) 입력은 논리 신호( 전하-펌프-인에이블 )에 연결된다.
트랜지스터(50)의 게이트는 P 채널 트랜지스터(60)의 게이트에 또한 연결된다. 트랜지스터(60)의 소스는 P 채널 트랜지스터(62)의 드레인에 연결된다. 트랜지스터(62)의 게이트 및 소스는 논리 신호( 펌프-업 )와 제 2 전압 공급 단자에 각각 연결된다. 트랜지스터(60)의 드레인은 출력 노드(12)에 연결된다. 출력 노드(12)는 N 채널 트랜지스터(66)의 드레인에 또한 연결된다. 트랜지스터(66)의 게이트는 트랜지스터(54)의 드레인과 게이트에 연결된다. 트랜지스터(66)의 소스는 N 채널 트랜지스터(68)의 드레인에 연결된다. 트랜지스터(68)의 게이트와 소스는 논리 신호(펌프-다운)와 제 1 전압 공급 단자에 각각 연결된다. 도시된 실시예에서, 출력 노드(12)는 RC 회로(70)에 또한 연결된다.
전하 펌프(10)는 신호( 전하-펌프-인에이블 )가 입력(assert)될 때 동작한다. 표준 학술 용어와 일치되도록, 상부 첨자인 바(bar)는 활성 저 논리 신호(active low logic signal)를 나타낸다. 신호( 전하-펌프-인에이블 )가 입력될 때, 트랜지스터(48,24 및 52)는 전도 상태로 위치된다. 따라서, 트랜지스터(46,22,20 및 50)는 제 2 전압 공급에 연결된다. 또한, 인버터(58)에 의해 반전(inverting)된 신호( 전하-펌프-인에이블 )는 트랜지스터(56)를 전도 상태에 위치시킨다. 따라서, 트랜지스터(54)는 제 1 전압 공급에 연결된다. 신호(전하-펌프-인에이블 )가 입력되지 않을 때 전하 펌프(10)는 전력을 전혀 소비하지 않는다. 이러한 특징은 적어도 두 가지 경우에 유용하다. 첫째, 상기 특징은 전하 펌프(10)를 합체한 데이타 프로세서의 전력 관리 체계(scheme)내로 통합될 수 있다. 둘째, 신호( 전하-펌프-인에이블 )의 비-입력(non-assertion)은 전하 펌프(10)를 갖는 전기 단락-회로들을 검출하기 위해 사용될 수 있다. 이러한 단락-회로들은 신호( 전하-펌프-인에이블 )가 입력되지 않을 때에도 전력을 소비할 것이다.
신호( 전하-펌프-인에이블 )가 입력될 때, 전하 펌프(10)는 다음의 세개의 동작 모드를 갖는데, 그것은 출력 노드(12)를 충전시키는 것과, 출력 노드(12)를 방전시키는 것과, 출력 노드(12)를 고 임피던스 상태에 위치시키는 것이다. 상기 세개의 동작 모드 중의 각각의 모드에서, 트랜지스터(46)는 프로그램된 전압 레벨을 트랜지스터(60 및 66)에 미러(mirror)시킨다. 이러한 프로그램된 전압 레벨의 발생은 아래에서 설명된다. 트랜지스터(46)의 게이트 상에 존재하는 전압 레벨은 트랜지스터(60) 또는 트랜지스터(66)를 통해서 전류를 흐르게 하거나, 또는 상기 어느 쪽의 트랜지스터도 통과하여 흐르지 않는다.
논리 신호( 펌프-업과 펌프-다운)는 세개의 모드중 어느 모드에서 전하 펌프(10)가 동작하는지를 결정한다. 신호(펌프-업)가 입력되고 신호(펌프-다운)가 입력되지 않으면, 트랜지스터(62)는 전도 상태에 있을 것이고 트랜지스터(68)는 비전도 상태에 있을 것이다. 따라서, 트랜지스터(60)는 트랜지스터(46)의 게이트 상에 존재하는 전압 레벨에 의해 결정된 전류량을 출력 노드(12)에 소스(source)시킬 것이다. 신호(펌프-업)가 입력되지 않고 신호(펌프-다운)가 입력되면, 트랜지스터(62)는 비-전도 상태에 있을 것이고 트랜지스터(68)는 전도 상태에 있을 것이다. 따라서, 트랜지스터(66)는 트랜지스터(46)의 게이트 상에 존재하는 전압 레벨에 의해 결정된 전류량을 출력 노드(12)로부터 싱크(sink)시킬 것이다. 2 개의 신호중 어느 것도 입력되지 않으면, 2 개의 트랜지스터(62 및 68)는 둘 다 비-전도상태에 있을 것이다. 따라서, 출력 노드(12)는 고 임피던스 상태에 위치된다(펌프-업과 펌프 다운이 둘 다 입력되는 것은 비정상적(illegal) 상태이다).
기준 전류 발생기(18)는 트랜지스터(20)를 통해 흐르는 기준 전류(IREF)를 발생시킨다. 이 기준 전류는 트랜지스터(20)의 게이트와 소스간의 게이트-소스 전압 차이(differential)를 발생시킨다. 트랜지스터(20)의 게이트-소스 전압은 기준 전류(IREF)와 트랜지스터(20)의 물리적 특성에 의해 결정된다. 상기 설명된 회로 구성의 결과로서, 동일한 게이트-소스 전압이 트랜지스터(22)의 게이트와 소스간에 발생된다. 이러한 미러된 전압 차이는 트랜지스터(22)와 트랜지스터(26)를 통해 동일한 전류(IREF)를 흐르도록 한다. 따라서, 동일한 게이트-소스 전압 차이가 트랜지스터(26) 양단에서 발생된다. 동일한 게이트-소스 전압 차이가 각 전류 경로(16)내의 각 트랜지스터에 미러된다. 도시된 실시예에서, 각 트랜지스터(34, 40 및 44)의 게이트-소스 전압 차이는 트랜지스터(26)의 게이트-소스 전압 차이와 같다. 따라서, 기준 전류(IREF)는 논리 신호들(제어-A, 제어-B 등)에 의해 인에이블된 각 병렬 전류 경로를 통해 흐른다. 트랜지스터 (44)의 드레인이 노드(28)에 직접 연결되기 때문에, 트랜지스터(44)는 항상 인에이블된다.
노드(28)를 통해 흐르는 전류는 병렬 전류 경로(16)를 통해 흐르는 각 전류들의 합계이다. 상기 전류 합계는 병렬 전류 경로(16) 중의 특정한 것들을 인에이블시킴으로써 프로그램될 수 있다. 프로그램 가능한 전류는 트랜지스터(46)에서 게이트-소스 전압 차이를 발생시키는데, 이 게이트-소스 전압 차이는 트랜지스터(60)에 직접적으로 미러되고 또한 트랜지스터(50, 54)를 통해 트랜지스터(66)에 간접으로 미러된다.
앞의 설명은 제 1 도에 도시된 각 트랜지스터가 동일하다는 것을 가정한다. 동일한 트랜지스터들은 동일한 게이트-소스 전압 차이로 바이어스 될 때 동일한 전류를 발생시킨다. 다른 가정을 갖는 기술된 발명의 실시예가 가능하다. 예를 들어, 병렬 전류 경로(16)내의 각 트랜지스터는 노드(28)에서 더 광범위한 합계 전류들을 발생시키도록 다른 크기로 될 수 있다. 본 기술분야에서 공지되었듯이, 트랜지스터 크기는 트랜지스터의 게이트 디멘젼(dimension)에 관련한다. 세개의 병렬 전류 경로내의 세개의 트랜지스터의 게이트 크기 대 트랜지스터(26)의 게이트 크기의 비율(ratio)은 1, 2 및 4 일 수 있다. 상기 비율은 노드(28)에서의 합계 전류가 세 개의 논리 신호(제어-A, 제어-B 및 제어-C)에 특정한 입력들에 따라 IREF의 증분으로 IREF로부터(7*IREF)까지 변화되게 허용한다. 다른 트랜지스터 변형들은 기준 전류 발생기(18)의 효율적인 출력을 유리하게 증가시키거나 감소시킬 수 있다. 모든 가능한 출력 전류의 세트는 어떤 다른 트랜지스터들의 크기의 비율을 증가시키거나 감소시킴으로써 선형적으로 스케일(scale)될 수 있다. 예를 들어, 트랜지스터(26)의 크기는 트랜지스터들(34, 40 등)에 대해 절반으로 될 수 있다. 이러한 변형은 트랜지스터(26)에 대해 트랜지스터들(34, 40 등)을 통해 흐르는 전류를 2 배로 되게 할 것이다. 그러한 변형을 갖는 전하 펌프는 변형 없는 전하 펌프에 비해 출력 노드(12)에서 소스되거나 싱크된 전류를 2 배로 되게 한다.
트랜지스터(52 및 56)들은 각각 트랜지스터(60 및 66)가 올바르게 바이어스되는 것을 보장한다. 상술하였듯이, 트랜지스터(60)는 동일한 게이트-소스 전압 차이를 가짐으로써 트랜지스터(50)를 통해 흐르는 전류를 미러한다. 유사하게, 트랜지스터(66)는 동일한 게이트-소스 전압 차이를 가짐으로써 트랜지스터(54)를 통해 흐르는 전류를 미러한다. 그러나, 트랜지스터들(60 및 66) 둘 모두의 소스들은 전압 공급 단자에 직접 연결되지 않는다. 특히, 트랜지스터(60)는 트랜지스터(62)를 통해 제 2 전압 공급에 연결된다. 트랜지스터(66)는 트랜지스터 (68)를 통해 제 1 전압 공급에 연결된다. 이러한 연결들 또는 그것과 등가물이 전하 펌프(10)의 동작에 필요하다. 따라서, 트랜지스터(52)는 트랜지스터(50)와 제 2 전압 공급간에 연결되고, 트랜지스터(56)는 트랜지스터(54)와 제 1 전압 공급간에 연결된다. 결과적인 회로 대칭성은 적절한 쌍의 게이트-소스 전압 차이들이 동일한 것을 보장한다.
출력 노드(12)로부터의 노드(28)의 분리는 여러 가지 이점을 갖는다. 첫째, 전하 펌프(10) 출력은 논리 신호들(펌프-업과 펌프 다운)의 변화에 더욱 응답적으로 된다. 트랜지스터(46)의 게이트-소스 전압은, 논리 신호( 전하-펌프-인에이블 ) 에 의해 인에이블될 때 트랜지스터(60 및 66)를 일정하게 바이어스시킨다. 종래의 전하 펌프들은 "펌프-업"과 "펌프-다운" 논리 신호들에 의해 병렬 전류 경로들을 바이어스시킨다. 이러한 접근은, 각 전류 미러 단(stage)이 턴 온 될 때, 출력 노드가 전류를 싱크시키거나 소스시키기 시작하는데 추가적인 시간을 요구한다. 둘째, 병렬 전류 경로들의 수가 절반으로 된다. 전하 펌프(10)는 노드(28)로부터 프로그램 가능한 전류량을 싱크시키는 단일 세트의 병렬 전류 경로들을 갖는다. 그러나, 병렬 전류 경로(16)는 전하 펌프(10)로 하여금 출력 노드(12)로부터 전류를 싱크하거나 출력 노드(12)에 전류를 소스하는 것을 허용하는 방법으로 트랜지스터(60 및 66)에 연결된다. 공지된 프로그램 가능한 전하 펌프들은 출력 노드로부터 전류를 싱크시키기 위하여 제 1 세트의 병렬 전류 경로를 요구하고, 출력 노드에 전류를 소스시키기 위해서 제 2 세트의 병렬 전류 경로를 요구한다. 한 세트의 병렬 전류 경로의 제거는 전하 펌프(10)를 더 작아지게 한다. 셋째, 트랜지스터들(60 및 66)의 소스의 캐패시턴스는 주로 이 트랜지스터들의 드레인의 폭에 의해 결정된다. 종래의 전하 펌프의 캐패시턴스는 출력 노드에 연결된 2 개의 세트의 병렬 전류 경로 트랜지스터 내의 각 드레인들에 의해 결정된다. 그러므로, 상기 개시된 전하 펌프는 더 작은 출력 캐패시턴스를 갖는다. 캐패시턴스의 감소는 전하 펌프(10)로 하여금 출력 노드를 더 빨리 충전/방전시키는 것을 허용하거나, 동일한 성능 기준을 갖는 더 작은 기준전류 발생기를 허용한다. 넷째, 전하 펌프(10)는 전력 레일들(rails)(VDD및 GND) 사이에 불과 3.3 볼트의 전압 차이로 동작할 수 있다. 공지된 프로그램 가능한 전하 펌프는 더 큰 전압 차이에 의해 구동되도록 설계되어 왔다.
제 2 도는 제 1 도에 도시된 프로그램 가능한 전하 펌프(10)를 합체한 위상 동기 루프(72)의 블럭도이다. PLL (72)은 위상/주파수 검출기(74), 전하 펌프(10), 전압 제어 발진기(이하에서 간단히 "VCO" 라 지칭됨)(76), 및 N-분할(divide-by-N)회로(78)를 갖는다.
위상/주파수 검출기(74), VCO(76)와 N-분할 회로(78) 각각의 동작은 본 기술분야에 숙련된 자에게 공지되었다. 일반적으로, PLL(72)은 입력 신호(기준 클럭 신호)에 대해 소정 위상 및 주파수 관계를 갖는 출력 클럭 신호를 발생시킨다. 특히, N-분할 회로(78)에 의해 출력된 클럭 신호는 기준 클럭 신호(REFERENCE CLOCK)에 대해 위상 및 주파수 면에서 동적으로 비교된다. 위상/주파수 검출기(74)는 상기 2개의 클럭 신호를 비교하고 업 및 다운 출력 신호들을 제공한다. 출력 클럭 신호가 기준 신호보다 낮은 주파수를 가진다면, 위상/주파수 검출기(74)는 업 신호를 발생한다. 역으로, 출력 클럭 신호가 기준 클럭 신호보다 높은 주파수를 가진다면, 위상/주파수 검출기(74)는 다운 신호를 발생한다. 2 개의 클럭 신호가 실질적으로 동일한 위상과 주파수를 가질 때, 위상/주파수 검출기(74)는 어떤 신호도 발생하지 않는다.
제 1 도와 관련하여 상기 설명했듯이, 전하 펌프(10)는 위상/주파수 검출기(74)의 출력 신호들(업 및 다운)에 응답해서 출력 노드(12)를 충전시키거나 방전시킨다. 도시되었듯이, 출력들(업 및 다운)은 전하 펌프 입력들(펌프-업 및 펌프-다운)에 각각 연결된다. 전하 펌프(10)의 입력( 전하-펌프-인에이블 )은 전하-펌프-인에이블 이라고 명칭된 신호에 연결된다. 전하 펌프(10)의 입력들 (제어-A, 제어-B 등)은 주파수 제어라고 명칭된 신호 그룹내의 신호 중 하나에 각기 연결된다.
VCO(76)는 그 입력(IN)에서의 아날로그 전압에 응답해서 그 출력(OUT)에서 주기적인 클럭 신호를 발생시킨다. 상기 입력(IN)은 전하 펌프(10)의 출력노드(12)에 연결된다. 상기 설명했듯이, VCO (76)는 그 내부에 링(ring) 발진기를 가질 수 있다. 일반적으로, 출력 노드(12) 상에 존재하는 전압의 증가는 출력 클럭 신호의 주파수를 증가시킨다. 역으로, 출력 노드(12)상의 전압의 감소는 출력 클럭 신호의 주파수를 감소시킨다. 다른 실시예는 주파수와 출력 노드 전압간의 관계를 역전시킬 수 있다.
PLL(72)은 N-분할 회로(78)를 추가함으로써 기준 출력 신호와 다른 주파수를 갖는 출력 클럭 신호를 발생시킬 수도 있다. 특히, N-분할 회로(78)는 N이라는 인수(factor)에 의해 입력 클럭 신호의 주파수를 감소시키며, 여기서 N은 정수이다. 출력 클럭 신호의 주파수(vOUT)는 다음과 같은 관계식을 가진다.
vOUT= N vIN
여기서 N 는 상기 설명된 정수이고, vIN은 기준 클럭 신호의 주파수이다. N-분할 회로(78)의 입력(선택-N)은 주파수 제어로 명칭된 하나 이상의 신호들에 연결된다. 이 신호들은 N의 값을 선택한다.
PLL(72)는 적어도 2 개의 안정성 파라미터, 즉, 감쇠 계수 D 와 고유 주파수 w에 의해 특징지어진다. 이러한 파라미터들은 정수 N과 전하 펌프(10)의 출력 전류(Ⅰ)의 함수이다.
상기 설명했듯이, 가능한 한 광범위한 구성에 걸쳐 이러한 파라미터들을 유지하는 것이 바람직하다. 전하 펌프(10)의 출력 전류는, 제 1 도에 도시된 병렬 전류 경로를 몇몇을 인에이블(enable)함으로써, 상기 비율(I/N)이 일정하게 되도록 프로그램될 수 있다. 예를 들어, N 이 제 1 시간으로부터 제 2 시간까지 2 배로 되도록 (출력 클럭 신호의 주파수가 2 배로 됨) 주파수 제어 신호가 선택된다면, 추가적인 수의 병렬 전류 경로들을 인에이블시켜 Ⅰ가 2 배로 될 수 있다. 결과적으로, 2 개의 안정성 파라미터(D 및 w)는 제 1 시간으로부터 제 2 시간까지 동일하게 유지될 것이다.
본 발명이 특정한 실시예를 참조하여 설명되었지만, 추가적인 수정과 개선이 본 기술분야에 숙련된 자에 의해 발생될 수 있을 것이다. 예를 들어, 트랜지스터 전극을 소스 또는 드레인으로서 지정하는 것은 특정한 실시예가 이루어지는 매체(media)와, 전압 공급 연결에 의존한다. 상기 기술된 발명은 상보형 금속 산화막 실리콘(CMOS)이 아닌 바이폴라 및 BiCMOS 와 같은 매체에서 실현될 수 있다. 따라서, 소스, 드레인 및 게이트라는 용어는 제 1 전류 전극, 제 2 전류 전극 및 제어 전극으로 대체될 것이다. 따라서, 본 발명은 첨부된 청구범위에서 한정된 바와 같은 본 발명의 정신 및 범위를 벗어나지 않는 다양한 수정을 포함하는 것으로 이해되어야 한다.
제 1 도는 본 발명에 따라 구성된 프로그램 가능한 전하 펌프의 부분 개략도.
제 2 도는 제 1 도에 도시된 프로그램 가능한 전하 펌프를 구비한 위상 동기 루프의 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 전하 펌프 16 : 제 1 병렬 전류 경로
18 : 기준 회로 28 : 제 1 노드
46 : 미러 회로 60,62 : 소싱(sourcing) 회로

Claims (13)

  1. 제 1 소정 전압을 발생시키는 기준 회로와;
    제 1 노드에 결합되고, 상기 제 1 소정 전압에 응답하여 상기 제 1 노드로부터 제 1 전류를 싱크(sink)시키도록 동작할 수 있는 제 1 병렬 전류 경로와;
    상기 제 1 병렬 전류 경로와 병렬로 상기 제 1 노드에 결합된 적어도 하나의 제 2 병렬 전류 경로로서, 상기 적어도 하나의 제 2 병렬 전류 경로 각각은 제 1 소정 전압 및 제1 선택된 제어 신호에 응답하여 상기 제 1 노드로부터 전류를 싱크시키기 위해 동작할 수 있는, 상기 적어도 하나의 제 2 병렬 전류 경로와;
    상기 제 1 노드에 결합되고, 상기 제 1 노드로부터 싱크된 전체 전류에 응답하여 제 2 소정 전압을 발생시키도록 동작할 수 있는 미러 회로로서, 상기 미러 회로는 제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제1 트랜지스터를 포함하며, 상기 제1 전류 전극과 제어 전극은 상기 제1 노드에 결합된, 상기 미러 회로와;
    출력 노드 및 상기 미러 회로에 결합되어, 상기 제 2 소정 전압 및 제2 선택 된 제어 신호에 응답하여 상기 출력 노드에 전류를 소스(source)시키는 소싱(sourcing) 회로와;
    상기 출력 노드 및 상기 미러 회로에 결합되어, 상기 제 2 소정 전압 및 제3 선택된 제어 신호에 응답하여 상기 출력 노드로부터 전류를 싱크시키는 싱킹(sinking) 회로를 포함하는 전하 펌프.
  2. 제 1 항에 있어서,
    상기 소싱 회로는:
    제 1 전류 전극, 제 2 전류 전극 및 제어전극을 포함하는 제 2 트랜지스터로 서, 상기 제1 전류 전극은 제1 전압 공급원의 단자에 결합되고, 상기 제어 전극은 상기 제2 선택된 제어 신호에 결합되는 제 2 트랜지스터와,
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 3 트랜지스터로서, 상기 제1 전류 전극은 상기 제2 트랜지스터의 상기 제2 전류 전극에 결합되고, 상기 제2 전류 전극은 상기 출력 노드에 결합되며, 상기 제어 전극은 상기 제1 트랜지스터의 상기 제어 전극에 결합되는 제 3 트랜지스터를 포함하는 전하 펌프.
  3. 제 2 항에 있어서, 상기 싱킹 회로는:
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 4 트랜지스터로서, 상기 제어 전극은 상기 제 1 트랜지스터의 상기 제어 전극에 결합된 제 4 트랜지스터와;
    제 1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 5 트랜지스터로서, 상기 제 1 전류 전극과 제어 전극은 상기 제 4 트랜지스터의 상기 제 1 전류 전극에 결합되는 제 5 트랜지스터와;
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 6 트랜지스터로서, 상기 제1 전류 전극은 상기 출력 노드에 결합되고, 상기 제어 전극은 상기제 5 트랜지스터의 상기 제어 전극에 결합된, 제 6 트랜지스터와;
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 7 트랜지스터로서, 상기 제1 전류 전극은 상기 제 6 트랜지스터의 상기 제 2 전류 전극에 결합되고, 상기 제2 전류 전극은 제 2 전압 공급원의 단자에 결합되며, 상기 제어 전극은 상기 제 3 선택된 제어 신호에 결합된, 제 7 트랜지스터를 포함하는, 전하 펌프.
  4. 제 3 항에 있어서, 상기 싱킹 회로는 제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제8 트랜지스터를 더 포함하며, 상기 제1 전류 전극은 상기 제 5 트랜지스터의 상기 제 2 전류 전극에 결합되고, 상기 제2 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되며, 상기 제어 전극은 선택된 제어 신호에 결합된, 전하 펌프.
  5. 소정 전압을 발생시키는 기준 회로와;
    제 1 노드와;
    제 1 전압 공급을 수신하는 제 2 노드와;
    적어도 하나의 병렬 전류 경로로서, 상기 적미도 하나의 병렬 전류 경로 각각은:
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 1 트랜지스터로서, 상기 제1 전류 전극은 상기 제 2 노드에 결합되고, 상기 제어 전극은 상기 소정 전압에 결합된, 제 1 트랜지스터와;
    제1 및 제2 단자들을 포함하는 스위치 수단으로서, 상기 스위치 수단의 상기 제 1 단자는 상기 제1 노드에 결합되고, 상기 제2 단자는 상기 제 1 트랜지스터의 제 2 전류 전극에 결합되며, 상기 스위치 수단은 복수의 제어 신호들 중 제1 선택된 제어 신호의 제 1 논리 상태에 응답하여 전도 상태로 되고, 상기 제1 선택된 제어 신호의 제 2 논리 상태에 응답하여 고 임피던스 상태로 되는, 상기 스위치 수단을 포함하는, 상기 적어도 하나의 병렬 전류 경로와;
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 2 트랜지스터로서, 상기 제1 전류 전극과 제어 전극은 상기 제 1 노드에 결합되고, 상기 제2 전류 전극은 제 2 전압 공급을 수신하는, 제 2 트랜지스터와;
    출력 노드와;
    상기 출력 노드 및 상기 제 2 노드에 결합되어, 상기 제 2 트랜지스터의 제어 전극에 있는 전압 및 상기 복수의 제어 신호들 중 제2 선택된 제어 신호에 응답하여 상기 출력 노드에 소정 전류를 소스시키는 소싱 회로와;
    상기 출력 노드 및 상기 제 2 노드에 결합되어, 상기 제 2 트랜지스터의 제어 전극에 있는 전압 및 상기 적어도 하나의 제어 신호의 선택된 제어 신호에 응답하여 상기 출력 노드에 소정 전류를 싱크시키는 싱킹 회로를 포함하는, 전하 펌프.
  6. 제 5 항에 있어서, 상기 소싱 회로는:
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하며, 상기 제1 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되고, 상기 제어 전극은 상기 복수의 제어 신호들 중 상기 제 2 선택된 제어 신호에 결합된 제 3 트랜지스터와;
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 4 트랜지스터로서, 상기 제1 전류 전극은 상기 제 3 트랜지스터의 상기 제2 전류 전극에 결합되고, 상기 제 2 전류 전극은 상기 출력 노드에 결합되며, 상기 제어 전극은 상기 제 2 트랜지스터의 제어 전극에 결합된, 제 4 트랜지스터를 포함하는, 전하 펌프.
  7. 제 6 항에 있어서, 상기 싱킹 회로는:
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 5 트랜지스터로서, 상기 제어 전극이 상기 제 2 트랜지스터의 제어 전극에 결합된, 제 5 트랜지터와,
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 6 트랜지스터로서, 상기 제1 전류 전극과 제어 전극은 상기 제 5 트랜지스터의 제 1 전류 전극에 결합된 제 6 트랜지스터와,
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 7 트랜지스터로서, 상기 제1 전류 전극은 상기 출력 노드에 결합되고, 상기 제어 전극은 상기 제 6 트랜지스터의 제어 전극에 결합된, 제 7 트랜지스터와,
    제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제 8 트랜지스터로서, 상기 제1 전류 전극은 상기 제 7 트랜지스터의 상기 제 2 전류 전극에 결합되고, 상기 제 2 전류 전극은 상기 제 1 전압 공급원의 단자에 결합되며, 상기 제어 전극은 상기 복수의 제어 신호들 중 상기 제3 선택된 제어신호에 결합된, 제 8 트랜지스터를 포함하는, 전하 펌프.
  8. 제 7 항에 있어서, 상기 싱킹 회로는 제1 전류 전극, 제2 전류 전극 및 제어 전극을 포함하는 제9 트랜지스터를 더 포함하며, 상기 제1 전류 전극은 상기 제 6 트랜지스터의 상기 제 2 전류 전극에 결합되고, 상기 제 2 전류 전극은 상기 제 1 전압 공급원의 단자에 결합되며, 상기 제어 전극은 상기 복수의 제어 신호들 중 선택된 제어 신호에 결합된 전하 펌프.
  9. 제 8 항에 있어서, 상기 기준 회로는:
    제1 및 제2 단자를 가진 전류 발생기로서, 상기 전류 발생기는 소정 전기 전류를 상기 제 1 단자로부터 상기 제 2 단자로 흐르게 하며, 상기 제2 단자는 상기 제1 전압 공급원의 단자에 결합된, 상기 전류 발생기와;
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는, 제 10 트랜지스터와;
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 11 트랜지스터로서, 상기 제1 전류 전극과 제어 전극은 상기 제 10 트랜지스터의 제어 전극에 결합되고, 상기 제1 전류 전극은 또한 상기 전류 발생기의 상기 제 1 단자에 결합된, 제 11 트랜지스터와,
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 12 트랜지스터로서, 상기 제1 전류 전극과 제어 전극은 상기 제 10 트랜지스터의 상기 제 1 전류전극에 결합되고, 상기 제 2 전류 전극은 상기 제 1 전압 공급원의 단자에 결합되며, 상기 제어 전극은 상기 소정 전압을 발생시키는, 제 12 트랜지스터를 포함하는, 전하 펌프.
  10. 제 9 항에 있어서,
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 13 트랜지스터로서, 상기 제1 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되고, 상기 제 2 전류 전극은 상기 제 2 트랜지스터의 상기 제 2 전류 전극에 결합되며, 상기 제어 전극은 상기 복수의 제어 신호들 중 다른 선택된 제어 신호에 결합된, 제 13 트랜지스터와;
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 14 트랜지스터로서, 상기 제1 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되고, 상기 제 2 전류 전극은 상기 제 5 트랜지스터의 제 2 전류 전극에 결합되며, 상기 제어 전극은 상기 복수의 제어신호들 중 상기 다른 선택된 제어 신호에 결합된, 제 14 트랜지스터와;
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 15 트랜지스터로서, 상기 제1 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되고, 상기 제 2 전류 전극은 상기 제 10 및 11 트랜지스터들의 상기 제 2 전류 전극들에 결합되며, 상기 제어 전극은 상기 복수의 제어신호들 중 상기 다른 선택된 제어 신호에 결합된, 제 15 트랜지스터를 더 포함하는, 전하 펌프.
  11. 제 8 항에 있어서,
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 10 트랜지스터로서, 상기 제1 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되고, 상기 제 2 전류 전극은 상기 제 2 트랜지스터의 상기 제 2 전류 전극에 결합되며, 상기 제어 전극은 상기 복수의 제어신호들 중 다른 선택된 제어 신호에 결합된 제 10 트랜지스터와;
    제 1 전류 전극, 제 2 전류 전극 및 제어 전극을 포함하는 제 11 트랜지스터로서, 상기 제1 전류 전극은 상기 제 2 전압 공급원의 단자에 결합되고, 상기 제 2 전류 전극은 상기 제 5 트랜지스터의 상기 제 2 전류 전극에 결합되며, 상기 제어 전극은 상기 복수의 제어 신호들 중 상기 다른 선택된 제어 신호에 결합된, 제 11 트랜지스터를 더 포함하는, 전하 펌프.
  12. 제 1 클럭 신호 및 제 2 클럭 신호를 수신하기 위한 검출기로서, 상기 검출기는 상기 제 1 및 2 클럭 신호들의 소정 위상 및 주파수 관계에 응답하여 복수의 제어 신호들의 서브세트를 발생시키도록 동작할 수 있는 상기 검출기와;
    상기 복수의 제어 신호들에 결합된 전하 펌프로서:
    제 1 소정 전압을 발생시키는 기준 회로와;
    제 1 노드에 결합되고, 상기 제 1 소정 전압에 응답하여 상기 제 1 노드로부터 제 1 전류를 싱크시키도록 동작할 수 있는 제 1 병렬 전류 경로와;
    상기 제 1 노드에 결합된 적어도 하나의 제 2 병렬 전류 경로로서, 상기 적어도 하나의 제 2 병렬 전류 경로 각각은 상기 제 1 소겅 전압 및 복수의 제어 신호들 중의 제1 선택된 제어 신호에 응답하여 상기 제 1 노드로부터 전류를 싱크시키도록 동작할 수 있는, 상기 적어도 하나의 제 2 병렬 전류 경로와;
    상기 제 1 노드에 결합되고, 상기 제 1 노드로부터 싱크된 전체 전류에 응답하여 제 2 소정 전압을 발생시키도록 동작할 수 있는 미러 회로로서, 상기 미러 회로는 제1 전류 전극과, 제2 전류 전극 및 제어 전극을 포함하는 제1 트랜지스터를 포함하며, 상기 제1 전류 전극과 제어 전극은 상기 제1 노드에 결합된, 상기 미러 회로와;
    출력 노드 및 상기 미러 회로에 결합되어, 상기 제 2 소정 전압 및 상기 복수의 제어 신호들 중 제2 선택된 제어 신호에 응답하여 상기 출력 노드에 전류를 소스시키는 소싱 회로와;
    상기 출력 노드 및 상기 미러 회로에 결합되어, 상기 제 2 소정 전압 및 상기 복수의 제어 신호들 중 제3 선택된 제어 신호에 응답하여 상기 출력 노드로부터 전류를 싱크시키는 싱킹 회로를 포함하는, 상기 전하 펌프와;
    상기 전하 펌프의 상기 출력 노드에 결합되는 전압 제어 발진기로서, 상기 전압 제어 발진기는 제3 클럭 신호를 발생시키도록 동작할 수 있고, 상기 제3 클럭 신호는 제1 주파수에 의해 특징지어지며, 상기 제1 주파수는 상기 전하 펌프의 상기 출력 노드에서의 전압에 응답하는, 상기 전압 제어 발진기를 포함하는 시스템.
  13. 제 12 항에 있어서,
    상기 제3 클럭 신호를 수신하기 위한 N-분할(divide-by-N) 회로를 더 포함하며, 상기 N-분할 회로는 제2 주파수에 의해 특징지어진 제 2 클럭 신호를 발생시키도록 동작할 수 있고, 상기 제 2 주파수와 제 1 주파수의 비율이 상기 복수의 제어 신호들 중 하나에 응답하는, 시스템.
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