JPH09265329A - バイアス発生回路およびレギュレータ回路 - Google Patents
バイアス発生回路およびレギュレータ回路Info
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- JPH09265329A JPH09265329A JP8095914A JP9591496A JPH09265329A JP H09265329 A JPH09265329 A JP H09265329A JP 8095914 A JP8095914 A JP 8095914A JP 9591496 A JP9591496 A JP 9591496A JP H09265329 A JPH09265329 A JP H09265329A
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Abstract
(57)【要約】
【課題】 バイアス発生回路の低消費電流化を妨げるこ
となく、その回路の立ち上がりの迅速化を図る。 【解決手段】 カレントミラー回路２の出力ノードＮ１
に、電源投入時に該出力ノードＮ１を接地電位に落すた
めのキャパシタＣ１を接続した。
となく、その回路の立ち上がりの迅速化を図る。 【解決手段】 カレントミラー回路２の出力ノードＮ１
に、電源投入時に該出力ノードＮ１を接地電位に落すた
めのキャパシタＣ１を接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス電圧を発
生するバイアス発生回路および規定電圧を出力するレギ
ュレータ回路に係り、特に低消費電流化を犠牲にするこ
となく、電源投入時の立ち上がりを高速化したバイアス
発生回路およびレギュレータ回路に関するものである。
生するバイアス発生回路および規定電圧を出力するレギ
ュレータ回路に係り、特に低消費電流化を犠牲にするこ
となく、電源投入時の立ち上がりを高速化したバイアス
発生回路およびレギュレータ回路に関するものである。
【０００２】
【従来の技術】図１１は従来のバイアス発生回路１を示
す図である。この回路１は、カレントミラー回路２と、
そのカレントミラー回路２の出力電圧の安定化を図るプ
リバッファ回路３とから構成されている。４は出力端子
である。まず、カレントミラー回路２は、Ｐ型ＭＯＳト
ランジスタＭＰ１とＭＰ２、Ｎ型ＭＯＳトランジスタＭ
Ｎ１とＭＮ２、および抵抗Ｒ１により構成されている。
また、プリバッファ回路３はＰ型ＭＯＳトランジスタＭ
Ｐ３、およびＮ型ＭＯＳトランジスタＭＮ３から構成さ
れている。このプリバッファ回路３は、出力端子４に得
られるバイアス電圧Ｖｂの安定化を図ると共に、所望の
出力電流が得られるようにしたものである。なお、ＭＯ
Ｓトランジスタはすべてエンハンスメント型である。
す図である。この回路１は、カレントミラー回路２と、
そのカレントミラー回路２の出力電圧の安定化を図るプ
リバッファ回路３とから構成されている。４は出力端子
である。まず、カレントミラー回路２は、Ｐ型ＭＯＳト
ランジスタＭＰ１とＭＰ２、Ｎ型ＭＯＳトランジスタＭ
Ｎ１とＭＮ２、および抵抗Ｒ１により構成されている。
また、プリバッファ回路３はＰ型ＭＯＳトランジスタＭ
Ｐ３、およびＮ型ＭＯＳトランジスタＭＮ３から構成さ
れている。このプリバッファ回路３は、出力端子４に得
られるバイアス電圧Ｖｂの安定化を図ると共に、所望の
出力電流が得られるようにしたものである。なお、ＭＯ
Ｓトランジスタはすべてエンハンスメント型である。
【０００３】このバイアス発生回路１では、低消費電流
化を行なうために、カレントミラー回路２内の各トラン
ジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のチャネル幅Ｗ
を小さくすると共にチャネル長Ｌを大きくし、さらに抵
抗Ｒ１の値を大きくして、各ノードと電源間のインピー
ダンスを高くし、貫通電流を小さくしている。
化を行なうために、カレントミラー回路２内の各トラン
ジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のチャネル幅Ｗ
を小さくすると共にチャネル長Ｌを大きくし、さらに抵
抗Ｒ１の値を大きくして、各ノードと電源間のインピー
ダンスを高くし、貫通電流を小さくしている。
【０００４】一方、図１３は従来のレギュレータ回路５
を示すもので、前記した図１１の構成のバイアス発生回
路１、演算増幅器６、および出力回路７から構成されて
いる。８は出力端子である。演算増幅回路６は、Ｐ型Ｍ
ＯＳトランジスタＭＰ８とＭＰ９、Ｎ型ＭＯＳトランジ
スタＭＮ８〜ＭＮ１０から構成されている。また、出力
回路７はＰ型ＭＯＳトランジスタＭＰ１０、出力電圧端
子８の電圧Ｖｏを検出して演算増幅器６に帰還させるた
めの分割用抵抗Ｒ３とＲ４、およびキャパシタＣ４から
構成されている。なお、ＭＯＳトランジスタＭＮ８はデ
ィプレッシッン型であり、ゲートが接地され実質的に定
電流源として機能する。その他のＭＯＳトランジスタは
エンハンスメント型である。
を示すもので、前記した図１１の構成のバイアス発生回
路１、演算増幅器６、および出力回路７から構成されて
いる。８は出力端子である。演算増幅回路６は、Ｐ型Ｍ
ＯＳトランジスタＭＰ８とＭＰ９、Ｎ型ＭＯＳトランジ
スタＭＮ８〜ＭＮ１０から構成されている。また、出力
回路７はＰ型ＭＯＳトランジスタＭＰ１０、出力電圧端
子８の電圧Ｖｏを検出して演算増幅器６に帰還させるた
めの分割用抵抗Ｒ３とＲ４、およびキャパシタＣ４から
構成されている。なお、ＭＯＳトランジスタＭＮ８はデ
ィプレッシッン型であり、ゲートが接地され実質的に定
電流源として機能する。その他のＭＯＳトランジスタは
エンハンスメント型である。
【０００５】この回路でも、低消費電流化を行なうため
に、演算増幅器６の各トランジスタＭＰ８とＭＰ９、Ｍ
Ｎ８〜ＭＮ１０のチャネル幅Ｗを小さくするとと共にチ
ャネル長Ｌを大きくして、各ノードと電源間のインピー
ダンスを高くし、貫通電流を小さくしている。
に、演算増幅器６の各トランジスタＭＰ８とＭＰ９、Ｍ
Ｎ８〜ＭＮ１０のチャネル幅Ｗを小さくするとと共にチ
ャネル長Ｌを大きくして、各ノードと電源間のインピー
ダンスを高くし、貫通電流を小さくしている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記し
た図１１に示したバイアス発生回路１では、電源投入時
において、出力ノードＮ１の電圧Ｖｎ１が、まず電源電
圧ＶＤＤ付近にまで持ち上がり、そこから徐々に低下
し、トランジスタＭＰ１とＭＰ２が導通することにより
出力端子４からバイアス電圧Ｖｂが出力するようにな
る。
た図１１に示したバイアス発生回路１では、電源投入時
において、出力ノードＮ１の電圧Ｖｎ１が、まず電源電
圧ＶＤＤ付近にまで持ち上がり、そこから徐々に低下
し、トランジスタＭＰ１とＭＰ２が導通することにより
出力端子４からバイアス電圧Ｖｂが出力するようにな
る。
【０００７】このように、図１１のバイアス発生回路１
では、トランジスタＭＰ１−ＭＮ１−抵抗Ｒ１の経路に
おいて、トランジスタＭＮ１と抵抗Ｒ１の抵抗値が高い
ために、電源投入当初、出力ノードＮ１の電圧Ｖｎ１が
電源電圧ＶＤＤ付近にまで持ち上がる現象が発生する。
このため、トランジスタＭＰ１〜ＭＰ３が導通するまで
に時間がかかり、出力バイアス電圧Ｖｂの立ち上がりが
遅くなってしまう。図１２はこの関係を示した波形図で
ある。また、出力ノードＮ１が電源電圧ＶＤＤに固定さ
れ、他方のノードＮ２が接地電圧ＧＮＤに固定されて、
誤動作を起こす恐れもある。
では、トランジスタＭＰ１−ＭＮ１−抵抗Ｒ１の経路に
おいて、トランジスタＭＮ１と抵抗Ｒ１の抵抗値が高い
ために、電源投入当初、出力ノードＮ１の電圧Ｖｎ１が
電源電圧ＶＤＤ付近にまで持ち上がる現象が発生する。
このため、トランジスタＭＰ１〜ＭＰ３が導通するまで
に時間がかかり、出力バイアス電圧Ｖｂの立ち上がりが
遅くなってしまう。図１２はこの関係を示した波形図で
ある。また、出力ノードＮ１が電源電圧ＶＤＤに固定さ
れ、他方のノードＮ２が接地電圧ＧＮＤに固定されて、
誤動作を起こす恐れもある。
【０００８】一方、前記した図１３に示したレギュレー
タ回路５では、演算増幅器６のノードＮ３の電圧Ｖｎ３
が、電源電圧ＶＤＤの立ち上がりに応じてその電源電圧
ＶＤＤ付近まで持ち上がってしまう。そして、この状態
はバイアス発生回路１の出力バイアス電圧Ｖｂが立ち上
がるまで継続する。バイアス電圧Ｖｂが立ち上がって始
めてノードＮ３の電圧Ｖｎ３が低下し、トランジスタＭ
Ｐ８とＭＰ９が導通するのである。これは、演算増幅器
６のトランジスタＭＮ８〜ＭＮ１０の内部抵抗を低消費
電流化のために高くしているためである。このため、ト
ランジスタＭＰ８とＭＰ９が導通するまで時間がかか
り、出力端子８の出力電圧Ｖｏが立ち上がるまでの時間
が遅くなってしまう。図１４はこの関係を示した波形図
である。
タ回路５では、演算増幅器６のノードＮ３の電圧Ｖｎ３
が、電源電圧ＶＤＤの立ち上がりに応じてその電源電圧
ＶＤＤ付近まで持ち上がってしまう。そして、この状態
はバイアス発生回路１の出力バイアス電圧Ｖｂが立ち上
がるまで継続する。バイアス電圧Ｖｂが立ち上がって始
めてノードＮ３の電圧Ｖｎ３が低下し、トランジスタＭ
Ｐ８とＭＰ９が導通するのである。これは、演算増幅器
６のトランジスタＭＮ８〜ＭＮ１０の内部抵抗を低消費
電流化のために高くしているためである。このため、ト
ランジスタＭＰ８とＭＰ９が導通するまで時間がかか
り、出力端子８の出力電圧Ｖｏが立ち上がるまでの時間
が遅くなってしまう。図１４はこの関係を示した波形図
である。
【０００９】本発明の目的は、以上のような問題点を解
決して、低消費電流化を犠牲にすることなく、立ち上が
りを高速化したバイアス電圧発生回路およびレギュレー
タ回路を提供することである。
決して、低消費電流化を犠牲にすることなく、立ち上が
りを高速化したバイアス電圧発生回路およびレギュレー
タ回路を提供することである。
【００１０】
【課題を解決するための手段】第１の発明は、電源投入
により出力ノードに所定の電圧を発生するカレントミラ
ー回路と、該カレントミラー回路の該出力ノードに接続
されたプリバッファ回路とからなるバイアス発生回路に
おいて、前記出力ノードに、電源投入時に前記出力ノー
ドの電位を接地電位方向に引っ張るためのキャパシタあ
るいはトランジスタを接続したことを特徴とするバイア
ス発生回路として構成した。
により出力ノードに所定の電圧を発生するカレントミラ
ー回路と、該カレントミラー回路の該出力ノードに接続
されたプリバッファ回路とからなるバイアス発生回路に
おいて、前記出力ノードに、電源投入時に前記出力ノー
ドの電位を接地電位方向に引っ張るためのキャパシタあ
るいはトランジスタを接続したことを特徴とするバイア
ス発生回路として構成した。
【００１１】第２の発明は、バイアス発生回路と、該バ
イアス発生回路の出力により動作電流が決定される演算
増幅器と、該演算増幅器の出力側に接続され出力電圧を
検出して前記演算増幅器に帰還する出力回路とからなる
レギュレータ回路において、前記演算増幅器の動作電流
を決めるトランジスタのゲートに、電源投入時のみ該ト
ランジスタを導通させるためのキャパシタあるいは別の
トランジスタを接続したことを特徴とするレギュレータ
回路として構成した。
イアス発生回路の出力により動作電流が決定される演算
増幅器と、該演算増幅器の出力側に接続され出力電圧を
検出して前記演算増幅器に帰還する出力回路とからなる
レギュレータ回路において、前記演算増幅器の動作電流
を決めるトランジスタのゲートに、電源投入時のみ該ト
ランジスタを導通させるためのキャパシタあるいは別の
トランジスタを接続したことを特徴とするレギュレータ
回路として構成した。
【００１２】
［第１の実施の形態］図１は本発明の第１の実施の形態
のバイアス発生回路を示す図である。図１１に示した回
路におけるものと同じものには同じ符号を付してその詳
しい説明は省略する。ここでは、出力ノードＮ１と接地
ＧＮＤとの間にキャパシタＣ１を接続している。この結
果、電源投入時に、出力ノードＮ１に一時的に低レベル
電圧が印加する。このため、トランジスタＭＰ１〜ＭＰ
３が導通して、カレントミラー回路２が急速に立ち上が
り、そのノードＮ１の電位が急速に定常電位に落ち着
き、出力電圧Ｖｂもこれに応じて急速に定常電圧とな
る。このように、キャパシタＣ１によってノードＮ１が
強制的に低電位（ＧＮＤ）に一時的に引っ張られること
により、バイアス電圧Ｖｂが急速に立ち上がるようにな
る。図２に電源電圧ＶＤＤとバイアス電圧Ｖｂの立ち上
がりの波形を示した。破線の電圧Ｖｂは従来の特性（図
１２）を示すものである。
のバイアス発生回路を示す図である。図１１に示した回
路におけるものと同じものには同じ符号を付してその詳
しい説明は省略する。ここでは、出力ノードＮ１と接地
ＧＮＤとの間にキャパシタＣ１を接続している。この結
果、電源投入時に、出力ノードＮ１に一時的に低レベル
電圧が印加する。このため、トランジスタＭＰ１〜ＭＰ
３が導通して、カレントミラー回路２が急速に立ち上が
り、そのノードＮ１の電位が急速に定常電位に落ち着
き、出力電圧Ｖｂもこれに応じて急速に定常電圧とな
る。このように、キャパシタＣ１によってノードＮ１が
強制的に低電位（ＧＮＤ）に一時的に引っ張られること
により、バイアス電圧Ｖｂが急速に立ち上がるようにな
る。図２に電源電圧ＶＤＤとバイアス電圧Ｖｂの立ち上
がりの波形を示した。破線の電圧Ｖｂは従来の特性（図
１２）を示すものである。
【００１３】［第２の実施の形態］図３は第２の実施の
形態のバイアス発生回路１を示す図である。ここでは、
図１に示したキャパシタＣ１に代えて、Ｎ型ＭＯＳトラ
ンジスタＭＮ４をノードＮ１と接地ＧＮＤとの間に接続
し、そのトランジスタＭＮ４のゲートにリセット信号
（高レベル電圧）が電源投入時に一時的に印加されるよ
うにしたものである。この回路でも、図１の回路と同様
に、ノードＮ１が強制的に低電位（ＧＮＤ）に一時的に
引っ張られることにより、バイアス電圧Ｖｂが急速に立
ち上がるようになる。
形態のバイアス発生回路１を示す図である。ここでは、
図１に示したキャパシタＣ１に代えて、Ｎ型ＭＯＳトラ
ンジスタＭＮ４をノードＮ１と接地ＧＮＤとの間に接続
し、そのトランジスタＭＮ４のゲートにリセット信号
（高レベル電圧）が電源投入時に一時的に印加されるよ
うにしたものである。この回路でも、図１の回路と同様
に、ノードＮ１が強制的に低電位（ＧＮＤ）に一時的に
引っ張られることにより、バイアス電圧Ｖｂが急速に立
ち上がるようになる。
【００１４】［第３の実施の形態］図４は第３の実施の
形態のバイアス発生回路１’を示す図であり、負電源方
式の場合を示すものである。Ｐ型ＭＯＳトランジスタＭ
Ｐ４とＭＰ５、Ｎ型ＭＯＳトランジスタＭＮ５とＭＮ
６、および抵抗Ｒ２がカレントミラー回路２’を構成
し、Ｐ型ＭＯＳトランジスタＭＰ６、およびＮ型ＭＯＳ
トランジスタＭＮ７がプリバッファ回路３’を構成す
る。４’は出力端子である。なお、トランジスタはすべ
てエンハンスメント型である。ここでは、出力ノードＮ
１’と接地ＧＮＤとの間に接続したキャパシタＣ２が、
電源投入時にノードＮ１’を高電位（ＧＮＤ）に持ち上
げ、トランジスタＭＮ５、ＭＮ６を導通させて、出力バ
イアス電圧Ｖｂ’（＜０）の立ち下がりを高速化する。
形態のバイアス発生回路１’を示す図であり、負電源方
式の場合を示すものである。Ｐ型ＭＯＳトランジスタＭ
Ｐ４とＭＰ５、Ｎ型ＭＯＳトランジスタＭＮ５とＭＮ
６、および抵抗Ｒ２がカレントミラー回路２’を構成
し、Ｐ型ＭＯＳトランジスタＭＰ６、およびＮ型ＭＯＳ
トランジスタＭＮ７がプリバッファ回路３’を構成す
る。４’は出力端子である。なお、トランジスタはすべ
てエンハンスメント型である。ここでは、出力ノードＮ
１’と接地ＧＮＤとの間に接続したキャパシタＣ２が、
電源投入時にノードＮ１’を高電位（ＧＮＤ）に持ち上
げ、トランジスタＭＮ５、ＭＮ６を導通させて、出力バ
イアス電圧Ｖｂ’（＜０）の立ち下がりを高速化する。
【００１５】［第４の実施の形態］図５は第４の実施の
形態のバイアス発生回路１’を示す図である。ここで
は、図４に示したキャパシタＣ２に代えて、Ｐ型ＭＯＳ
トランジスタＭＰ７を出力ノードＮ１’と接地ＧＮＤと
の間に接続し、そのトランジスタＭＰ７のゲートにリセ
ット信号（低レベル電圧）が電源投入時に一時的に印加
されるようにしたものである。この回路でも、図４の回
路と同様に、ノードＮ１’が強制的に高電位に一時的に
引っ張られることにより、出力バイアス電圧Ｖｂ’が急
速に立ち下がるようになる。
形態のバイアス発生回路１’を示す図である。ここで
は、図４に示したキャパシタＣ２に代えて、Ｐ型ＭＯＳ
トランジスタＭＰ７を出力ノードＮ１’と接地ＧＮＤと
の間に接続し、そのトランジスタＭＰ７のゲートにリセ
ット信号（低レベル電圧）が電源投入時に一時的に印加
されるようにしたものである。この回路でも、図４の回
路と同様に、ノードＮ１’が強制的に高電位に一時的に
引っ張られることにより、出力バイアス電圧Ｖｂ’が急
速に立ち下がるようになる。
【００１６】［第５の実施の形態］図６は本発明の第５
の実施の形態のレギュレータ発生回路５を示す図であ
る。図１３に示した回路におけるものと同じものには同
じ符号を付してその詳しい説明は省略する。ここでは、
演算増幅器６の動作電流を決めるトランジスタＭＮ１０
のゲート、つまりバイアス発生回路１の出力側と電源Ｖ
ＤＤとの間にキャパシタＣ３を接続している。この結
果、電源投入時に、トランジスタＭＮ１０のゲートに一
時的に高レベル電圧が印加する。このため、トランジス
タＭＮ１０が導通して、一時的に演算増幅器６の各部に
電流が流れる。よって、ノードＮ３の電位が電源電圧Ｖ
ＤＤ付近にまで上がることはなく、トランジスタＭＰ
８、ＭＰ９が導通し、演算増幅器６が急速に立ち上が
る。このように、キャパシタＣ３によってトランジスタ
ＭＮ１０のゲートが一時的に高電位に引っ張られること
により、演算増幅器６が急速に立ち上がるようになる。
図７に電源電圧ＶＤＤ、ノードＮ３の電位Ｖｎ３、出力
電圧Ｖｏの立ち上がりの波形を示した。破線は従来（図
１４）の電圧Ｖｎ３、Ｖｏの特性である。
の実施の形態のレギュレータ発生回路５を示す図であ
る。図１３に示した回路におけるものと同じものには同
じ符号を付してその詳しい説明は省略する。ここでは、
演算増幅器６の動作電流を決めるトランジスタＭＮ１０
のゲート、つまりバイアス発生回路１の出力側と電源Ｖ
ＤＤとの間にキャパシタＣ３を接続している。この結
果、電源投入時に、トランジスタＭＮ１０のゲートに一
時的に高レベル電圧が印加する。このため、トランジス
タＭＮ１０が導通して、一時的に演算増幅器６の各部に
電流が流れる。よって、ノードＮ３の電位が電源電圧Ｖ
ＤＤ付近にまで上がることはなく、トランジスタＭＰ
８、ＭＰ９が導通し、演算増幅器６が急速に立ち上が
る。このように、キャパシタＣ３によってトランジスタ
ＭＮ１０のゲートが一時的に高電位に引っ張られること
により、演算増幅器６が急速に立ち上がるようになる。
図７に電源電圧ＶＤＤ、ノードＮ３の電位Ｖｎ３、出力
電圧Ｖｏの立ち上がりの波形を示した。破線は従来（図
１４）の電圧Ｖｎ３、Ｖｏの特性である。
【００１７】［第６の実施の形態］図８は第６の実施の
形態のレギュレータ回路５を示す図である。ここでは、
図６のレギュレータ回路５に示したキャパシタＣ３に代
えて、Ｐ型ＭＯＳトランジスタＭＰ１１をトランジスタ
ＭＮ１０のゲートと電源ＶＤＤとの間に接続し、そのト
ランジスタＭＰ１１のゲートにリセット信号（低レベル
電圧）が電源投入時に一時的に印加されるようにしたも
のである。この回路でも、図６の回路と同様に、トラン
ジスタＭＮ１０のゲートが強制的に高電位に一時的に引
っ張られることにより、演算増幅器６が急速に立ち上が
り出力電圧Ｖｏが早期に安定化するようになる。
形態のレギュレータ回路５を示す図である。ここでは、
図６のレギュレータ回路５に示したキャパシタＣ３に代
えて、Ｐ型ＭＯＳトランジスタＭＰ１１をトランジスタ
ＭＮ１０のゲートと電源ＶＤＤとの間に接続し、そのト
ランジスタＭＰ１１のゲートにリセット信号（低レベル
電圧）が電源投入時に一時的に印加されるようにしたも
のである。この回路でも、図６の回路と同様に、トラン
ジスタＭＮ１０のゲートが強制的に高電位に一時的に引
っ張られることにより、演算増幅器６が急速に立ち上が
り出力電圧Ｖｏが早期に安定化するようになる。
【００１８】［第７の実施の形態］図９は第７の実施の
形態のレギュレータ回路５’を示す図である。これは、
負電源方式の場合を示すものである。Ｐ型ＭＯＳトラン
ジスタＭＰ１２〜ＭＰ１４、Ｎ型ＭＯＳトランジスタＭ
Ｎ１１とＭＮ１２が演算増幅器６’を構成し、Ｎ型ＭＯ
ＳトランジスタＭＮ１３、抵抗Ｒ５、Ｒ６、キャパシタ
Ｃ６が出力回路７’を構成する。８’は出力端子であ
る。なお、トランジスタＭＰ１２はディプレッション型
であり、他はエンハンスメント型である。またバイアス
発生回路１’はその出力バイアス電圧Ｖｂ’の立ち上が
りが図１３に示したものと同様に遅いものとする。ここ
では、トランジスタＭＰ１４のゲートと電源ＶＳＳとの
間に接続したキャパシタＣ５が電源投入時にトランジス
タＭＰ１４のゲートを低電位（ＶＳＳ）に引っ張り、そ
のトランジスタＭＰ１４を導通させて、出力電圧Ｖｏ’
（＜０）を早期に安定化させる。
形態のレギュレータ回路５’を示す図である。これは、
負電源方式の場合を示すものである。Ｐ型ＭＯＳトラン
ジスタＭＰ１２〜ＭＰ１４、Ｎ型ＭＯＳトランジスタＭ
Ｎ１１とＭＮ１２が演算増幅器６’を構成し、Ｎ型ＭＯ
ＳトランジスタＭＮ１３、抵抗Ｒ５、Ｒ６、キャパシタ
Ｃ６が出力回路７’を構成する。８’は出力端子であ
る。なお、トランジスタＭＰ１２はディプレッション型
であり、他はエンハンスメント型である。またバイアス
発生回路１’はその出力バイアス電圧Ｖｂ’の立ち上が
りが図１３に示したものと同様に遅いものとする。ここ
では、トランジスタＭＰ１４のゲートと電源ＶＳＳとの
間に接続したキャパシタＣ５が電源投入時にトランジス
タＭＰ１４のゲートを低電位（ＶＳＳ）に引っ張り、そ
のトランジスタＭＰ１４を導通させて、出力電圧Ｖｏ’
（＜０）を早期に安定化させる。
【００１９】［第８の実施の形態］図１０は第８の実施
の形態のレギュレータ回路５’を示す図である。ここで
は、図９に示したキャパシタＣ５に代えて、Ｎ型ＭＯＳ
トランジスタＭＮ１４をトランジスタＭＰ１４のゲート
と電源ＶＳＳとの間に接続し、そのトランジスタＭＮ１
４のゲートにリセット信号（高レベル電圧）が電源投入
時に一時的に印加されるようにしたものである。この回
路でも、図９の回路と同様に、電源投入時にトランジス
タＭＰ１４のゲートを低電位（ＶＳＳ）に引っ張り、そ
のトランジスタＭＰ１４を導通させて、出力電圧Ｖｏ’
（＜０）を早期に安定化させる。
の形態のレギュレータ回路５’を示す図である。ここで
は、図９に示したキャパシタＣ５に代えて、Ｎ型ＭＯＳ
トランジスタＭＮ１４をトランジスタＭＰ１４のゲート
と電源ＶＳＳとの間に接続し、そのトランジスタＭＮ１
４のゲートにリセット信号（高レベル電圧）が電源投入
時に一時的に印加されるようにしたものである。この回
路でも、図９の回路と同様に、電源投入時にトランジス
タＭＰ１４のゲートを低電位（ＶＳＳ）に引っ張り、そ
のトランジスタＭＰ１４を導通させて、出力電圧Ｖｏ’
（＜０）を早期に安定化させる。
【００２０】
【発明の効果】以上説明したように、本発明のバイアス
発生回路によれば、カレントミラー回路の出力ノード
に、電源投入時に該出力ノードの電位を接地電位方向に
引っ張るためのキャパシタあるいはトランジスタを接続
したので、電源投入時点からバイアス電圧が安定的に発
生するまでの時間を短縮化できる。この動作は電源投入
時のみであり、低消費電流化を行なっていても、それに
は全く影響を与えない。
発生回路によれば、カレントミラー回路の出力ノード
に、電源投入時に該出力ノードの電位を接地電位方向に
引っ張るためのキャパシタあるいはトランジスタを接続
したので、電源投入時点からバイアス電圧が安定的に発
生するまでの時間を短縮化できる。この動作は電源投入
時のみであり、低消費電流化を行なっていても、それに
は全く影響を与えない。
【００２１】また、本発明のレギュレータ回路によれ
ば、演算増幅器の動作電流を決めるトランジスタのゲー
トに、電源投入時のみ該トランジスタを導通させるため
のキャパシタあるいは別のトランジスタを接続したの
で、電源投入時点からレギュレータ出力電圧が安定する
までの時間を短縮化できる。この動作は電源投入時のみ
であり、低消費電流化を行なっていても、それには全く
影響を与えない。
ば、演算増幅器の動作電流を決めるトランジスタのゲー
トに、電源投入時のみ該トランジスタを導通させるため
のキャパシタあるいは別のトランジスタを接続したの
で、電源投入時点からレギュレータ出力電圧が安定する
までの時間を短縮化できる。この動作は電源投入時のみ
であり、低消費電流化を行なっていても、それには全く
影響を与えない。
【図１】 本発明の第１の実施の実施の形態を示すバイ
アス発生回路の回路図である。
アス発生回路の回路図である。
【図２】 図１の回路の動作波形を示す図である。
【図３】 本発明の第２の実施の実施の形態を示すバイ
アス発生回路の回路図である。
アス発生回路の回路図である。
【図４】 本発明の第３の実施の実施の形態を示すバイ
アス発生回路の回路図である。
アス発生回路の回路図である。
【図５】 本発明の第４の実施の実施の形態を示すバイ
アス発生回路の回路図である。
アス発生回路の回路図である。
【図６】 本発明の第５の実施の実施の形態を示すレギ
ュレータ回路の回路図である。
ュレータ回路の回路図である。
【図７】 図６の回路の動作波形を示す図である。
【図８】 本発明の第６の実施の実施の形態を示すレギ
ュレータ回路の回路図である。
ュレータ回路の回路図である。
【図９】 本発明の第７の実施の実施の形態を示すレギ
ュレータ回路の回路図である。
ュレータ回路の回路図である。
【図１０】 本発明の第８の実施の実施の形態を示すレ
ギュレータ回路の回路図である。
ギュレータ回路の回路図である。
【図１１】 従来のバイアス発生回路の回路図である。
【図１２】 図１１の回路の動作波形を示す図である。
【図１３】 従来のレギュレータ回路の回路図である。
【図１４】 図１３の回路の動作波形を示す図である。
１、１’：バイアス発生回路、２、２’：カレントミラ
ー回路、３、３’：プリバッファ回路、４、４’：出力
端子、５、５’：レギュレータ回路、６、６’：演算増
幅器、７、７’：出力回路、８、８’：出力端子。
ー回路、３、３’：プリバッファ回路、４、４’：出力
端子、５、５’：レギュレータ回路、６、６’：演算増
幅器、７、７’：出力回路、８、８’：出力端子。
【手続補正書】
【提出日】平成８年７月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 バイアス発生回路およびレギュレー
タ回路
タ回路
Claims (2)
- 【請求項１】電源投入により出力ノードに所定の電圧を
発生するカレントミラー回路と、該カレントミラー回路
の該出力ノードに接続されたプリバッファ回路とからな
るバイアス発生回路において、 前記出力ノードに、電源投入時に前記出力ノードの電位
を接地電位方向に引っ張るためのキャパシタあるいはト
ランジスタを接続したことを特徴とするバイアス発生回
路。 - 【請求項２】バイアス発生回路と、該バイアス発生回路
の出力により動作電流が決定される演算増幅器と、該演
算増幅器の出力側に接続され出力電圧を検出して前記演
算増幅器に帰還する出力回路とからなるレギュレータ回
路において、 前記演算増幅器の動作電流を決めるトランジスタのゲー
トに、電源投入時のみ該トランジスタを導通させるため
のキャパシタあるいは別のトランジスタを接続したこと
を特徴とするレギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095914A JPH09265329A (ja) | 1996-03-27 | 1996-03-27 | バイアス発生回路およびレギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095914A JPH09265329A (ja) | 1996-03-27 | 1996-03-27 | バイアス発生回路およびレギュレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265329A true JPH09265329A (ja) | 1997-10-07 |
Family
ID=14150558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095914A Pending JPH09265329A (ja) | 1996-03-27 | 1996-03-27 | バイアス発生回路およびレギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265329A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-03-27 JP JP8095914A patent/JPH09265329A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |