JP2003114728A - 半導体装置の内部基準電圧生成回路及びこれを備える内部供給電圧生成回路 - Google Patents

半導体装置の内部基準電圧生成回路及びこれを備える内部供給電圧生成回路

Info

Publication number
JP2003114728A
JP2003114728A JP2002190099A JP2002190099A JP2003114728A JP 2003114728 A JP2003114728 A JP 2003114728A JP 2002190099 A JP2002190099 A JP 2002190099A JP 2002190099 A JP2002190099 A JP 2002190099A JP 2003114728 A JP2003114728 A JP 2003114728A
Authority
JP
Japan
Prior art keywords
reference voltage
voltage
differential amplifier
generation circuit
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002190099A
Other languages
English (en)
Other versions
JP4574938B2 (ja
Inventor
Jae-Yoon Sim
沈載潤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2003114728A publication Critical patent/JP2003114728A/ja
Application granted granted Critical
Publication of JP4574938B2 publication Critical patent/JP4574938B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S323/00—Electricity: power supply or regulation systems
    • Y10S323/907—Temperature compensation of semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

(57)【要約】 【課題】 温度変化によって内部基準電圧値を調節でき
る内部基準電圧生成回路及びこれを用い、温度変化によ
って内部供給電圧値を調節できる内部供給電圧生成回路
を提供する。 【解決手段】 第１入力端を介して入力される第１基準
電圧と第２入力端を介して入力される入力電圧とを差動
増幅し、出力端を介して内部基準電圧を出力する差動増
幅器を備える内部基準電圧生成回路。前記差動増幅器の
出力端と前記差動増幅器の第２入力端との間には第１抵
抗部が接続され、第２基準電圧と前記差動増幅器の第２
入力端との間には第２抵抗部が接続される。また、前記
内部基準電圧生成回路は温度変化に従って変化する電圧
を生じる温度依存可変電圧生成器を備え、前記第１抵抗
部または前記第２抵抗部の抵抗値が前記温度変化に従っ
て変化する電圧により制御されて可変となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、半導体装置の内部基準電圧生成回路及び内部供給
電圧生成回路に関する。
【０００２】
【従来の技術】半導体装置、特に半導体メモリ装置にお
いては、低電力動作及び安定した動作のために、半導体
メモリ装置の外部から印加される外部供給電圧から内部
供給電圧を生成し、この内部供給電圧がチップ内部の回
路全体の供給電圧源として用いられる。
【０００３】一方、半導体装置においては、温度の変化
によってトランジスタを流れる電流が変わり、これによ
り、トランジスタを備える回路の性能が変わる。例え
ば、温度が上がればトランジスタの強反転時に移動度が
減り、これにより、電流が小さくなる。その結果、回路
の動作速度が遅くなる。
【０００４】従来、このような温度変化による半導体装
置の性能変化を相殺すべく、内部供給電圧値を温度変化
に応じて変える技術が研究されてきている。すなわち、
高温では内部供給電圧値を上げて電流を増やし、低温で
は内部供給電圧値を下げて電流を少なくすることによ
り、温度変化に無関係にトランジスタの電流を一定に保
つことができる。従って、このような方法を用いれば、
半導体装置の性能が温度変化に無関係になる。
【０００５】温度変化に応じて内部供給電圧値を変える
方法としてバンドギャップ基準生成器が用いられてきて
いる。図１は、通常のバンドギャップ基準生成器を示す
図である。基準電圧ＶＲＥＦは内部供給電圧を生じる回
路の基準電圧として与えられる。
【０００６】ところで、図１に示されたように、バンド
ギャップ基準生成器は温度係数を任意に調整できること
から、温度変化に応じて基準電圧ＶＲＥＦの値を変える
ことができるという長所がある。しかし、このようなバ
ンドギャップ基準生成器は、外部供給電圧ＥＶＤＤの変
化によって基準電圧ＶＲＥＦ値が大きく変わるという短
所がある。
【０００７】従って、最近では、温度変化による基準電
圧値の変化は得られないが、外部供給電圧の変化に無関
係により安定した動作を得るために、バンドギャップ基
準生成器に代えてＣＭＯＳ基準電圧生成回路が用いられ
る傾向にある。図２は、通常のＣＭＯＳ基準電圧生成回
路を示す図である。しかし、図２に示されたようなＣＭ
ＯＳ基準電圧生成回路は、外部供給電圧ＥＶＤＤの変化
に鈍感であり、しかも安定して動作するものの、温度依
存性を任意に調節できないという短所がある。
【０００８】図３は、従来の内部供給電圧生成回路を示
す回路図である。
【０００９】図３を参照すれば、従来の内部供給電圧生
成回路は、基準電圧ＶＲＥＦを受信して内部基準電圧Ｖ
ＲＥＦＰを生じる内部基準電圧生成回路３１、内部基準
電圧ＶＲＥＦＰと内部供給電圧ＩＶＤＤとを比較する比
較器３３、及び比較器３３の出力信号に応答して、外部
供給電圧ＥＶＤＤを受信して内部供給電圧ＩＶＤＤを出
力するドライバ３５を備える。
【００１０】基準電圧ＶＲＥＦは、図１に示されたバン
ドギャップ基準生成器もしくは図２に示されたＣＭＯＳ
基準電圧生成回路から入力される電圧である。内部基準
電圧生成回路３１は、差動増幅器３１ａ、第１抵抗Ｒ
１、及び第２抵抗Ｒ２を含む。内部基準電圧生成回路３
１は抵抗値Ｒ１、Ｒ２の割合に従って基準電圧ＶＲＥＦ
により内部基準電圧ＶＲＥＦＰを生じ、内部基準電圧Ｖ
ＲＥＦＰは製造工程及び温度に鈍感なＶＲＥＦ×（１＋
Ｒ１／Ｒ２）となる。
【００１１】しかしながら、前述した従来の内部供給電
圧生成回路においては、ＶＲＥＦ×（１＋Ｒ１／Ｒ２）
が温度に鈍感であるがゆえに、温度変化によって内部基
準電圧ＶＲＥＦＰ値が調節できないという短所がある。
その結果、内部供給電圧ＩＶＤＤも温度変化によって調
節できなくなる。
【００１２】
【発明が解決しようとする課題】そこで、本発明がなそ
うとする技術的課題は、温度変化に従って内部基準電圧
値を調節できる半導体装置の内部基準電圧生成回路を提
供するところにある。
【００１３】また、本発明がなそうとする他の技術的課
題は、温度変化に従って内部供給電圧値を調節できる半
導体装置の内部供給電圧生成回路を提供するところにあ
る。
【００１４】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明の好適な第１の側面に係る内部基準電
圧生成回路は、第１入力端を介して入力される第１基準
電圧と第２入力端を介して入力される入力電圧とを差動
増幅し、出力端を介して内部基準電圧を出力する差動増
幅器と、前記差動増幅器の出力端と前記差動増幅器の第
２入力端との間に接続される第１抵抗部と、第２基準電
圧と前記差動増幅器の第２入力端との間に接続される第
２抵抗部とを備え、前記第１抵抗部の抵抗値が温度変化
に従って変化する電圧により可変となることを特徴とす
る。
【００１５】好ましくは、前記第１抵抗部は一つ以上の
ＰＭＯＳトランジスタよりなり、前記ＰＭＯＳトランジ
スタのゲート電圧が温度によって可変となる。
【００１６】前記技術的課題を達成するために、本発明
の好適な第２の側面に係る内部基準電圧生成回路は、第
１入力端を介して入力される第１基準電圧と第２入力端
を介して入力される入力電圧とを差動増幅し、出力端を
介して内部基準電圧を出力する差動増幅器と、前記差動
増幅器の出力端と前記差動増幅器の第２入力端との間に
接続される第１抵抗部と、第２基準電圧と前記差動増幅
器の第２入力端との間に接続される第２抵抗部とを備
え、前記第２抵抗部の抵抗値が温度変化に従って変化す
る電圧により可変となることを特徴とする。
【００１７】好ましくは、前記第２抵抗部は一つ以上の
ＮＭＯＳトランジスタよりなり、前記ＮＭＯＳトランジ
スタのゲート電圧が温度によって可変となる。
【００１８】前記本発明の好適な第１の側面に係る内部
基準電圧生成回路及び前記本発明の好適な第２の側面に
係る内部基準電圧生成回路は、前記温度変化に従って変
化する電圧を生じる温度依存可変電圧生成器をさらに備
える。
【００１９】好ましくは、前記温度依存可変電圧生成器
は、第１入力端を介して入力される第３基準準電圧と第
２入力端を介して入力される電圧とを差動増幅し、出力
端を介して出力電圧を出力する差動増幅器と、前記差動
増幅器の出力端と前記差動増幅器の第２入力端との間に
接続される第１抵抗部と、前記第２基準電圧と前記差動
増幅器の第２入力端との間に接続される第２抵抗部と、
前記差動増幅器の出力電圧及び前記第３基準電圧に応答
して前記温度変化に従って変化する電圧を生じる可変電
圧生成器とを備えることを特徴とする。
【００２０】前記他の技術的課題を達成するために、本
発明の好適な第３の側面に係る内部供給電圧生成回路
は、温度変化に従って変化する内部基準電圧を生じる内
部基準電圧生成回路と、前記内部基準電圧とフィードバ
ックされる内部供給電圧とを比較する比較器と、前記比
較器の出力信号に応答して、外部供給電圧を受信して前
記内部供給電圧を出力するドライバとを備えることを特
徴とする。
【００２１】
【発明の実施の形態】本発明及びその動作上の利点並び
に本発明の実施によって達成される目的は、本発明の好
ましい実施形態を例示する添付図面及び添付図面に記載
された内容を参照することによって十分に理解されよ
う。
【００２２】以下、添付した図面を参照し、本発明の好
ましい実施形態を説明することによって、本発明を詳細
に説明する。図中、同様な参照符号は同様な要素を表わ
す。
【００２３】図４は、本発明の好適な第１の実施形態に
係る内部基準電圧生成回路を示す回路図である。
【００２４】図４を参照すれば、本発明の好適な第１の
実施形態に係る内部基準電圧生成回路は、差動増幅器４
１、抵抗Ｒ２、抵抗の役割をするＰＭＯＳトランジスタ
Ｐ４、及び温度依存可変電圧生成器４３を備える。
【００２５】差動増幅器４１は、第１入力端Ｉ１を介し
て入力される第１基準電圧ＶＲＥＦ１と第２入力端Ｉ２
を介して入力される入力電圧ＶＩＮとを差動増幅し、出
力端Ｏ１を介して内部基準電圧ＶＲＥＦＰを出力する。
差動増幅器４１は通常のネガティブフィードバック型の
ものであって、ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮ
ＭＯＳトランジスタＮ１〜Ｎ３を含む。
【００２６】抵抗Ｒ２は第２基準電圧、すなわち接地電
圧ＶＳＳと差動増幅器４１の第２入力端Ｉ２との間に接
続される。ＰＭＯＳトランジスタＰ４は差動増幅器４１
の出力端Ｏ１と差動増幅器４１の第２入力端Ｉ２との間
に接続され、ＰＭＯＳトランジスタＰ４のゲートには温
度依存可変電圧生成器４３の出力電圧ＶＴＥＭＰが印加
される。
【００２７】温度依存可変電圧生成器４３は、第３基準
電圧ＶＲＥＦ２を受信して温度変化に従って変化する出
力電圧ＶＴＥＭＰを生じ、可変出力電圧ＶＴＥＭＰによ
りＰＭＯＳトランジスタＰ４の抵抗値を可変とする。第
３基準電圧ＶＲＥＦ２は第１基準電圧ＶＲＥＦ１と同じ
電圧値、または異なる電圧値でありうる。温度依存可変
電圧生成器４３は、差動増幅器４３ａ、抵抗の役割をす
るＰＭＯＳトランジスタＰ１０、抵抗の役割をするＰＭ
ＯＳトランジスタＰ１１、及び可変電圧生成器４３ｂを
備える。
【００２８】差動増幅器４３ａは、第１入力端Ｉ３を介
して入力される第３基準電圧ＶＲＥＦ２と第２入力端Ｉ
４を介して入力される電圧とを差動増幅し、出力端Ｏ２
を介して出力電圧を出力する。差動増幅器４３ａは、差
動増幅器４１と同様のネガティブフィードバック型のも
のであって、ＰＭＯＳトランジスタＰ５〜Ｐ７及びＮＭ
ＯＳトランジスタＮ４〜Ｎ６を含む。
【００２９】抵抗の役割をするＰＭＯＳトランジスタＰ
１０は、差動増幅器４３ａの出力端Ｏ２と差動増幅器４
３ａの第２入力端Ｉ４との間に接続され、ＰＭＯＳトラ
ンジスタＰ１０のゲート及びドレインが第２入力端Ｉ４
に共通接続される。抵抗の役割をするＰＭＯＳトランジ
スタＰ１１は、第２基準電圧、すなわち接地電圧ＶＳＳ
と差動増幅器４３ａの第２入力端Ｉ４との間に接続さ
れ、ＰＭＯＳトランジスタＰ１１のゲート及びドレイン
が接地電圧ＶＳＳに接続される。
【００３０】ＰＭＯＳトランジスタＰ１０及びＰＭＯＳ
トランジスタＰ１１の大きさが同一に設計されれば、差
動増幅器４３ａの出力端Ｏ２を介して出力される電圧は
正確に２×ＶＲＥＦ２となり、製造工程の変化及び温度
変化に鈍感になる。一方、ＰＭＯＳトランジスタＰ１０
及びＰＭＯＳトランジスタＰ１１の代わりにＮＭＯＳト
ランジスタまたは抵抗が用いられても良い。
【００３１】可変電圧生成器４３ｂは、差動増幅器４３
ａの出力端Ｏ２から出力される電圧及び第３基準電圧Ｖ
ＲＥＦ２に応答して温度変化に従って変化する可変出力
電圧ＶＴＥＭＰを生じる。可変電圧生成器４３ｂは、Ｐ
ＭＯＳトランジスタＰ８、ＰＭＯＳトランジスタＰ９、
及びＮＭＯＳトランジスタＮ７を含む。
【００３２】ＰＭＯＳトランジスタＰ８はソースが差動
増幅器の出力端Ｏ２に接続され、ゲート及びドレインが
共通接続され、ＰＭＯＳトランジスタＰ９はソースがＰ
ＭＯＳトランジスタＰ８のドレインに接続され、ゲート
及びドレインが可変出力電圧ＶＴＥＭＰの出力されるノ
ードに共通接続される。ＮＭＯＳトランジスタＮ７はド
レインが前記ノードに接続され、ゲートに第３基準電圧
ＶＲＥＦ２が印加され、ソースに接地電圧ＶＳＳが印加
される。
【００３３】特に、ＰＭＯＳトランジスタＰ８及びＰＭ
ＯＳトランジスタＰ９は弱反転領域において動作するよ
うに設計される。このために、Ｐ８及びＰ９のＷ／Ｌ比
を大きくし、Ｎ７のＷ／Ｌ比を小さくする。Ｗはトラン
ジスタのゲート幅を表わし、Ｌはトランジスタのゲート
長を表わす。ここで、ＰＭＯＳトランジスタＰ８及びＰ
ＭＯＳトランジスタＰ９の代わりにＮＭＯＳトランジス
タまたは抵抗が用いられることもある。
【００３４】図５は、通常のトランジスタの温度による
電流変化を示す図である。
【００３５】以下、図５を参照し、図４に示された本発
明の好適な第１の実施形態に係る内部基準電圧生成回路
の動作についてより詳細に説明する。
【００３６】図５に示されたように、温度変化によるト
ランジスタの電流Ｉｄｓの変化はしきい電圧Ｖｔｈを基
準として互いに異なる。Ｖｇｓ（トランジスタのゲート
とソースとの間の電圧）がしきい電圧Ｖｔｈよりも低い
場合には、すなわち弱反転領域においては、温度が高い
ほどトランジスタのターンオン電圧が減少し、その結
果、多量の電流Ｉｄｓが流れる。これに対し、Ｖｇｓが
しきい電圧Ｖｔｈよりも高い場合には、すなわち強反転
領域においては、温度が高いほど移動度が減少し、その
結果、少量の電流Ｉｄｓが流れる。弱反転領域はサブス
レショルド領域とも呼ばれる。
【００３７】従って、図４に示された本発明の好適な第
１の実施形態に係る内部基準電圧生成回路においては、
トランジスタの弱反転特性を利用して温度変化に従って
変化する内部基準電圧ＶＲＥＦＰが実現される。すなわ
ち、前述したように、可変電圧生成器４３ｂのＰＭＯＳ
トランジスタＰ８及びＰＭＯＳトランジスタＰ９が弱反
転領域において動作するように設計される。
【００３８】これにより、Ｐ８及びＰ９が弱反転領域に
おいて動作してＰ８のＶｇｓ及びＰ９のＶｇｓが温度に
よって変わるが、具体的には、高温ではＰ８のＶｇｓ及
びＰ９のＶｇｓが下がり、低温ではＰ８のＶｇｓ及びＰ
９のＶｇｓが上がる。従って、可変電圧生成器４３ｂの
出力電圧ＶＴＥＭＰが高温では上がり、低温では下が
る。これにより、温度変化に従って変化する出力電圧Ｖ
ＴＥＭＰをゲートを介して受信するＰＭＯＳトランジス
タＰ４の等価抵抗値が温度によって可変となる。
【００３９】従って、温度が上がれば、可変電圧生成器
４３ｂの出力電圧ＶＴＥＭＰが上がってＰＭＯＳトラン
ジスタＰ４の等価抵抗値が上がり、その結果、内部基準
電圧ＶＲＥＦＰが上がる。これに対し、温度が下がれ
ば、可変電圧生成器４３ｂの出力電圧ＶＴＥＭＰが下が
ってＰＭＯＳトランジスタＰ４の等価抵抗値が下がり、
その結果、内部基準電圧ＶＲＥＦＰが下がることにな
る。
【００４０】図６は、本発明の好適な第２の実施形態に
係る内部基準電圧生成回路を示す回路図である。
【００４１】図６を参照すれば、本発明の第２の実施形
態による内部基準電圧生成回路は、差動増幅器４１、抵
抗Ｒ２、抵抗の役割をするＰＭＯＳトランジスタＰ４、
及び温度依存可変電圧生成器４３を備える。すなわち、
図６の内部基準電圧生成回路は、図４に示された第１の
実施形態の内部基準電圧生成回路と比較して抵抗Ｒ１を
さらに備えている。
【００４２】差動増幅器４１、抵抗Ｒ２、ＰＭＯＳトラ
ンジスタＰ４、及び温度依存可変電圧生成器４３は、図
４に示された第１の実施形態の回路と同様である。抵抗
Ｒ１は差動増幅器４１の出力端Ｏ１と差動増幅器４１の
第２入力端Ｉ２との間でＰＭＯＳトランジスタＰ４と並
列接続される。
【００４３】図７は、本発明の第３の実施形態に係る内
部基準電圧生成回路を示す回路図である。
【００４４】図７を参照すれば、本発明の第３の実施形
態に係る内部基準電圧生成回路は、差動増幅器４１、抵
抗Ｒ１、抵抗の役割をするＮＭＯＳトランジスタＮ８、
及び温度依存可変電圧生成器４３を備える。
【００４５】差動増幅器４１及び温度依存可変電圧生成
器４３は、図４に示された第１の実施形態の回路と同様
である。抵抗Ｒ１は、差動増幅器４１の出力端Ｏ１と差
動増幅器４１の第２入力端Ｉ２との間に接続される。Ｎ
ＭＯＳトランジスタＮ８は差動増幅器４１の第２入力端
Ｉ２と接地電圧ＶＳＳとの間に接続され、ＮＭＯＳトラ
ンジスタＮ８のゲートには温度依存可変電圧生成器４３
の出力電圧ＶＴＥＭＰが印加される。
【００４６】温度依存可変電圧生成器４３は、温度変化
に従って変化する出力電圧ＶＴＥＭＰを生じ、可変出力
電圧ＶＴＥＭＰによりＮＭＯＳトランジスタＮ８の抵抗
値を可変とする。
【００４７】図８は、本発明の第４の実施形態に係る内
部基準電圧生成回路を示す回路図である。
【００４８】図８を参照すれば、本発明の第４の実施形
態に係る内部基準電圧生成回路は、差動増幅器４１、抵
抗Ｒ１、抵抗の役割をするＮＭＯＳトランジスタＮ８、
及び温度依存可変電圧生成器４３を備える。すなわち、
図８の内部基準電圧生成回路は、図７に示された第３の
実施形態の内部基準電圧生成回路と比較して抵抗Ｒ２を
さらに備えている。差動増幅器４１、抵抗Ｒ１、ＮＭＯ
ＳトランジスタＮ８、及び温度依存可変電圧生成器４３
は、図７に示された第３実施の形態の回路と同様であ
る。抵抗Ｒ２は差動増幅器４１の第２入力端Ｉ２と接地
電圧ＶＳＳとの間でＮＭＯＳトランジスタＮ８と並列接
続される。
【００４９】第２乃至第４の実施形態に係る内部基準電
圧生成回路の動作は、図４に示された第１の実施形態の
内部基準電圧生成回路の動作と基本的には同様であるた
め、ここでは詳細な説明を省く。
【００５０】図９は、前述した本発明好適な実施形態に
係る内部基準電圧生成回路を用いた内部供給電圧生成回
路を示す回路図である。
【００５１】図９を参照すれば、本発明の好適な実施形
態に係る内部供給電圧生成回路は、内部基準電圧生成回
路１００、比較器６３、及びドライバ６５を備える。
【００５２】内部基準電圧生成回路１００は、前述した
本発明の好適な実施形態に係る内部基準電圧生成回路と
同様であり、温度が上がれば内部基準電圧ＶＲＥＦＰを
高め、温度が下がれば内部基準電圧ＶＲＥＦＰを低め
る。比較器６３は、内部基準電圧ＶＲＥＦＰとドライバ
６５から出力される内部供給電圧ＩＶＤＤとを比較す
る。ドライバ６５はＰＭＯＳトランジスタを備え、比較
器６３の出力信号に応答して、外部供給電圧ＥＶＤＤを
受信して内部供給電圧ＩＶＤＤを出力する。
【００５３】従って、温度が上がれば内部基準電圧ＶＲ
ＥＦＰが高まって内部供給電圧ＩＶＤＤが高まり、温度
が下がれば内部基準電圧ＶＲＥＦが低まって内部供給電
圧ＩＶＤＤが低まることになる。
【００５４】以上のように、図面及び明細書を参照して
本発明の好適な実施形態が開示された。ここで、特定の
用語が用いられたが、これは単に本発明を説明するため
に使用されたものであり、意味の限定や特許請求の範囲
に記載された本発明の範囲を制限するために用いられた
ものではない。従って、当業者であれば、本発明の好適
な実施形態における各種の変形及び均等な他の実施形態
が可能であるという点が理解できよう。よって、本発明
の技術的な保護範囲は特許請求の範囲における技術的な
思想に基づいて定められるべきである。
【００５５】
【発明の効果】以上述べたように、本発明に係る内部基
準電圧生成回路及び内部供給電圧生成回路によれば、例
えば、温度変化による半導体装置の性能変化を相殺させ
るために、温度変化によって内部供給電圧値を共に変え
ることができる。すなわち、高温では内部供給電圧値を
上げてトランジスタの電流を増やし、低温では内部供給
電圧値を下げてトランジスタの電流を減らすことによ
り、温度変化に無関係にトランジスタの電流を一定に保
つことができる。従って、本発明の好適な実施形態に係
る内部基準電圧生成回路及び内部供給電圧生成回路によ
って半導体装置の性能が温度変化に無関係に安定化する
という効果がある。
【図面の簡単な説明】
【図１】従来のバンドギャップ基準生成器を示す回路図
である。
【図２】従来のＣＭＯＳ基準電圧生成回路を示す回路図
である。
【図３】従来の内部供給電圧生成回路を示す回路図であ
る。
【図４】本発明の好適な第１の実施形態に係る内部基準
電圧生成回路を示す回路図である。
【図５】通常のトランジスタの温度による電流変化を示
す図である。
【図６】本発明の好適な第２の実施形態に係る内部基準
電圧生成回路を示す回路図である。
【図７】本発明の好適な第３の実施形態に係る内部基準
電圧生成回路を示す回路図である。
【図８】本発明の好適な第４の実施形態に係る内部基準
電圧生成回路を示す回路図である。
【図９】本発明の好適な実施形態に係る内部基準電圧生
成回路を用いた内部供給電圧生成回路を示す回路図であ
る。
【符号の説明】
４１ 差動増幅器 ４３ 温度依存可変電圧生成器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB04 BB08 EZ20 5H420 NA36 NB02 NB22 NB25 NC03 NE23 5J066 AA03 AA12 AA58 CA02 CA11 FA08 HA10 HA17 HA19 HA25 KA09 KA11 KA17 MA13 MA22 ND01 ND14 ND22 ND23 PD01 SA00 TA01 TA02

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 第１入力端を介して入力される第１基準
    電圧と第２入力端を介して入力される入力電圧とを差動
    増幅し、出力端を介して内部基準電圧を出力する第１の
    差動増幅器と、 前記第１の差動増幅器の出力端と前記第１の差動増幅器
    の第２入力端との間に接続される第１抵抗部と、 第２基準電圧と前記第１の差動増幅器の第２入力端との
    間に接続される第２抵抗部とを備え、 前記第１抵抗部の抵抗値が、温度変化に従って変化する
    電圧に応じて変化することを特徴とする半導体装置の内
    部基準電圧生成回路。
  2. 【請求項２】 前記第１抵抗部は、一つ以上のＰＭＯＳ
    トランジスタを含むことを特徴とする請求項１に記載の
    半導体装置の内部基準電圧生成回路。
  3. 【請求項３】 前記ＰＭＯＳトランジスタのゲート電圧
    が温度によって可変となることを特徴とする請求項２に
    記載の半導体装置の内部基準電圧生成回路。
  4. 【請求項４】 前記温度変化に従って変化する電圧を生
    じる温度依存可変電圧生成器をさらに備えることを特徴
    とする請求項１または２に記載の半導体装置の内部基準
    電圧生成回路。
  5. 【請求項５】 前記温度依存可変電圧生成器は、 第３入力端を介して入力される第３基準電圧と第４入力
    端を介して入力される電圧とを差動増幅し、出力端を介
    して出力電圧を出力する第２の差動増幅器と、 前記第２の差動増幅器の出力端と前記第２の差動増幅器
    の第４入力端との間に接続される第３抵抗部と、 前記第２基準電圧と前記第２の差動増幅器の第４入力端
    との間に接続される第４抵抗部と、 前記第２の差動増幅器の出力電圧及び前記第３基準電圧
    に応答して前記温度変化に従って変化する電圧を生じる
    可変電圧生成器と、 を備えることを特徴とする請求項４に記載の半導体装置
    の内部基準電圧生成回路。
  6. 【請求項６】 前記第３基準電圧は、前記第１基準電圧
    と同じ値であることを特徴とする請求項５に記載の半導
    体装置の内部基準電圧生成回路。
  7. 【請求項７】 前記第２基準電圧は、接地電圧と同じ値
    であることを特徴とする請求項５に記載の半導体装置の
    内部基準電圧生成回路。
  8. 【請求項８】 前記第３抵抗部及び前記第４抵抗部は、
    トランジスタを含むことを特徴とする請求項５に記載の
    半導体装置の内部基準電圧生成回路。
  9. 【請求項９】 前記可変電圧生成器は、 一端に前記第２の差動増幅器の出力電圧が印加され、他
    端及びゲートが共通接続される第１トランジスタと、 一端が前記第１トランジスタの他端に接続され、他端及
    びゲートが前記温度変化に従って変化する電圧の出力さ
    れるノードに共通接続される第２トランジスタと、 ドレインが前記ノードに接続され、ゲートに前記第３基
    準電圧が印加され、ソースに前記第２基準電圧が印加さ
    れるＮＭＯＳトランジスタとを備えることを特徴とする
    請求項５に記載の半導体装置の内部基準電圧生成回路。
  10. 【請求項１０】 前記第１トランジスタ及び前記第２ト
    ランジスタは弱反転領域において動作することを特徴と
    する請求項９に記載の半導体装置の内部基準電圧生成回
    路。
  11. 【請求項１１】 前記第１トランジスタ及び前記第２ト
    ランジスタは、強反転領域において動作することを特徴
    とする請求項９に記載の半導体装置の内部基準電圧生成
    回路。
  12. 【請求項１２】 第１入力端を介して入力される第１基
    準電圧と第２入力端を介して入力される入力電圧とを差
    動増幅し、出力端を介して内部基準電圧を出力する第１
    の差動増幅器と、 前記第１の差動増幅器の出力端と前記第１の差動増幅器
    の第２入力端との間に接続される第１抵抗部と、 第２基準電圧と前記第１の差動増幅器の第２入力端との
    間に接続される第２抵抗部とを備え、 前記第２抵抗部の抵抗値が温度変化に従って変化する電
    圧により可変となることを特徴とする半導体装置の内部
    基準電圧生成回路。
  13. 【請求項１３】 前記第２抵抗部は、一つ以上のＮＭＯ
    Ｓトランジスタを含むことを特徴とする請求項１２に記
    載の半導体装置の内部基準電圧生成回路。
  14. 【請求項１４】 前記ＮＭＯＳトランジスタのゲート電
    圧が温度によって可変となることを特徴とする請求項１
    ３に記載の半導体装置の内部基準電圧生成回路。
  15. 【請求項１５】 温度変化に従って変化する内部基準電
    圧を生じる内部基準電圧生成回路と、 前記内部基準電圧とフィードバックされる内部供給電圧
    とを比較する比較器と、 前記比較器の出力信号に応答して、外部供給電圧を受信
    して前記内部供給電圧を出力するドライバとを備え、 前記内部基準電圧生成回路は、 第１入力端を介して入力される第１基準電圧と第２入力
    端を介して入力される入力電圧とを差動増幅し、出力端
    を介して前記内部基準電圧を出力する第１の差動増幅器
    と、 前記第１の差動増幅器の出力端と前記第１の差動増幅器
    の第２入力端との間に接続される第１抵抗部と、 第２基準電圧と前記第１の差動増幅器の第２入力端との
    間に接続される第２抵抗部とを備え、 前記第１抵抗部の抵抗値が温度変化に従って変化する電
    圧により可変となることを特徴とする半導体装置の内部
    供給電圧生成回路。
  16. 【請求項１６】 前記第１抵抗部は、一つ以上のＰＭＯ
    Ｓトランジスタを含むことを特徴とする請求項１５に記
    載の半導体装置の内部供給電圧生成回路。
  17. 【請求項１７】 前記ＰＭＯＳトランジスタのゲート電
    圧が温度によって可変となることを特徴とする請求項１
    ６に記載の半導体装置の内部供給電圧生成回路。
  18. 【請求項１８】 前記内部基準電圧生成回路は、 前記温度変化に従って変化する電圧を生じる温度依存可
    変電圧生成器をさらに備えることを特徴とする請求項１
    ５または１６に記載の半導体装置の内部供給電圧生成回
    路。
  19. 【請求項１９】 前記温度依存可変電圧生成器は、 第３入力端を介して入力される第３基準電圧と第４入力
    端を介して入力される電圧とを差動増幅し、出力端を介
    して出力電圧を出力する第２の差動増幅器と、 前記第２の差動増幅器の出力端と前記第２の差動増幅器
    の第４入力端との間に接続される第３抵抗部と、 前記第２基準電圧と前記第２の差動増幅器の第４入力端
    との間に接続される第４抵抗部と、 前記第２の差動増幅器の出力電圧及び前記第３基準電圧
    に応答して、前記温度変化に従って変化する電圧を生じ
    る可変電圧生成器とを備えることを特徴とする請求項１
    ８に記載の半導体装置の内部供給電圧生成回路。
  20. 【請求項２０】 前記第３基準電圧は、前記第１基準電
    圧と同じ値であることを特徴とする請求項１９に記載の
    半導体装置の内部供給電圧生成回路。
  21. 【請求項２１】 前記第２基準電圧は、接地電圧と同じ
    値であることを特徴とする請求項１９に記載の半導体装
    置の内部供給電圧生成回路。
  22. 【請求項２２】 前記第３抵抗部及び第４抵抗部は、ト
    ランジスタを含むことを特徴とする請求項１９に記載の
    半導体装置の内部供給電圧生成回路。
  23. 【請求項２３】 前記可変電圧生成器は、 一端に前記第２の差動増幅器の出力電圧が印加され、他
    端及びゲートが共通接続される第１トランジスタと、 一端が前記第１トランジスタの他端に接続され、他端及
    びゲートが前記可変電圧の出力されるノードに共通接続
    される第２トランジスタと、 ドレインが前記ノードに接続され、ゲートに前記第３基
    準電圧が印加され、ソースに前記第２基準電圧が印加さ
    れるＮＭＯＳトランジスタとを備えることを特徴とする
    請求項１９に記載の半導体装置の内部供給電圧生成回
    路。
  24. 【請求項２４】 前記第１トランジスタ及び前記第２ト
    ランジスタは、弱反転領域において動作することを特徴
    とする請求項２３に記載の半導体装置の内部供給電圧生
    成回路。
  25. 【請求項２５】 前記第１トランジスタ及び前記第２ト
    ランジスタは、強反転領域において動作することを特徴
    とする請求項２３に記載の半導体装置の内部供給電圧生
    成回路。
  26. 【請求項２６】 温度変化に従って変化する内部基準電
    圧を生じる内部基準電圧生成回路と、 前記内部基準電圧とフィードバックされる内部供給電圧
    とを比較する比較器と、 前記比較器の出力信号に応答して、外部供給電圧を受信
    して前記内部供給電圧を出力するドライバとを備え、 前記内部基準電圧生成回路は、 第１入力端を介して入力される第１基準電圧と第２入力
    端を介して入力される入力電圧とを差動増幅し、出力端
    を介して前記内部基準電圧を出力する第１の差動増幅器
    と、 前記第１の差動増幅器の出力端と前記第１の差動増幅器
    の第２入力端との間に接続される第１抵抗部と、 第２基準電圧と前記第１の差動増幅器の第２入力端との
    間に接続される第２抵抗部とを備え、 前記第２抵抗部の抵抗値が温度変化に従って変化する電
    圧により可変となることを特徴とする半導体装置の内部
    供給電圧生成回路。
  27. 【請求項２７】 前記第２抵抗部は、一つ以上のＮＭＯ
    Ｓトランジスタを含むことを特徴とする請求項２６に記
    載の半導体装置の内部供給電圧生成回路。
  28. 【請求項２８】 前記ＮＭＯＳトランジスタのゲート電
    圧が温度によって可変となることを特徴とする請求項２
    ７に記載の半導体装置の内部供給電圧生成回路。
JP2002190099A 2001-07-04 2002-06-28 半導体装置の内部基準電圧生成回路及びこれを備える内部供給電圧生成回路 Expired - Fee Related JP4574938B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0039760A KR100393226B1 (ko) 2001-07-04 2001-07-04 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로
KR2001-039760 2001-07-04

Publications (2)

Publication Number Publication Date
JP2003114728A true JP2003114728A (ja) 2003-04-18
JP4574938B2 JP4574938B2 (ja) 2010-11-04

Family

ID=19711741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002190099A Expired - Fee Related JP4574938B2 (ja) 2001-07-04 2002-06-28 半導体装置の内部基準電圧生成回路及びこれを備える内部供給電圧生成回路

Country Status (6)

Country Link
US (1) US6791308B2 (ja)
JP (1) JP4574938B2 (ja)
KR (1) KR100393226B1 (ja)
CN (1) CN1316619C (ja)
DE (1) DE10230346A1 (ja)
TW (1) TW577190B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626448B2 (en) 2005-09-28 2009-12-01 Hynix Semiconductor, Inc. Internal voltage generator

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004133800A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置
KR100560945B1 (ko) * 2003-11-26 2006-03-14 매그나칩 반도체 유한회사 온-칩 기준전압 발생장치를 구비하는 반도체 칩
KR100738957B1 (ko) * 2005-09-13 2007-07-12 주식회사 하이닉스반도체 반도체 집적회로의 내부전압 발생장치
US7259543B2 (en) * 2005-10-05 2007-08-21 Taiwan Semiconductor Manufacturing Co. Sub-1V bandgap reference circuit
KR100757917B1 (ko) * 2005-11-29 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 기준전압 생성장치
JP4851192B2 (ja) * 2006-01-27 2012-01-11 ルネサスエレクトロニクス株式会社 差動信号受信回路
KR100825029B1 (ko) * 2006-05-31 2008-04-24 주식회사 하이닉스반도체 밴드갭 기준전압 발생장치 및 이를 구비하는 반도체 소자
KR100792441B1 (ko) * 2006-06-30 2008-01-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR100799836B1 (ko) * 2006-09-11 2008-01-31 삼성전기주식회사 온도 변화에 둔감한 출력 보상 회로
KR101358930B1 (ko) * 2007-07-23 2014-02-05 삼성전자주식회사 전압 디바이더 및 이를 포함하는 내부 전원 전압 발생 회로
DE102007035369A1 (de) * 2007-07-27 2009-02-05 Sitronic Ges. für elektrotechnische Ausrüstung GmbH & Co. KG Schaltungsanordnung zur temperaturabhängigen Laststromregelung
KR100859839B1 (ko) * 2007-08-29 2008-09-23 주식회사 하이닉스반도체 코아전압 발생회로
KR101212736B1 (ko) * 2007-09-07 2012-12-14 에스케이하이닉스 주식회사 코어전압 발생회로
KR100868253B1 (ko) * 2007-09-12 2008-11-12 주식회사 하이닉스반도체 반도체장치의 기준전압발생회로
US7646234B2 (en) * 2007-09-20 2010-01-12 Qimonda Ag Integrated circuit and method of generating a bias signal for a data signal receiver
JP5040014B2 (ja) * 2007-09-26 2012-10-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100902053B1 (ko) * 2007-10-09 2009-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 기준 전압 발생회로
KR100915151B1 (ko) * 2007-11-23 2009-09-03 한양대학교 산학협력단 노이즈에 강한 기준 전압 발생 회로
TWI351591B (en) 2007-12-05 2011-11-01 Ind Tech Res Inst Voltage generating apparatus
KR100924353B1 (ko) * 2008-03-28 2009-11-02 주식회사 하이닉스반도체 내부전압 발생 장치
IT1397432B1 (it) * 2009-12-11 2013-01-10 St Microelectronics Rousset Circuito generatore di una grandezza elettrica di riferimento.
CN103812452B (zh) * 2012-11-14 2016-09-21 环旭电子股份有限公司 电子系统、射频功率放大器及其温度补偿方法
KR20140079046A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 차동 증폭 회로
CN104457796A (zh) * 2013-09-17 2015-03-25 英属维京群岛商中央数位公司 感测模块
KR20160072703A (ko) * 2014-12-15 2016-06-23 에스케이하이닉스 주식회사 기준전압 생성회로
TWI549406B (zh) * 2015-11-20 2016-09-11 明緯（廣州）電子有限公司 具溫度補償功能的回授電路
WO2017112492A2 (en) 2015-12-22 2017-06-29 The Regents Of The University Of Colorado, A Body Corporate Protecting rnas from degradation using engineered viral rnas
CN108962306A (zh) * 2017-05-17 2018-12-07 上海磁宇信息科技有限公司 自动优化写电压的磁性存储器及其操作方法
JP6767330B2 (ja) * 2017-09-20 2020-10-14 株式会社東芝 レギュレータアンプ回路
US11137788B2 (en) * 2018-09-04 2021-10-05 Stmicroelectronics International N.V. Sub-bandgap compensated reference voltage generation circuit
CN109738108B (zh) * 2019-01-07 2021-05-04 安徽天健环保车辆部件有限公司 一种车用电阻式气压传感器及其工作方法
US11061452B2 (en) * 2019-09-13 2021-07-13 Silicon Laboratories Inc. Integrated circuit with enhanced operation over operating ranges utilizing a process signal to fine tune a voltage boosting operation
US11353901B2 (en) * 2019-11-15 2022-06-07 Texas Instruments Incorporated Voltage threshold gap circuits with temperature trim

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06259150A (ja) * 1992-10-15 1994-09-16 Mitsubishi Electric Corp 電圧供給回路および内部降圧回路
JPH09265329A (ja) * 1996-03-27 1997-10-07 New Japan Radio Co Ltd バイアス発生回路およびレギュレータ回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153535A (en) * 1989-06-30 1992-10-06 Poget Computer Corporation Power supply and oscillator for a computer system providing automatic selection of supply voltage and frequency
KR940007298B1 (ko) * 1992-05-30 1994-08-12 삼성전자 주식회사 Cmos트랜지스터를 사용한 기준전압 발생회로
US5327028A (en) * 1992-06-22 1994-07-05 Linfinity Microelectronics, Inc. Voltage reference circuit with breakpoint compensation
US5455510A (en) * 1994-03-11 1995-10-03 Honeywell Inc. Signal comparison circuit with temperature compensation
US6232832B1 (en) * 1994-07-19 2001-05-15 Honeywell International Inc Circuit for limiting an output voltage to a percent of a variable supply voltage
KR0148732B1 (ko) * 1995-06-22 1998-11-02 문정환 반도체 소자의 기준전압 발생회로
US5686821A (en) * 1996-05-09 1997-11-11 Analog Devices, Inc. Stable low dropout voltage regulator controller
US5777509A (en) * 1996-06-25 1998-07-07 Symbios Logic Inc. Apparatus and method for generating a current with a positive temperature coefficient
KR100253645B1 (ko) * 1996-09-13 2000-04-15 윤종용 기준 전압 발생 회로
KR100308186B1 (ko) * 1998-09-02 2001-11-30 윤종용 반도체집적회로장치의기준전압발생회로
US6163202A (en) * 1998-10-05 2000-12-19 Lucent Technologies Inc. Temperature compensation circuit for semiconductor switch and method of operation thereof
JP3385995B2 (ja) * 1999-03-01 2003-03-10 日本電気株式会社 過電流検出回路及びこれを内蔵した半導体集積回路
KR100308255B1 (ko) * 1999-12-21 2001-10-17 윤종용 저전원전압 반도체 장치의 기준전압 발생회로 및 방법
US6211661B1 (en) * 2000-04-14 2001-04-03 International Business Machines Corporation Tunable constant current source with temperature and power supply compensation
US6507233B1 (en) * 2001-08-02 2003-01-14 Texas Instruments Incorporated Method and circuit for compensating VT induced drift in monolithic logarithmic amplifier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06259150A (ja) * 1992-10-15 1994-09-16 Mitsubishi Electric Corp 電圧供給回路および内部降圧回路
JPH09265329A (ja) * 1996-03-27 1997-10-07 New Japan Radio Co Ltd バイアス発生回路およびレギュレータ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626448B2 (en) 2005-09-28 2009-12-01 Hynix Semiconductor, Inc. Internal voltage generator

Also Published As

Publication number Publication date
DE10230346A1 (de) 2003-02-20
US20030011351A1 (en) 2003-01-16
US6791308B2 (en) 2004-09-14
CN1316619C (zh) 2007-05-16
CN1395310A (zh) 2003-02-05
JP4574938B2 (ja) 2010-11-04
TW577190B (en) 2004-02-21
KR100393226B1 (ko) 2003-07-31
KR20030003904A (ko) 2003-01-14

Similar Documents

Publication Publication Date Title
JP2003114728A (ja) 半導体装置の内部基準電圧生成回路及びこれを備える内部供給電圧生成回路
US8446215B2 (en) Constant voltage circuit
US6236239B1 (en) Output buffer circuit achieving stable operation and cost reduction
US7199623B2 (en) Method and apparatus for providing a power-on reset signal
JP4287678B2 (ja) 内部電源回路
US5640122A (en) Circuit for providing a bias voltage compensated for p-channel transistor variations
JP2938438B2 (ja) 半導体素子の内部電圧発生回路
US20060125460A1 (en) Reference current generator
JP2005106818A (ja) 温度を感知してこれに相応するデジタルデータを出力する温度感知器、及びこれを備えるｌｃｄ駆動集積回路
US20160274616A1 (en) Bandgap voltage generation
US5793248A (en) Voltage controlled variable current reference
JP2008217203A (ja) レギュレータ回路
JP3335183B2 (ja) バッファ回路
WO1998005125A9 (en) Voltage controlled variable current reference
US20070210856A1 (en) Band gap constant-voltage circuit
JP2005250664A (ja) 電圧レギュレータ
JP3822781B2 (ja) 安定化電源回路
US7385437B2 (en) Digitally tunable high-current current reference with high PSRR
US6400207B1 (en) Quick turn-on disable/enable bias control circuit for high speed CMOS opamp
KR100748459B1 (ko) 반도체 메모리의 벌크 전압 레벨 감지 장치
US20020175663A1 (en) Reference voltage generator tolerant to temperature variations
CN111488026B (zh) 一种电源稳压电路
KR20080003048A (ko) 기준 전압 발생 회로
JP2001068948A (ja) Ｍｏｓｆｅｔ増幅回路
US9712154B1 (en) Voltage generation circuit and integrated circuit including the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071225

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100115

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100720

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100819

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees