TW201911307A - 記憶體電路及其形成方法 - Google Patents

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黃國欽
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Abstract

本發明實施例關於一種用於改善差分感測的具有用於對目標記憶體裝置及互補記憶體裝置進行存取的共享控制裝置的記憶體電路，其具有控制裝置以及第一與第二記憶體裝置。控制裝置置於基底內且具有耦合至源極線的第一端子、耦合至字元線的第二端子及第三端子。第一記憶體裝置具有第一下部電極，其藉由第一資料儲存層而與第一上部電極隔開。第一上部電極耦合至第三端子且第一下部電極耦合至第一位元線。第二記憶體裝置具有第二下部電極，其藉由第二資料儲存層而與第二上部電極隔開。第二上部電極耦合至第二位元線且第二下部電極耦合至第三端子。

Description

記憶體電路及其形成方法
諸多現代電子裝置含有用以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體會在接通電源時儲存資料，而非揮發性記憶體（non-volatile memory，NVM）則能夠在電源被移除時儲存資料。與傳統非揮發性記憶體裝置（例如，快閃記憶體（flash）、電可抹除可程式化唯讀記憶體（electrically erasable programmable read only memory，EEPROM）等）不同，用作下一代非揮發性記憶體技術的諸多有前景的候選技術使用位於積體晶片的後端（back-end-of-the-line，BEOL）內（例如，位於上覆於半導體基底上的各金屬內連線層之間）的記憶胞。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在諸多現代記憶體電路中，使用差分感測（differential sensing）來自記憶體電路讀取資料。差分感測使得小的訊號能夠產生強的輸出狀態。差分感測對自記憶胞讀取的每一位元使用兩個資料線。第一資料線載送第一訊號（例如，低訊號）且第二資料線載送互補的第二訊號（例如，高訊號）。第一訊號與第二訊號之間的差是由感測放大器來確定且根據所述差將確定出為「1」或「0」的資料狀態。差分感測較單線感測（single line sensing）（例如，相較於參考電壓進行感測）而言提供眾多優點，例如因對雜訊具有更大容忍度（tolerance）而達成更精確的讀取。
然而，使用差分感測的記憶胞一般而言具有較大的胞尺寸，乃因所述記憶胞使用目標裝置與互補裝置二者來儲存資料狀態。較大的胞尺寸會使記憶體陣列消耗較大的矽面積，由此增加積體晶片的總體成本。此外，在使用差分感測的記憶體陣列的運作期間，資料需被寫入目標裝置與互補裝置二者來儲存資料位元，由此導致寫入時間長於單端感測方法。
本發明是有關於一種具有用於對被配置成使用差分感測來運作的記憶體陣列的目標記憶體裝置與互補記憶體裝置二者進行存取的共享控制裝置的記憶體電路、及相關聯的一種形成方法。在一些實施例中，記憶體電路具有置於基底內的控制裝置。控制裝置具有耦合至源極線的第一端子、耦合至字元線的第二端子、及第三端子。第一記憶體裝置置於基底之上且具有第一下部電極，所述第一下部電極藉由第一資料儲存層而與第一上部電極隔開。第一上部電極耦合至第三端子且第一下部電極耦合至第一位元線。第二記憶體裝置置於基底之上且具有第二下部電極，所述第二下部電極藉由第二資料儲存層而與第二上部電極隔開。第二上部電極耦合至第二位元線且第二下部電極耦合至第三端子。藉由將第一記憶體裝置的上部電極及第二記憶體裝置的下部電極連接至同一控制裝置，資料可同時地寫入至使用具有相對小的佔用面積（footprint）的記憶胞的第一（例如，目標）記憶體裝置與第二（例如，互補）記憶體裝置二者。
圖1說明具有被配置成對目標記憶體裝置與互補記憶體裝置二者提供存取的共享控制裝置的記憶體電路100的一些實施例的示意圖。
記憶體電路100包括目標記憶體裝置102及互補記憶體裝置104，目標記憶體裝置102及互補記憶體裝置104耦合於共享源極線SL 與平行的位元線BLT 和位元線BLC 之間。目標記憶體裝置102具有耦合至第一端子T1 的第一下部電極102a及耦合至第二端子T2 的第一上部電極102c。第一下部電極102a藉由第一資料儲存層102b而與第一上部電極102c隔開。互補記憶體裝置104具有耦合至第三端子T3 的第二下部電極104a及耦合至第四端子T4 的第二上部電極104c。第二下部電極104a藉由第二資料儲存層104b而與第二上部電極104c隔開。
目標記憶體裝置102與互補記憶體裝置104以彼此反轉的構造耦合至共享源極線SL 以及位元線BLT 及位元線BLC 。舉例而言，第一端子T1 及第四端子T4 藉由共享控制裝置106耦合至共享源極線SL ，使得第一下部電極102a及第二上部電極104c耦合至共享源極線SL 。第二端子T2 及第三端子T3 分別耦合至位元線BLT 及位元線BLC ，使得第一上部電極102c及第二下部電極104a可同時地選擇性地耦合至感測放大器108的第一輸入108a及第二輸入108b。
以反轉構造將目標記憶體裝置102及互補記憶體裝置104耦合至共享源極線SL 以及位元線BLT 及位元線BLC 將使得在目標記憶體裝置102及互補記憶體裝置104兩端得到具有相反極性的偏置電壓（bias voltage）。舉例而言，在寫入操作期間，所述反轉結構使得能夠在目標記憶體裝置102的第一下部電極102a與第一上部電極102c之間施加第一電位差且在互補記憶體裝置104的第二下部電極104a與第二上部電極104c之間施加具有與第一電位差相反極性的第二電位差。相反的電位差使得不同資料狀態能夠同時地並行地寫入至使用共享控制裝置106的目標記憶體裝置102與互補記憶體裝置104，由此為記憶體電路100提供小的尺寸及快的寫入時間。
圖2說明具有被配置成對目標記憶體裝置與互補記憶體裝置二者提供存取的共享控制裝置的記憶體電路200的一些實施例的剖視圖。
記憶體電路200包括共享控制裝置204，共享控制裝置204置於基底202內。在各種實施例中，共享控制裝置204可包括金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）、雙極接面電晶體（bi-polar junction transistor，BJT）、高電子遷移率電晶體（high electron mobility transistor，HEMT）、或相似裝置。共享控制裝置204具有耦合至源極線SL 的第一端子、耦合至字元線WL 的第二端子、及第三端子。在一些實施例中，其中共享控制裝置204包括MOSFET，第一端子可包括第一源極/汲極區204a，第二端子可包括閘極結構204g，且第三端子可包括第二源極/汲極區204b。在一些實施例中，共享控制裝置204可置於記憶胞區207內，記憶胞區207設置於基底202內的隔離區206（例如，淺溝渠隔離區）之間。
介電結構210置於基底202之上。多個導電內連線層208被介電結構210環繞。所述多個導電內連線層208將共享控制裝置204的第三端子耦合至介電結構210內的目標記憶體裝置102及互補記憶體裝置104。在一些實施例中，目標記憶體裝置102及互補記憶體裝置104置於記憶胞區207正上方，由此使記憶胞具有小的佔用面積。在各種實施例中，目標記憶體裝置102及互補記憶體裝置104可包括電阻式隨機存取記憶體（RRAM）裝置、相變隨機存取記憶體（phase change random access memory，PCRAM）裝置、鐵電式隨機存取記憶體（ferroelectric random access memory，FRAM）裝置、磁阻式隨機存取記憶體（magneto-resistive random access memory，MRAM）裝置、導電橋接隨機存取記憶體（conductive bridging random access memory，CBRAM）裝置、或碳奈米管（carbon nano-tube，CNT）記憶體裝置等。
目標記憶體裝置102包括第一上部電極UE1 、第一下部電極LE1 、及第一資料儲存層DL1 ，第一上部電極UE1 藉由包括所述多個導電內連線層208的第一導電路徑耦合至第三端子，第一下部電極LE1 耦合至第一位元線BL1 ，第一資料儲存層DL1 置於第一上部電極UE1 與第一下部電極LE1 之間。第一位元線BL1 被配置成選擇性地耦合至感測放大器108的第一輸入108a。互補記憶體裝置104包括第二下部電極LE2 、第二上部電極UE2 、及第二資料儲存層DL2 ，第二下部電極LE2 藉由包括所述多個導電內連線層的第二導電路徑耦合至第三端子，第二上部電極UE2 耦合至第二位元線BL2 ，第二資料儲存層DL2 置於第二上部電極UE2 與第二下部電極LE2 之間。第二位元線BL2 被配置成選擇性地耦合至感測放大器108的第二輸入108b。
在一些實施例中，第一導電路徑與第二導電路徑可包括同一路徑212。在其他實施例中，第一導電路徑可為第二導電路徑的子集（subset）。第一導電路徑及第二導電路徑可包括導電導線（與基底202的上表面平行延伸）及導電通孔（與基底202的上表面垂直延伸）。
圖3A至圖3D說明示出所揭露記憶體電路的操作的一些實施例的示意圖。
圖3A說明將高資料狀態寫入至目標記憶體裝置102且將低資料狀態寫入至互補記憶體裝置104的第一寫入操作的實例的示意圖300。
藉由以下來執行第一寫入操作：向字元線WL 施加第一非零字元線電壓VWL1 ，向位元線BL 施加第一非零位元線電壓VBL1 ，且向源極線SL 施加實質上為零的源極線電壓VSL0 。第一非零字元線電壓VWL1 接通控制裝置106以在源極線SL 與目標記憶體裝置102之間及源極線SL 與互補記憶體裝置104之間形成導電路徑。
第一非零位元線電壓VBL1 及實質上為零的源極線電壓VSL0 在目標記憶體裝置102的下部電極LE1 與上部電極UE1 之間形成第一電位差。第一電位差使高資料狀態（例如，‘1’）寫入至目標記憶體裝置102。第一非零位元線電壓VBL1 及實質上為零的源極線電壓VSL0 亦在互補記憶體裝置104的下部電極LE2 與上部電極UE2 之間形成第二電位差，所述第二電位差具有與第一電位差相反的極性。第二電位差使低資料狀態（例如，‘0’）寫入至互補記憶體裝置104。
圖3B說明將低資料狀態寫入至目標記憶體裝置102且將高資料狀態寫入至互補記憶體裝置104的第二寫入操作的實例的示意圖302。
藉由以下來執行第二寫入操作：向字元線WL 施加第二非零字元線電壓VWL2 ，向位元線BL 施加實質上為零的位元線電壓VBL0 ，且向源極線SL 施加第一非零源極線電壓VSL1 。第二非零字元線電壓VWL2 接通控制裝置106以在源極線SL 與目標記憶體裝置102之間及源極線SL 與互補記憶體裝置104之間形成導電路徑。
實質上為零的位元線電壓VBL0 及第一非零源極線電壓VSL1 在目標記憶體裝置102的下部電極LE1 與上部電極UE1 之間形成第一電位差。第一電位差使低資料狀態（例如，‘0’）寫入至目標記憶體裝置102。實質上為零的位元線電壓VBL0 及第一非零源極線電壓VSL1 亦在互補記憶體裝置104的下部電極LE2 與上部電極UE2 之間形成第二電位差，所述第二電位差具有與第一電位差相反的標記。第二電位差使高資料狀態（例如，‘1’）寫入至互補記憶體裝置104。
圖3C至圖3D說明用於自目標記憶體裝置讀取資料狀態的示例性讀取操作的示意圖304及示意圖306。應知，在圖3C至圖3D中所示讀取操作中，所述偏置條件（bias condition）使得能夠沿位元線自目標記憶體裝置102讀取資料。然而，在一些替代性實施例中，可沿源極線自目標記憶體裝置讀取資料。在此種實施例中，向源極線SL 施加非零偏置電壓。
在一些實施例中，可藉由以下來執行讀取操作：向字元線WL 施加第三非零字元線電壓VWL3 且向位元線BL 施加第二非零位元線電壓VBL2 。第二非零字元線電壓VWL2 接通控制裝置106以在源極線SL 與目標記憶體裝置102之間及源極線SL 與互補記憶體裝置104之間形成導電路徑。
如圖3C所示的示意圖304中所示，若目標記憶體裝置102儲存高資料狀態，則儲存於目標記憶體裝置102中的電荷將使第一電流IT 經由目標位元線BLT 提供至感測放大器108的第一輸入108a，且使第二電流IC （第二電流IC ＜第一電流IT ）經由互補位元線BLC 提供至感測放大器108的第二輸入108b。將感測放大器108配置成將第一電流IT 與第二電流IC 進行比較並基於所述比較來輸出與高資料狀態（例如，‘1’）對應的訊號。
如圖3D所示的示意圖306中所示，若目標記憶體裝置102儲存低資料狀態，則儲存於目標記憶體裝置102中的電荷將使第一電流IT 經由目標位元線BLT 提供至感測放大器108的第一輸入108a，且使第二電流IC （第二電流IC ＞第一電流IT ）經由互補位元線BLC 提供至感測放大器108的第二輸入108b。將感測放大器108配置成將第一電流IT 與第二電流IC 進行比較並基於所述比較來輸出與低資料狀態（例如，‘0’）對應的訊號。
圖4說明具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享電晶體的記憶體電路400的一些實施例的示意圖。
記憶體電路400包括記憶體陣列402，記憶體陣列402具有多個目標記憶體裝置404（例如，對應於目標記憶體裝置102）及多個互補記憶體裝置406（例如，對應於互補記憶體裝置104）。目標記憶體裝置404及互補記憶體裝置406以列及/或行置於記憶體陣列402內。列內的目標記憶體裝置404及互補記憶體裝置406可操作地耦合至字元線WL1 至字元線WLm 。行內的目標記憶體裝置404可操作地耦合至位元線BL1 至位元線BLn 及源極線SL1 至源極線SLn ，而行內的互補記憶體裝置406可操作地耦合至互補位元線BL1C 至互補位元線BLnC 及源極線SL1 至源極線SLn 。
存取電晶體408耦合至目標記憶體裝置404及互補記憶體裝置406。在一些實施例中，目標記憶體裝置404具有第一端子404a及第二端子404b，第一端子404a將上部電極耦合至位元線BL1 至位元線BLn ，第二端子404b將下部電極耦合至存取電晶體408的第一端子。互補記憶體裝置406具有第一端子406a及第二端子406b，第一端子406a將下部電極耦合至互補位元線BL1C 至BLnC ，所述第二端子406b將上部電極耦合至存取電晶體408的第一端子。存取電晶體408更具有耦合至字元線WL1 至字元線WLm 的閘極及耦合至源極線SL1 至源極線SLn 的源極。
記憶體陣列402耦合至支援電路系統，所述支援電路系統被配置成自目標記憶體裝置404及互補記憶體裝置406讀取資料及/或向目標記憶體裝置404及互補記憶體裝置406寫入資料。在一些實施例中，支援電路系統包括字元線解碼器410、位元線解碼器412、包括一或多個感測放大器的感測電路系統414、及控制單元416。字元線解碼器410被配置成向字元線WL1 至字元線WL2 中的一者選擇性地施加訊號（例如，電流及/或電壓），且位元線解碼器412被配置成基於自控制單元416接收的位址ADDR 而向所述多個位元線BL1 至位元線BL2 中的一者選擇性地施加訊號。藉由向字元線WL1 至字元線WL2 、位元線BL1 至位元線BL2 選擇性地施加訊號，支援電路系統能夠對如上所述的目標記憶體裝置404及/或互補記憶體裝置406中所選擇的一者執行形成、設定（set）、重設（reset）、及讀取操作。
圖5至圖6說明具有與共享存取電晶體（例如，對應於共享控制裝置204）耦合的目標RRAM裝置（例如，對應於目標記憶體裝置102）及互補RRAM裝置（例如，對應於互補記憶體裝置104）的記憶體電路的一些實施例的剖視圖。應知，圖5至圖6中所示RRAM電路500及RRAM600是具有共享存取電晶體的RRAM電路的非限制性實例，且在其他實施例中RRAM電路可在仍具有共享存取電晶體的同時具有不同的架構。
圖5說明具有用於對目標RRAM裝置及互補RRAM裝置進行存取的共享電晶體的RRAM電路500的一些實施例的剖視圖。
RRAM電路500包括設置於基底202內的存取電晶體503。在一些實施例中，存取電晶體503可置於井區502內。存取電晶體503包括源極區504s、汲極區504d、及閘極結構506，汲極區504d藉由通道區505而與源極區504s隔開，閘極結構506置於通道區505之上。閘極結構506包括藉由閘極介電層508而與通道區505隔開的閘電極510。
第一層間介電質（inter-level dielectric，ILD）結構512置於基底202之上。在一些實施例中，第一層間介電質結構512可包括一或多個經堆疊的介電層（例如，氧化物層、低介電常數介電層（low-k dielectric layer）、及/或超低介電常數介電層（ultra low-k dielectric layer））。所述一或多個經堆疊的介電層可藉由蝕刻終止層（圖中未示出）而彼此隔開。第一多個內連線層514（例如，接點、導線、及通孔層）被第一層間介電質結構512環繞。在一些實施例中，第一多個內連線層514可包含銅、鎢、及/或鋁。第一多個內連線層514被配置成將源極區504s耦合至源極線SL 且將閘電極510耦合至字元線WL 。在一些實施例中，源極線SL 可置於第二金屬導線層上且字元線WL 可置於第一金屬導線層上。
目標RRAM裝置516置於第一層間介電質結構512之上的第二層間介電質結構518內。目標RRAM裝置516包括下部電極516b、具有可變電阻的資料儲存結構516c、及上部電極516e。在一些實施例中，目標RRAM裝置516可更包括環繞下部電極516b的底部部份的下部絕緣層516a、位於資料儲存結構516c與上部電極516e之間的頂蓋層516d、位於上部電極516e的相對兩側上的側壁間隔壁516f、位於上部電極516e之上的罩幕層516g、及/或位於罩幕層516g之上的上部絕緣層516h。下部電極516b藉由第一多個內連線層514中的一或多者耦合至目標位元線BLT 。在一些實施例中，目標位元線BLT 可置於第三金屬導線層上。第二層間介電質結構518設置於目標RRAM裝置516之上，且第二多個內連線層520置於第二層間介電質結構518內。第二多個內連線層520被配置成藉由第一多個內連線層514將目標RRAM裝置516的上部電極516e耦合至汲極區504d。
在一些實施例中，下部電極516b及上部電極516e可包含金屬，例如鉭（Ta）及/或鈦（Ti）。在一些實施例中，資料儲存結構516c可包含高介電常數介電材料，例如氧化鈦鋁、氧化鉿鉭、氧化鋯鑭、或其他適合的材料。在一些實施例中，頂蓋層516d可包含金屬（例如，例如鈦（Ti）、鉿（Hf）、鉑（Pt）、鋁（Al））、或金屬氧化物（例如，例如氧化鈦（TiO）、氧化鉿（HfO）、氧化鋯（ZrO）、氧化鍺（GeO）、氧化銫（CeO））、或者其他適合的材料。在一些實施例中，罩幕層516g可包括氮氧化矽（SiON）硬罩幕層、二氧化矽（SiO2 ）硬罩幕層、電漿增強型SiN（PE-SiN）硬罩幕、或其他適合的材料。
互補RRAM裝置522置於第二層間介電質結構518之上的第三層間介電質結構524內。互補RRAM裝置522包括下部電極522b、置於下部電極522b之上的資料儲存結構522c、及置於資料儲存結構522c之上的上部電極522e。在一些實施例中，互補RRAM裝置522亦可包括環繞下部電極522b的底部部份的下部絕緣層522a、置於資料儲存結構522c與上部電極522e之間的頂蓋層522d、設置於上部電極522e的相對兩側上的側壁間隔壁522f、設置於上部電極522e之上的罩幕層522g、及/或可置於罩幕層522g之上的上部絕緣層522h。
第二多個內連線層520被配置成藉由第一多個內連線層514而將互補RRAM裝置522的下部電極522b耦合至汲極區504d。在一些實施例中，第二多個內連線層520可包括金屬導線，所述金屬導線在上部電極516e與下部電極522b之間延伸。第三層間介電質結構524置於互補RRAM裝置522之上。第三層間介電質結構524環繞第三多個內連線層526，所述第三多個內連線層526被配置成耦合互補位元線BLC 的上部電極522e。在一些實施例中，第三層間介電質結構524可包括層間介電質層（例如，具有單一介電材料），所述層間介電質層藉由蝕刻終止層而與第二層間介電質結構518隔開。在一些實施例中，互補位元線BLC 可置於第五金屬導線層上。
目標RRAM裝置516與互補RRAM裝置522相對於基底202置於不同高度。舉例而言，目標RRAM裝置516具有較互補RRAM裝置522的最底部表面更靠近基底202的最底部表面。在一些實施例中，互補RRAM裝置522可置於目標RRAM裝置516正上方。在一些實施例中，互補RRAM裝置522可置於存取電晶體503正上方。在一些實施例中，互補RRAM裝置522及目標RRAM裝置516可在側向上彼此偏移，但置於基底202內的隔離區206之間的記憶胞區上方。使目標RRAM裝置516及互補RRAM裝置522位於不同垂直位置使得記憶胞能夠達成小的佔用面積。
圖6說明具有用於對目標RRAM胞及互補RRAM胞進行存取的共享電晶體的RRAM電路600的一些替代性實施例的剖視圖。
RRAM電路600包括存取電晶體503，存取電晶體503置於基底202內且具有源極區504s、汲極區504d、及閘極結構506。第一層間介電質結構602置於基底202之上。在一些實施例中，第一多個內連線層604被第一層間介電質結構602環繞。第一多個內連線層604被配置成將源極區504s耦合至源極線SL 且將閘電極510耦合至字元線WL 。
第二層間介電質結構614位於第一層間介電質結構602之上且環繞目標RRAM裝置608、互補RRAM裝置610、及第二多個內連線層616。與基底202的頂表面平行延伸的水平面延伸穿過目標RRAM裝置608及互補RRAM裝置610。在一些實施例中，第二層間介電質結構614可包括層間介電質層（例如，具有單一介電材料），所述層間介電質層藉由蝕刻終止層而與第一層間介電質結構602隔開。
目標RRAM裝置608包括下部電極608a、具有可變電阻的資料儲存結構608b、及置於資料儲存結構608b之上的上部電極608d。在一些實施例中，目標RRAM裝置608可更包括置於資料儲存結構608b與上部電極608d之間的頂蓋層608c、設置於上部電極608d的相對兩側上的側壁間隔壁608e、及/或設置於上部電極608d之上的罩幕層608f。下部電極608a藉由第一多個內連線層604耦合至目標位元線BLT 。上部電極608d藉由第一多個內連線層604及第二多個內連線層616耦合至汲極區504d。
互補RRAM裝置610包括下部電極610a、置於下部電極610a之上的資料儲存結構610b、及置於資料儲存結構610b之上的上部電極610d。在一些實施例中，互補RRAM裝置610可更包括置於資料儲存結構610b與上部電極610d之間的頂蓋層610c、設置於上部電極610d的相對兩側上的側壁間隔壁610e、及/或設置於上部電極610d之上的罩幕層610f。在一些實施例中，目標RRAM裝置608及互補RRAM裝置610置於下部絕緣層606之上且被上部絕緣層612覆蓋。下部電極608a藉由第一多個內連線層604耦合至汲極區504d。上部電極608d藉由第二多個內連線層616耦合至互補位元線BLC 。
應知，儘管RRAM電路500及RRAM電路600被闡述為具有處於特定位置的互補RRAM裝置及目標RRAM裝置，然而在其他實施例中互補RRAM裝置與目標RRAM裝置的位置可進行交換。舉例而言，在一些實施例中，目標RRAM裝置可位於互補RRAM裝置上方。
圖7說明示出具有用於對目標RRAM裝置及互補RRAM裝置進行存取的共享電晶體的RRAM電路的操作條件的一些實施例的表700。表700包括第一行702、第二行704、及第三行706，第一行702闡述將目標RRAM裝置設定成高資料狀態（例如，對應於邏輯‘1’）且將互補RRAM裝置重設成低資料狀態（例如，對應於邏輯‘0’）的示例性偏置條件，第二行704闡述將目標RRAM裝置重設成低資料狀態且將互補RRAM裝置設定成高資料狀態的示例性偏置條件，第三行706闡述自目標RRAM裝置讀取資料的示例性偏置條件。
圖8A至圖8C說明操作具有用於對目標記憶體裝置及互補記憶體裝置進行存取的共享電晶體的RRAM電路的方法的一些實施例的流程圖。應知，在一些非限制性實施例中，所述操作RRAM電路的方法可應用於圖5至圖6所示RRAM電路500及/或RRAM電路600。
圖8A說明將高資料狀態寫入至位於具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享控制裝置的記憶體電路內的RRAM記憶胞的方法800的一些實施例的流程圖。表700的行702說明與方法800的動作802至動作806對應的偏置條件的一些實例。
在動作802時，向具有第一源極/汲極端子的存取電晶體的閘極施加非零字元線電壓，所述第一源極/汲極端子耦合至目標裝置的下部電極及互補裝置的上部電極。
在動作804時，向目標裝置的上部電極及互補裝置的下部電極同時地施加非零位元線電壓。
在動作806時，向存取電晶體的第二源極/汲極端子施加實質上為零的源極線電壓。實質上為零的源極線電壓使目標裝置的下部電極保持處於低電壓電位，此會將目標裝置驅動至高資料狀態。實質上為零的源極線電壓亦使互補裝置的上部電極保持處於低電壓電位，此會將互補裝置驅動至低資料狀態。
圖8B說明將低資料狀態寫入至具有用於對目標記憶體裝置及互補記憶體裝置進行存取的共享控制裝置的記憶體電路的目標記憶體裝置的方法808的一些實施例的流程圖。表700的行704說明與方法808的動作810至動作814對應的偏置條件的一些實例。
在動作810時，向具有第一源極/汲極端子的存取電晶體的閘極施加非零字元線電壓，所述第一源極/汲極端子耦合至目標裝置的下部電極及互補裝置的上部電極。
在動作812時，向目標裝置的上部電極及互補裝置的下部電極同時地施加實質上為零的位元線電壓。
在動作814時，向存取電晶體的第二源極/汲極端子施加非零源極線電壓。非零源極線電壓使目標裝置的下部電極保持處於高電壓電位，此會將目標裝置驅動至低資料狀態。非零源極線電壓亦使互補裝置的上部電極保持處於高電壓電位，此會將互補裝置驅動至高資料狀態。
圖8C說明自具有用於對目標記憶體裝置及互補記憶體裝置進行存取的共享控制裝置的記憶體電路的目標記憶體裝置讀取資料狀態的方法816的一些實施例的流程圖。表700的行706說明與方法816的動作818至動作822對應的偏置條件的一些實例。
在動作818時，向具有第一源極/汲極端子的存取電晶體的閘極施加非零字元線電壓，所述第一源極/汲極端子耦合至目標裝置的下部電極及互補裝置的上部電極。
在動作820時，向目標裝置的上部電極及互補裝置的下部電極同時地施加非零位元線電壓。
在動作822時，向存取電晶體的第二源極/汲極端子施加實質上為零的源極線電壓。
圖9至圖13說明形成包括具有用於對目標裝置與互補裝置二者進行存取的共享電晶體的記憶體電路的積體晶片的方法的一些實施例的剖視圖900至剖視圖1300。儘管圖9至圖13是針對某一方法來闡述，然而應知，圖9至圖13中所揭露的結構並非僅限於此種方法，而是可獨立地作為不依賴於所述方法的結構。
如圖9所示剖視圖900中所示，在基底202內形成控制裝置902。在一些實施例中，控制裝置902可包括電晶體裝置。舉例而言，在各種實施例中，控制裝置902可包括MOSFET、雙極接面電晶體（BJT）、高電子遷移率電晶體（HEMT）、或相似裝置。在各種實施例中，基底202可為例如半導體晶圓及/或一或多個晶圓上晶粒（die on a wafer）等任何類型的半導體主體（例如，矽、SiGe、絕緣體上矽（silicon on insulator，SOI）等）以及與其相關聯的任何其他類型的半導體及/或磊晶層。
在一些實施例中，控制裝置902可包括電晶體，所述電晶體是藉由在基底202之上沈積閘極介電膜及閘電極膜而形成。隨後將閘極介電膜及閘電極膜圖案化以形成閘極介電層508及閘電極510。隨後可植入基底以在基底202內在閘極結構506的相對兩側上形成源極區504s及汲極區504d。
如圖10所示剖視圖1000中所示，在基底202之上的第一層間介電質結構512內形成第一多個內連線層514。第一多個內連線層514將源極區耦合至源極線SL 且將閘極結構506耦合至字元線WL 。可藉由以下來形成第一多個內連線層514：在基底之上重複地沈積層間介電質層；選擇性地蝕刻層間介電質層（例如，氧化物、低介電常數介電質、或超低介電常數介電質）以在所述層間介電質層內界定通孔孔（via hole）及/或溝渠；在通孔孔及/或溝渠內形成導電材料（例如，銅、鋁等）以填充開口；以及執行平坦化製程（planarization process）（例如，化學機械平坦化製程）。
如圖11所示剖視圖1100中所示，在第一層間介電質結構512之上形成第一記憶體裝置1102。第一記憶體裝置1102包括第一下部電極1102a，第一下部電極1102a藉由第一資料儲存層1102b而與第一上部電極1102c隔開。在各種實施例中，第一記憶體裝置1102可包括RRAM裝置、PCRAM裝置、MRAM裝置、DRAM裝置、CBRAM裝置、或CNT裝置等。第一下部電極1102a耦合至第一多個內連線層514內的第一位元線BL1 。
在一些實施例中，可藉由以下來形成第一記憶體裝置1102：在第一層間介電質結構512之上沈積下部電極膜；在下部電極膜之上形成資料儲存元件；以及在資料儲存元件之上形成上部電極膜。在一些實施例中，下部電極膜及上部電極膜可包含藉由沈積技術（例如，物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強型化學氣相沈積（PE-CVD）、原子層沈積（atomic layer deposition，ALD）、濺鍍（sputtering）等）而形成的導電材料且資料儲存元件可包含藉由沈積技術而形成的介電材料。舉例而言，下部電極膜及上部電極膜可包含包括鈦（Ti）及/或鉭（Ta）在內的金屬或金屬合金，而資料儲存元件可包含高介電常數介電材料（例如，氧化鉿）。對上部電極膜執行一或多個圖案化製程（patterning process）以界定第一上部電極1102c，對資料儲存元件執行所述一或多個圖案化製程以界定第一資料儲存層1102b，且對下部電極膜執行所述一或多個圖案化製程以界定第一下部電極1102a。在一些實施例中，所述一或多個圖案化製程可使用包括氟物質（例如，CF4 、CHF3 、C4 F8 等）在內的具有蝕刻化學性質的乾蝕刻劑或者包括氫氟酸（hydroflouric acid，HF）在內的濕蝕刻劑。
如圖12所示剖視圖1200中所示，在第一記憶體裝置1102之上形成第二層間介電質結構518。可藉由一或多個沈積製程（例如，物理氣相沈積、化學氣相沈積、電漿增強型化學氣相沈積等）來形成第二層間介電質結構518。在第二層間介電質結構518內形成第二多個內連線層520。第二多個內連線層520藉由第一多個內連線層514將第一上部電極1102c耦合至汲極區504d。在一些實施例中，可藉由選擇性地蝕刻第二層間介電質結構518以在第二層間介電質結構518內形成開口來形成第二多個內連線層520。接著在開口內沈積導電材料（例如，銅及/或鋁）。
如圖13所示剖視圖1300中所示，在第二層間介電質結構518之上形成第二記憶體裝置1302。第二記憶體裝置1302包括第二下部電極1302a，第二下部電極1302a藉由第二資料儲存層1302b而與第二上部電極1302c隔開。可藉由第一多個內連線層514及第二多個內連線層520將第二下部電極1302a耦合至汲極區504d。在一些實施例中，可藉由與用於形成第一記憶體裝置1102的製程相似的製程來形成第二記憶體裝置1302。
在第二記憶體裝置1302之上形成第三層間介電質結構524，且隨後在第三層間介電質結構524內形成第三多個內連線層526。第二上部電極1302c耦合至所述第三多個內連線層526內的第二位元線BL2 。
圖14至圖17說明形成包括具有用於對目標裝置及互補裝置進行存取的共享電晶體的記憶體電路的積體晶片的方法的一些替代性實施例的剖視圖1400至剖視圖1700。儘管圖14至圖17是針對某一方法來闡述，然而應知，圖14至圖17中所揭露的結構並非僅限於此種方法，而是可獨立地作為不依賴於所述方法的結構。
如圖14所示剖視圖1400中所示，在基底202內形成控制裝置902。在各種實施例中，控制裝置902可包括電晶體裝置，例如MOSFET、BJT、HEMT、或相似裝置。
如圖15所示剖視圖1500中所示，在基底202之上在第一層間介電質結構602內形成第一多個內連線層604。將第一多個內連線層604配置成將控制裝置902的源極區504s耦合至源極線SL 且將控制裝置902的汲極區504d耦合至字元線WL 。
如在圖16所示剖視圖1600中所示，在第一層間介電質結構602之上形成第一記憶體裝置1602及第二記憶體裝置1604。第一記憶體裝置1602包括第一下部電極1602a，第一下部電極1602a藉由第一資料儲存層1602b而與第一上部電極1602c隔開。第二記憶體裝置1604包括第二下部電極1604a，第二下部電極1604a藉由第二資料儲存層1604b而與第二上部電極1604c隔開。將第一多個內連線層604配置成將第一下部電極1602a耦合至第一位元線BL1 且將第二下部電極耦合至控制裝置902的源極區。
如圖17所示剖視圖1700中所示，在第一記憶體裝置1602及第二記憶體裝置1064之上形成第二層間介電質結構614。可藉由沈積製程（例如，物理氣相沈積、化學氣相沈積、電漿增強型化學氣相沈積等）來形成第二層間介電質結構614以覆蓋第一記憶體裝置1602及第二記憶體裝置1604。在第二層間介電質結構614內形成第二多個內連線層616。將第二多個內連線層616配置成將第一上部電極1602c耦合至控制裝置902的源極區且進一步將第二上部電極1604c耦合至第二位元線BL2 。
圖18說明形成包括具有多層式資料儲存結構的RRAM裝置的積體晶片的方法1800的一些實施例的流程圖。
儘管以下將方法1800說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文中所說明及/或所述的動作或事件外的其他動作或事件同時發生。另外，可能不一定需要用以實作本文中說明的一或多個態樣或實施例的所有所說明動作。此外，可以一或多個單獨動作及/或階段施行本文中所繪示的動作中的一或多者。
在動作1802時，在基底內形成控制裝置。控制裝置包括第一端子、第二端子、及第三端子。在一些實施例中，第一端子可包括源極區，第二端子可包括閘極結構，且第三端子可包括汲極區。圖9說明與動作1802對應的一些實施例的剖視圖900。圖14說明與動作1802對應的一些替代性實施例的剖視圖1400。
在動作1804時，在基底之上第一層間介電質結構內形成第一多個內連線層。所述第一多個內連線層將第一端子耦合至源極線且將第二端子耦合至字元線。圖10說明與動作1804對應的一些實施例的剖視圖1000。圖15說明與動作1804對應的一些替代性實施例的剖視圖1500。
在動作1806時，形成第一記憶體裝置。第一記憶體裝置具有第一下部電極及第一上部電極，所述第一下部電極耦合至第一位元線，所述第一上部電極藉由包括所述第一多個內連線層的第一導電路徑耦合至第三端子。圖12說明與動作1806對應的一些實施例的剖視圖1200。圖16說明與動作1806對應的一些實施例的剖視圖1600。
在動作1808時，形成第二記憶體元件。第二記憶體裝置具有第二下部電極及第二上部電極，所述第二下部電極藉由包括所述第一多個內連線層的第二導電路徑耦合至第三端子，所述第二上部電極耦合至第二位元線。圖13說明與動作1808對應的一些實施例的剖視圖1300。圖16至圖17說明與動作1808對應的一些實施例的剖視圖1600至1700。
因此，本發明在各種實施例中是有關於一種具有用於對被配置成使用差分感測來運作的記憶體陣列的目標記憶體裝置與互補記憶體裝置二者進行存取的共享控制裝置的記憶體電路。
在一些實施例中，本發明是有關於一種記憶體電路。所述記憶體電路包括：控制裝置，置於基底內且具有耦合至源極線的第一端子、耦合至字元線的第二端子、及第三端子；第一記憶體裝置，具有第一下部電極，所述第一下部電極藉由第一資料儲存層而與第一上部電極隔開，所述第一上部電極耦合至第三端子且所述第一下部電極耦合至第一位元線；以及第二記憶體裝置，具有第二下部電極，所述第二下部電極藉由第二資料儲存層而與第二上部電極隔開，所述第二上部電極耦合至第二位元線且所述第二下部電極耦合至第三端子。在一些實施例中，控制裝置包括電晶體裝置，所述電晶體裝置具有耦合至源極線的源極區、耦合至字元線的閘極結構、以及耦合至第一上部電極及第二下部電極的汲極區。在一些實施例中，第一記憶體裝置及第二記憶體裝置是電阻式隨機存取記憶體（RRAM）裝置。在一些實施例中，所述電路更包括：第一層間介電質（ILD）結構，位於第一記憶體裝置與基底之間；第二層間介電質結構，位於第一層間介電質結構之上且環繞第一記憶體裝置；以及第三層間介電質結構，位於第二層間介電質結構之上且環繞第二記憶體裝置。在一些實施例中，所述電路更包括：置於第一層間介電質結構內的第一多個內連線層及置於第二層間介電質結構內的第二多個內連線層，所述第二多個內連線層包括金屬導線，所述金屬導線在第一上部電極與第二下部電極之間延伸且藉由所述第一多個內連線層耦合至第三端子。在一些實施例中，第二記憶體裝置置於第一記憶體裝置正上方。在一些實施例中，第二層間介電質結構藉由蝕刻終止層而與第三層間介電質結構隔開。在一些實施例中，第一記憶體裝置具有較第二記憶體裝置的最底部表面更靠近基底的最底部表面。在一些實施例中，與基底的上表面平行延伸的水平面延伸穿過第一記憶體裝置及第二記憶體裝置。在一些實施例中，第一位元線被選擇性地配置成與第二位元線耦合至感測放大器的第二輸入同時地耦合至所述感測放大器的第一輸入。在一些實施例中，第一記憶體裝置被配置成與第二記憶體裝置同時地儲存不同的資料狀態。
在其他實施例中，本發明是有關於一種記憶體電路。所述記憶體電路包括：控制裝置，置於基底內；第一記憶體裝置，置於位於基底之上的介電結構內且具有第一下部電極，所述第一下部電極藉由第一資料儲存層而與第一上部電極隔開；多個內連線層，被介電結構環繞且被配置成將第一上部電極耦合至控制裝置以及將第一下部電極耦合至第一位元線；以及第二記憶體裝置，置於介電結構內且具有第二下部電極，所述第二下部電極藉由第二資料儲存層而與第二上部電極隔開，所述多個內連線層被配置成將所述第二上部電極耦合至第二位元線以及將所述第二下部電極耦合至控制裝置。在一些實施例中，所述多個內連線層包括在第一上部電極與第二下部電極之間連續延伸的導電路徑。在一些實施例中，導電路徑包括導電導線及導電通孔。在一些實施例中，控制裝置具有耦合至源極線的第一端子、耦合至字元線的第二端子、及耦合至第一上部電極及第二下部電極的第三端子。在一些實施例中，所述電路更包括：第一層間介電質（ILD）結構，位於基底之上；第二層間介電質結構，位於第一層間介電質結構之上且環繞第一記憶體裝置；以及第三層間介電質結構，位於第二層間介電質結構之上且環繞第二記憶體裝置。在一些實施例中，控制裝置置於基底內被一或多個隔離區環繞的記憶胞區內；以及第一記憶體裝置及第二記憶體裝置，置於記憶胞區正上方。
在又一些其他實施例中，本發明是有關於一種形成記憶體電路的方法。所述方法包括：在基底內形成控制裝置；形成第一記憶體裝置，所述第一記憶體裝置具有耦合至第一位元線的第一下部電極及耦合至控制裝置的第一上部電極；以及形成第二記憶體裝置，所述第二記憶體裝置具有耦合至控制裝置的第二下部電極及耦合至第二位元線的第二上部電極。在一些實施例中，第一記憶體裝置具有較第二記憶體裝置的最底部表面更靠近基底的最底部表面。在一些實施例中，與基底的上表面平行延伸的水平面延伸穿過第一記憶體裝置及第二記憶體裝置。
在又一些其他實施例中，本發明是有關於一種形成記憶體電路的方法。所述方法包括：在基底內形成控制裝置；在基底之上形成第一層間介電質結構，所述第一層間介電質結構包括第一多個內連線層；在第一層間介電質結構之上形成第一記憶體裝置，所述第一記憶體裝置具有第一下部電極及第一上部電極，所述第一下部電極耦合至第一位元線，所述第一上部電極藉由包括所述第一多個內連線層的第一導電路徑耦合至控制裝置；以及在第一層間介電質結構之上形成第二記憶體裝置，所述第二記憶體裝置具有第二下部電極及第二上部電極，所述第二下部電極藉由包括所述第一多個內連線層的第二導電路徑耦合至控制裝置，所述第二上部電極耦合至第二位元線。在一些實施例中，所述方法更包括形成第二層間介電質結構，所述第二層間介電質結構環繞第一記憶體裝置及第二多個內連線層，所述第二多個內連線層藉由所述第一多個內連線層將第一上部電極耦合至控制裝置。在一些實施例中，所述第二多個內連線層包括金屬導線，所述金屬導線在第一記憶體裝置與第二記憶體裝置之間延伸。在一些實施例中，第二層間介電質結構更環繞第二記憶體裝置且將第二上部電極耦合至第二位元線。在一些實施例中，所述方法更包括在第二記憶體裝置之上形成環繞第三多個內連線層的第三層間介電質結構，所述第三多個內連線層將第二上部電極耦合至第二位元線。在一些實施例中，所述方法更包括與第二記憶體裝置同時地形成第一記憶體裝置，所述第一記憶體裝置與所述第二記憶體裝置在側向上彼此相鄰。在一些實施例中，所述方法更包括在形成第二記憶體裝置之前形成第一記憶體裝置，所述第一記憶體裝置具有較所述第二記憶體裝置的最底部表面更靠近基底的最底部表面。
在又一些其他實施例中，本發明是有關於一種形成記憶體電路的方法。所述方法包括：在基底內形成存取電晶體，所述存取電晶體具有源極區、汲極區、及閘極結構；在基底之上形成第一層間介電質結構；在第一層間介電質結構之上形成第一記憶體裝置，所述第一記憶體裝置具有藉由第一資料儲存層而與第一上部電極隔開的第一下部電極；在第一層間介電質結構之上形成第二記憶體裝置，所述第二記憶體裝置具有藉由第二資料儲存層而與第二上部電極隔開的第二下部電極；以及將第一上部電極及第二下部電極耦合至汲極區。在一些實施例中，所述方法更包括在第一層間介電質結構內形成第一多個內連線層；以及在第一層間介電質結構之上第二層間介電質結構內形成第二多個內連線層，所述第一多個內連線層及所述第二多個內連線層將第一上部電極耦合至汲極區。在一些實施例中，第二層間介電質結構環繞第一記憶體裝置。在一些實施例中，藉由包括所述第一多個內連線層的導電路徑將第二下部電極耦合至汲極區。在一些實施例中，所述方法更包括形成環繞第二記憶體裝置的第三層間介電質結構，所述第一多個內連線層及所述第二多個內連線層將第二下部電極耦合至汲極區。在一些實施例中，所述方法更包括與第二記憶體裝置同時地形成第一記憶體裝置。在一些實施例中，所述方法更包括在形成第二記憶體裝置之前形成第一記憶體裝置。
在又一些其他實施例中，本發明是有關於一種記憶體電路。所述記憶體電路包括：存取電晶體，置於基底內且具有耦合至源極線的第一端子、耦合至字元線的第二端子、及第三端子；第一記憶體裝置，具有藉由第一資料儲存層而與第一上部電極隔開的第一下部電極，所述第一下部電極被配置成選擇性地耦合至感測放大器的第一輸入端子且所述第一上部電極耦合至第三端子；以及第二記憶體裝置，具有藉由第二資料儲存層而與第二上部電極隔開的第二下部電極，所述第二下部電極耦合至第三端子且所述第二上部電極被配置成與第一下部電極耦合至感測放大器的第一輸入端子同時地選擇性地耦合至所述感測放大器的第二輸入端子。在一些實施例中，第一記憶體裝置及第二記憶體裝置是電阻式隨機存取記憶體（RRAM）裝置、相變隨機存取記憶體（PCRAM）裝置、鐵電式隨機存取記憶體（FRAM）裝置、磁阻式隨機存取記憶體（MRAM）裝置、導電橋接隨機存取記憶體（CBRAM）裝置、或碳奈米管（CNT）記憶體裝置。在一些實施例中，第一記憶體裝置及第二記憶體裝置置於基底之上介電結構內。在一些實施例中，存取電晶體包括與第一端子對應的源極區、與第二端子對應的閘極結構、及與第三端子對應的汲極區。在一些實施例中，第二記憶體裝置藉由與基底的上表面平行延伸的內連導線而與第一記憶體裝置垂直地隔開。在一些實施例中，第二記憶體裝置及第一記憶體裝置垂直地上覆於存取電晶體上。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。舉例而言，儘管本發明將氧障壁層闡述為位於多層式上部電極內，然而應知，所述氧障壁層並非僅限於上部電極。確切而言，氧障壁層亦可或作為另一選擇存在於多層式下部電極中。
熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、200、400‧‧‧記憶體電路
102、404‧‧‧目標記憶體裝置
104、406‧‧‧互補記憶體裝置
104a、1302a、1604a‧‧‧第二下部電極
104b、1302b、1604b、DL2 ‧‧‧第二資料儲存層
104c、1302c、1604c‧‧‧第二上部電極
106、204‧‧‧控制裝置
108‧‧‧感測放大器
108a‧‧‧第一輸入
108b‧‧‧第二輸入
202‧‧‧基底
204a‧‧‧第一源極/汲極區
204b‧‧‧第二源極/汲極區
204g、506‧‧‧閘極結構
206‧‧‧隔離區
207‧‧‧記憶胞區
208‧‧‧導電內連線層
210‧‧‧介電結構
212‧‧‧路徑
300、302、304、306‧‧‧示意圖
402‧‧‧記憶體陣列
404a、406a、T1 ‧‧‧第一端子
404b、406b、T2 ‧‧‧第二端子
408、503‧‧‧存取電晶體
410‧‧‧字元線解碼器
412‧‧‧位元線解碼器
414‧‧‧感測電路系統
416‧‧‧控制單元
500、600‧‧‧RRAM電路
502‧‧‧井區
504d‧‧‧汲極區
504s‧‧‧源極區
505‧‧‧通道區
508‧‧‧閘極介電層
510‧‧‧閘電極
512、602‧‧‧第一層間介電質結構
514、604‧‧‧第一多個內連線層
516、608‧‧‧目標RRAM裝置
516a、522a、606‧‧‧下部絕緣層
516b、522b、608a、610a‧‧‧下部電極
516c、522c、608b、610b‧‧‧資料儲存結構
516d、522d、608c、610c‧‧‧頂蓋層
516e、522e、608d、610d‧‧‧上部電極
516f、522f、608e、610e‧‧‧側壁間隔壁
516g、522g、608f、610f‧‧‧罩幕層
516h、522h、612‧‧‧上部絕緣層
518、614‧‧‧第二層間介電質結構
520、616‧‧‧第二多個內連線層
522、610‧‧‧互補RRAM裝置
524‧‧‧第三層間介電質結構
526‧‧‧第三多個內連線層
700‧‧‧表
702、704、706‧‧‧行
800、808、816、1800‧‧‧方法
802、804、806、810、812、814、818、820、822、1802、1804、1806、1808‧‧‧動作
900、1000、1100、1200、1300、1400、1500、1600、1700‧‧‧剖視圖
902‧‧‧控制裝置
1102、1602‧‧‧第一記憶體裝置
1102a、1602a‧‧‧第一下部電極
1102b、1602b、DL1 ‧‧‧第一資料儲存層
1102c、1602c‧‧‧第一上部電極
1302、1604‧‧‧第二記憶體裝置
ADDR‧‧‧位址
BL、BLn 、BL1 、BL1C 、BLnC 、BL2 、BLC 、BLT ‧‧‧位元線
IC ‧‧‧第二電流
IT ‧‧‧第一電流
LE1 、LE2 ‧‧‧下部電極
SL、SL1 、SLn ‧‧‧源極線
T3 ‧‧‧第三端子
T4 ‧‧‧第四端子
UE1 、UE2 ‧‧‧上部電極
VBL0 ‧‧‧實質上為零的位元線電壓
VBL1 ‧‧‧第一非零位元線電壓
VBL2 ‧‧‧第二非零位元線電壓
VSL0 ‧‧‧實質上為零的源極線電壓
VSL1 ‧‧‧第一非零源極線電壓
VWL1 ‧‧‧第一非零字元線電壓
VWL2 ‧‧‧第二非零字元線電壓
VWL3 ‧‧‧第三非零字元線電壓
WL、WL1 、WL2 、WLm ‧‧‧字元線
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1說明具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享控制裝置的記憶體電路的一些實施例的示意圖。 圖2說明具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享控制裝置的記憶體電路的一些實施例的剖視圖。 圖3A至圖3D說明示出所揭露記憶體電路的操作的一些實施例的示意圖。 圖4說明具有用於對目標記憶體裝置及互補記憶體裝置進行存取的共享電晶體的記憶體陣列的一些實施例的示意圖。 圖5說明具有用於對目標電阻式隨機存取記憶體（resistive random access memory，RRAM）裝置及互補RRAM裝置進行存取的共享電晶體的積體晶片的一些實施例的剖視圖。 圖6說明具有用於對目標RRAM裝置及互補RRAM裝置進行存取的共享電晶體的積體晶片的一些替代性實施例的剖視圖。 圖7說明示出具有用於對目標RRAM裝置及互補RRAM裝置進行存取的共享電晶體的RRAM電路的操作條件的一些實施例的表。 圖8A至圖8C說明操作具有用於對目標RRAM裝置及互補RRAM裝置進行存取的共享電晶體的RRAM電路的方法的一些實施例的流程圖。 圖9至圖13說明形成包括具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享控制裝置的記憶體電路的積體晶片的方法的一些實施例的剖視圖。 圖14至圖17說明形成包括具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享控制裝置的記憶體電路的積體晶片的方法的一些替代性實施例的剖視圖。 圖18說明形成包括具有被配置成對目標記憶體裝置及互補記憶體裝置提供存取的共享控制裝置的記憶體電路的積體晶片的方法的一些實施例的流程圖。

Claims (20)

  1. 一種記憶體電路，包括： 控制裝置，置於基底內且具有耦合至源極線的第一端子、耦合至字元線的第二端子、及第三端子； 第一記憶體裝置，具有第一下部電極，所述第一下部電極藉由第一資料儲存層而與第一上部電極隔開，其中所述第一上部電極耦合至所述第三端子且所述第一下部電極耦合至第一位元線；以及 第二記憶體裝置，具有第二下部電極，所述第二下部電極藉由第二資料儲存層而與第二上部電極隔開，其中所述第二上部電極耦合至第二位元線且所述第二下部電極耦合至所述第三端子。
  2. 如申請專利範圍第1項所述的記憶體電路，其中所述控制裝置包括電晶體裝置，所述電晶體裝置具有耦合至所述源極線的源極區、耦合至所述字元線的閘極結構、以及耦合至所述第一上部電極及所述第二下部電極的汲極區。
  3. 如申請專利範圍第1項所述的記憶體電路，其中所述第一記憶體裝置及所述第二記憶體裝置是電阻式隨機存取記憶體裝置。
  4. 如申請專利範圍第1項所述的記憶體電路，更包括： 第一層間介電質結構，位於所述第一記憶體裝置與所述基底之間； 第二層間介電質結構，位於所述第一層間介電質結構之上且環繞所述第一記憶體裝置；以及 第三層間介電質結構，位於所述第二層間介電質結構之上且環繞所述第二記憶體裝置。
  5. 如申請專利範圍第4項所述的記憶體電路，更包括： 置於所述第一層間介電質結構內的第一多個內連線層及置於所述第二層間介電質結構內的第二多個內連線層，其中所述第二多個內連線層包括金屬導線，所述金屬導線在所述第一上部電極與所述第二下部電極之間延伸且藉由所述第一多個內連線層耦合至所述第三端子。
  6. 如申請專利範圍第4項所述的記憶體電路，其中所述第二記憶體裝置置於所述第一記憶體裝置正上方。
  7. 如申請專利範圍第4項所述的記憶體電路，其中所述第二層間介電質結構藉由蝕刻終止層而與所述第三層間介電質結構隔開。
  8. 如申請專利範圍第1項所述的記憶體電路，其中所述第一記憶體裝置具有較所述第二記憶體裝置的最底部表面更靠近所述基底的最底部表面。
  9. 如申請專利範圍第1項所述的記憶體電路，其中與所述基底的上表面平行延伸的水平面延伸穿過所述第一記憶體裝置及所述第二記憶體裝置。
  10. 如申請專利範圍第1項所述的記憶體電路，其中所述第一位元線被選擇性地配置成與所述第二位元線耦合至感測放大器的第二輸入同時地耦合至所述感測放大器的第一輸入。
  11. 如申請專利範圍第1項所述的記憶體電路，其中所述第一記憶體裝置被配置成與所述第二記憶體裝置同時地儲存不同的資料狀態。
  12. 一種記憶體電路，包括： 控制裝置，置於基底內； 第一記憶體裝置，置於位於所述基底之上的介電結構內且具有第一下部電極，所述第一下部電極藉由第一資料儲存層而與第一上部電極隔開； 多個內連線層，被所述介電結構環繞且被配置成將所述第一上部電極耦合至所述控制裝置以及將所述第一下部電極耦合至第一位元線；以及 第二記憶體裝置，置於所述介電結構內且具有第二下部電極，所述第二下部電極藉由第二資料儲存層而與第二上部電極隔開，其中所述多個內連線層被配置成將所述第二上部電極耦合至第二位元線以及將所述第二下部電極耦合至所述控制裝置。
  13. 如申請專利範圍第12項所述的記憶體電路，其中所述多個內連線層包括在所述第一上部電極與所述第二下部電極之間連續延伸的導電路徑。
  14. 如申請專利範圍第13項所述的記憶體電路，其中所述導電路徑包括導電導線及導電通孔。
  15. 如申請專利範圍第12項所述的記憶體電路，其中所述控制裝置具有耦合至源極線的第一端子、耦合至字元線的第二端子、及耦合至所述第一上部電極及所述第二下部電極的第三端子。
  16. 如申請專利範圍第12項所述的記憶體電路，更包括： 第一層間介電質結構，位於所述基底之上； 第二層間介電質結構，位於所述第一層間介電質結構之上且環繞所述第一記憶體裝置；以及 第三層間介電質結構，位於所述第二層間介電質結構之上且環繞所述第二記憶體裝置。
  17. 如申請專利範圍第12項所述的記憶體電路， 其中所述控制裝置置於所述基底內的被一或多個隔離區環繞的記憶胞區內；以及 其中所述第一記憶體裝置及所述第二記憶體裝置置於所述記憶胞區正上方。
  18. 一種形成記憶體電路的方法，包括： 在基底內形成控制裝置； 形成第一記憶體裝置，所述第一記憶體裝置具有耦合至第一位元線的第一下部電極及耦合至所述控制裝置的第一上部電極；以及 形成第二記憶體裝置，所述第二記憶體裝置具有耦合至所述控制裝置的第二下部電極及耦合至第二位元線的第二上部電極。
  19. 如申請專利範圍第18項所述的形成記憶體電路的方法，其中所述第一記憶體裝置具有較所述第二記憶體裝置的最底部表面更靠近所述基底的最底部表面。
  20. 如申請專利範圍第18項所述的形成記憶體電路的方法，其中與所述基底的上表面平行延伸的水平面延伸穿過所述第一記憶體裝置及所述第二記憶體裝置。
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