KR20210045272A - Rram 구조물 - Google Patents

Rram 구조물 Download PDF

Info

Publication number
KR20210045272A
KR20210045272A KR1020190179218A KR20190179218A KR20210045272A KR 20210045272 A KR20210045272 A KR 20210045272A KR 1020190179218 A KR1020190179218 A KR 1020190179218A KR 20190179218 A KR20190179218 A KR 20190179218A KR 20210045272 A KR20210045272 A KR 20210045272A
Authority
KR
South Korea
Prior art keywords
electrode
data storage
lower electrode
sidewall
disposed
Prior art date
Application number
KR1020190179218A
Other languages
English (en)
Other versions
KR102286997B1 (ko
Inventor
치에-페이 치우
용-시우안 차이르
친-유 메이
포-하오 쳉
유-웬 리아오
웬-팅 추
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210045272A publication Critical patent/KR20210045272A/ko
Application granted granted Critical
Publication of KR102286997B1 publication Critical patent/KR102286997B1/ko

Links

Images

Classifications

    • H01L45/122—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H01L45/1253—
    • H01L45/14—
    • H01L45/1675—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials

Abstract

일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 기판 위의 복수의 하부 상호접속 층을 둘러싸는 하부 레벨간 유전체(ILD) 구조물을 포함한다. 에칭 정지 재료가 하부 ILD 구조물 위에 배치된다. 하단 전극이 에칭 정지 재료의 상부 표면 위에 배치되고, 데이터 저장 구조물이 하단 전극의 상부 표면 상에 배치되어 데이터 상태를 저장하도록 구성되며, 상단 전극이 데이터 저장 구조물의 상부 표면 상에 배치된다. 제 1 상호접속 비아는 하단 전극의 상부 표면과 접촉하고 제 2 상호접속 비아는 상단 전극과 접촉한다.

Description

RRAM 구조물{RRAM STRUCTURE}
많은 오늘날의 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급되었을 때 데이터를 저장하는 반면, 비휘발성 메모리는 전원이 제거되었을 때도 데이터를 저장할 수 있다. 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 디바이스는 차세대 비휘발성 메모리 기술의 유망한 후보 중 하나이다. 이는 RRAM 디바이스가 빠른 기입 시간, 높은 내구성, 낮은 전력 소비 및 방사선 손상에 대한 낮은 민감성을 포함하여 많은 이점을 제공하기 때문이다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2은 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 3a 및 도 3b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 4a 및 도 4b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 5a 및 도 5b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 6a 및 도 6b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 7a 및 도 7b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 8 및 도 9는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 단면도를 예시한다.
도 10 내지 도 21은 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 22는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
많은 현대의 집적 칩은 로직 디바이스와 동일한 집적 칩 다이 상에 배치된 내장 메모리 어레이를 가진다. 저항성 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM) 디바이스는 내장 메모리로서 집적 칩에 쉽게 통합될 수 있는 메모리 디바이스 유형 중 하나이다. 이는 RRAM 디바이스가 일반적으로 BEOL(back-end-the-line) 상호접속 스택 내에 배치되어 집적 칩 다이에서 반도체 재료의 넓은 면적을 소비하지 않기 때문이다. 예를 들어, RRAM 디바이스는 내장 메모리 영역 내의 상호접속 층(예를 들어, 상호접속 비아 층) 상에 배열될 수 있는 반면, 동일한 상호접속 층은 인접한 로직 영역 내의 로직 디바이스 사이의 라우팅에 사용될 수 있다.
RRAM 디바이스는 전형적으로 하단 전극과 상단 전극 사이에 배치된 데이터 저장 층을 포함한다. 하단 전극은 하단 전극 비아를 통해 하부 상호접속 층에 결합될 수 있는 반면, 상단 전극은 상단 전극 비아를 통해 상부 상호접속 층에 결합될 수 있다. 하단 전극 비아는 하단 전극 아래에 놓인 유전체 재료(예를 들어, 실리콘 탄화물)의 층을 통해 연장된다. 유전체 재료 층을 통한 하단 전극에 대한 양호한 공정 윈도우를 유지하기 위해 300 옹스트롬 내지 500 옹스트롬 사이의 높이를 가질 수 있으며, 그 결과 RRAM 디바이스의 전체 높이는 1000 옹스트롬보다 클 수 있다.
집적 칩 컴포넌트의 크기가 스케일링됨에 따라, BEOL 상호접속 스택 내에서 상호접속 층의 측면 및 수직 치수 모두가 감소한다. 예를 들어, 하나의 기술 노드로부터 다음의 기술 노드까지, 상호접속 비아 층(예를 들어, V3 층)의 높이는 20 % 내지 30 % 만큼 줄어들 수 있다. RRAM 디바이스는 BEOL 상호접속 스택 내에 배치되기 때문에, RRAM 디바이스의 높이를 감소시키지 않으면 내장 메모리 영역과 인접한 로직 영역 사이에서 스텝 높이 문제(예를 들어, 레티클 필드에 대한 리소그래픽 포커스 불량)가 발생할 수 있다. 스텝 높이 문제는 상부 상호접속 층에서 공정 윈도우 문제로 이어질 수 있으며, 이는 집적 칩의 수율 및/또는 신뢰성을 낮출 수 있다.
일부 실시예에서, 본 개시는 하단 전극 비아가 RRAM 디바이스의 상부 하단 전극과 접촉하지 않음으로써 비교적 작은 높이(예를 들어, 600 내지 800 옹스트롬)를 달성하는 RRAM 디바이스에 관한 것이다. 일부 실시예에서, 개시된 RRAM 디바이스는 하단 전극과 상단 전극 사이에 배치된 데이터 저장 구조물을 포함한다. 제 1 상호접속 비아는 상단 전극의 상부 표면과 접촉하고, 제 2 상호접속 비아는 하단 전극의 상부 표면과 접촉한다. 하단 전극 및 상단 전극 모두의 상부 표면을 상부 상호접속 비아와 접촉시킴으로써, RRAM 디바이스의 높이가 감소될 수 있고, 따라서 상부 상호접속 층의 공정 윈도우 문제를 완화시킬 수 있다.
도 1은 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩(100)의 일부 실시예의 단면도를 예시한다.
집적 칩(100)은 기판(102) 내에 배열된 액세스 디바이스(104)를 포함한다. 일부 실시예에서, 액세스 디바이스(104)는 트랜지스터 디바이스(예를 들어, MOSFET, 바이폴라 접합 트랜지스터(bi-polar junction transistor; BJT), 고 전자 이동성 트랜지스터(high electron mobility transistor; HEMT) 등)를 포함할 수 있다. 일부 실시예에서, 기판(102)은 반도체 재료(예를 들어, 실리콘, 게르마늄 등)를 포함할 수 있다. 하부 레벨간 유전체(inter-level dielectric; ILD) 구조물(106)이 기판(102) 위에 배열되고 액세스 디바이스(104)를 둘러싼다. 하부 ILD 구조물(106)은 액세스 디바이스(104)에 전기적으로 결합된 복수의 하부 상호접속 층(108)을 또한 둘러싼다.
에칭 정지 재료(110)는 하부 ILD 구조물(106) 위에 배치된다. 저항성 랜덤 액세스 메모리(RRAM) 디바이스(112)는 에칭 정지 재료(110)의 상부 표면(110u) 위에 배치된다. 에칭 정지 재료(110)의 상부 표면(110u)은 RRAM 디바이스(112)의 최외측 측벽들 사이에서 연속적으로 연장된다. 일부 실시예에서, RRAM 디바이스(112)의 전체가 에칭 정지 재료(110)의 상부 표면(110u) 위에 있을 수 있다. 일부 실시예에서, RRAM 디바이스(112)는 에칭 정지 재료(110)의 상부 표면(110u)과 직접 접촉할 수 있다.
RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 배열된 데이터 저장 구조물(116)을 포함한다. 일부 실시예에서, 하드 마스크(120)는 상단 전극(118) 위에 배치될 수 있다. 하단 전극(114)은 데이터 저장 구조물(116)의 하나 이상의 최외측 측벽들을 지나 연속적으로 연장된다. 일부 실시예에서, 하단 전극(114)은 데이터 저장 구조물(116)의 제 1 최외측 측벽을 지나 제 1 거리(d 1 ) 연장되고, 데이터 저장 구조물(116)의 대향하는 제 2 최외측 측벽을 지나 제 2 거리(d 2 ) 연장된다. 일부 이러한 실시예에서, 제 2 거리(d 2 )는 제 1 거리(d 1 )보다 크다. 일부 실시예에서, 제 1 거리(d 1 )는 대략 0 nm 내지 대략 60 nm의 제 1 범위 내에 있을 수 있다. 일부 실시예에서, 제 2 거리(d 2 )는 대략 10 nm 내지 대략 100 nm의 제 2 범위 내에 있을 수 있다. 일부 실시예에서, 측벽 스페이서(122)는 하단 전극(114) 위에 그리고 데이터 저장 구조물(116), 상단 전극(118), 및 하드 마스크(120)의 측벽을 따라 배치된다.
데이터 저장 구조물(116)은 제 1 데이터 상태(예를 들어, '0')와 연관된 고 저항 상태와 제 2 데이터 상태(예를 들어, '1')와 연관된 자 저항 상태 사이에서 가역적(reversible) 변화를 겪음으로써 상이한 데이터 상태를 저장하도록 구성된다. 예를 들어, 동작 동안, 데이터 저장 구조물(116) 내에서 저 저항 상태를 달성하기 위해, 바이어스 조건의 제 1 세트가 하단 전극(114) 및 상단 전극(118)에 적용될 수 있다. 바이어스 조건의 제 1 세트는 데이터 저장 구조물(116)로부터의 산소를 상단 전극(118)으로 몰아넣음으로써, 데이터 저장 구조물(116)을 가로질러 산소 결핍의 도전성 필라멘트(117)를 형성한다. 대안적으로, 데이터 저장 구조물(116) 내에서 고 저항 상태를 달성하기 위해, 바이어스 조건의 제 2 세트가 하단 전극(114) 및 상단 전극(118)에 적용될 수 있다. 바이어스 조건의 제 2 세트는 상단 전극(118)으로부터의 산소를 데이터 저장 구조물(116)로 몰아넣음으로써 도전성 필라멘트(117)를 파괴한다.
상부 ILD 구조물(124)은 에칭 정지 재료(110) 및 RRAM 디바이스(112) 위에 배치된다. 상부 상호접속 구조물은 상부 ILD 구조물(124) 내에 배치된다. 상부 상호접속 구조물은 상단 전극(118)의 상부 표면 상에 배치된 제 1 상부 상호접속 비아(126a) 및 하단 전극(114)의 상부 표면(114u) 상에 배치된 제 2 상부 상호접속 비아(126b)를 포함한다. 제 1 상부 상호접속 비아(126a)는 제 1 상호접속 와이어(128a)에 결합되고 제 2 상부 상호접속 비아(126b)는 제 2 상호접속 와이어(128b)에 결합된다. 제 2 상호접속 와이어(128b)는 복수의 하부 상호접속 층(108)에 의해 액세스 디바이스(104)에 결합되는 제 3 상부 상호접속 비아(126c)에 추가로 결합된다.
하단 전극(114) 및 상단 전극(118) 모두와 상부 표면을 따라 접촉함으로써, RRAM 디바이스(112)의 높이는 비교적 작게 만들어질 수 있다(예를 들어, 하단 전극 비아가 디바이스로부터 생략되기 때문에). 예를 들어, 일부 실시예에서, RRAM 디바이스(112)는 대략 600 옹스트롬 내지 대략 800 옹스트롬의 범위 내에 있는 높이(h)를 가질 수 있다. 다른 실시예에서, RRAM 디바이스(112)는 대략 700 옹스트롬 내지 대략 800 옹스트롬의 범위 내에 있는 높이(h)를 가질 수 있다. RRAM 디바이스(112)의 높이(h)를 상대적으로 작게 함으로써 내장 메모리 영역과 주변 로직 영역 사이의 스탭 높이 차를 방지하고 연관된 공정 윈도우 문제를 완화시킨다.
도 2는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩(200)의 일부 추가 실시예의 단면도를 예시한다.
집적 칩(200)은 기판(102) 위에 배치된 하부 ILD 구조물(106)를 포함한다. 하부 ILD 구조물(106)은 서로 적층되고 에칭 정지 층(107a-107b)에 의해 분리된 복수의 하부 레벨간 유전체(ILD) 층(106a-106c)을 포함한다. 일부 실시예에서, 복수의 하부 ILD 층(106a-106c)은 실리콘 이산화물, 도핑된 실리콘 이산화물(예를 들어, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, 보로실리케이트 유리(BSG), 인산 실리케이트 유리(PSG) 보로포스포실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG) 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(107a-107b)은 실리콘 탄화물, 실리콘 질화물, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
복수의 하부 상호접속 층(108)은 하부 ILD 구조물(106) 내에 배열된다. 복수의 하부 상호접속 층(108)은 복수의 하부 ILD 층(106a-106c) 중 하나에 의해 각각 둘러싸인 도전성 콘택(202), 상호접속 와이어(204) 및 상호접속 비아(206)를 포함한다. 예를 들어, 도전성 콘택(202)은 제 1 하부 ILD 층(106a)에 의해 둘러싸일 수 있고, 상호접속 와이어(204) 중 제 1 상호접속 와이어는 제 2 하부 ILD 층(106b)에 의해 둘러싸일 수 있다는 것 등이다. 일부 실시예에서, 상호접속 와이어(204) 및 상호접속 비아(206)는 각각 금속 코어를 둘러싸는 확산 배리어 층을 포함한다. 일부 실시예에서, 금속 코어는 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 일부 실시예에서, 확산 배리어 층은 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
에칭 정지 재료(110)는 복수의 하부 ILD 층(106a-106c) 위에 배치될 수 있고 RRAM 디바이스(112)는 에칭 정지 재료(110) 위에 배치될 수 있다. 일부 실시예에서, 에칭 정지 재료(110)는 RRAM 디바이스(112) 바로 아래의 제 1 두께 및 RRAM 디바이스(112)의 측 방향으로 외측의 제 2 두께를 가질 수 있다. 일부 실시예에서, 에칭 정지 재료(110)는 대략 100 옹스트롬 내지 대략 200 옹스트롬의 범위 내에 있는 제 1 두께를 가질 수 있다. 다른 실시예에서, 에칭 정지 재료(110)는 대략 150 옹스트롬의 제 1 두께를 가질 수 있다. 일부 실시예에서, 제 1 두께 및 제 2 두께는 제 1 높이 차이(Δh 1 )를 가진다. 일부 실시예에서, 제 1 높이 차이(Δh 1 )는 대략 0 옹스트롬 내지 대략 15 옹스트롬의 범위 내에 있을 수 있다. 다양한 실시예에서, 에칭 정지 재료(110)는 실리콘 산질화물, 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물, 테트라에틸 오르토실리케이트(TEOS), 저-k 유전체 등 중 하나 이상을 포함할 수 있다.
RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 배치된 데이터 저장 구조물(116)을 포함한다. 하단 전극(114)은 제 1 폭을 갖고, 데이터 저장 구조물(116)은 제 1 폭보다 작은 제 2 폭을 가진다. 하단 전극(114)과 데이터 저장 구조물(116) 사이의 폭의 차이는 하단 전극(114)이 데이터 저장 구조물(116)의 하나 이상의 최외측 측벽을 지나 측 방향으로 연장되게 한다. 일부 실시예에서, 하단 전극(114)은 데이터 저장 구조물(116) 바로 아래에 배치된 제 1 상부 표면(114u1) 및 데이터 저장 구조물(116)의 측 방향으로 외측에 배치된 제 2 상부 표면(114u2)을 가질 수 있다. 제 1 상부 표면(114u1) 및 제 2 상부 표면(114u2)은 하단 전극(114)이 데이터 저장 구조물(116) 바로 아래의 제 1 두께 및 데이터 저장 구조물(116)의 측 방향으로 외측의 제 2 두께를 갖게 한다. 일부 실시예에서, 제 1 두께는 대략 200 옹스트롬 내지 대략 400 옹스트롬의 범위 내에 있다. 일부 실시예에서, 제 1 두께 및 제 2 두께는 제 2 높이 차이(Δh 2 )를 가진다. 일부 실시예에서, 제 2 높이 차이(Δh 2 )는 대략 0 옹스트롬 내지 대략 15 옹스트롬의 범위 내일 수 있다.
일부 실시예에서, 하단 전극(114)은 라이너(114a) 및 라이너(114a) 위에 놓인 도전성 재료(114b)를 포함할 수 있다. 일부 실시예에서, 라이너(114a)는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다. 일부 실시예에서, 도전성 재료(114b)는 티타늄, 탄탈륨, 텅스텐 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 상단 전극(118)은 티타늄, 탄탈륨, 텅스텐, 탄탈륨 질화물, 티타늄 질화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 데이터 저장 구조물(116)은 금속, 금속-산질화물 또는 화합물-금속-산화물을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 데이터 저장 구조물(116)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니켈 산화물, 탄탈륨 산화물, 티타늄 산화물 등을 포함할 수 있다.
일부 실시예에서, 상단 전극(118)은 대략 150 옹스트롬 내지 대략 350 옹스트롬의 범위 내에 있는 두께를 가질 수 있다. 일부 실시예에서, 데이터 저장 구조물(116)은 대략 25 옹스트롬 내지 대략 100 옹스트롬의 범위 내에 있는 두께를 가질 수 있다. 하단 전극(114), 데이터 저장 구조물(116) 및/또는 상단 전극(118)의 두께는 RRAM 디바이스(112)의 전체 높이가 집적 칩의 다른 영역(예를 들어, 로직 영역) 및/또는 상부 상호접속 층에 영향을 줄 수 있는 스텝 높이 문제가 존재하도록 충분히 커지는 것을 방지한다.
일부 실시예에서, 캡핑 층(208)은 데이터 저장 구조물(116)과 상단 전극(118) 사이에 배치될 수 있다. 캡핑 층(208)은 산소를 저장하도록 구성되며, 이는 데이터 저장 구조물(116) 내의 저항 변화를 용이하게 할 수 있다. 마스크(120)는 상단 전극(118) 위에 배치된다. 일부 실시예에서, 캡핑 층(208)은 금속(예를 들어, 티타늄, 탄탈륨, 하프늄, 백금, 알루미늄 등) 또는 금속 산화물(예를 들어, 티타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 게르마늄 산화물, 세슘 산화물 등)을 포함할 수 있다.
측벽 스페이서(122)는 상단 전극(118) 및 하드 마스크(120)의 대향하는 측면들을 따라 배치된다. 일부 실시예에서, 측벽 스페이서(122)는 하단 전극(114)의 제 2 상부 표면(114u2) 바로 위에 배치된다. (도시되지 않은) 다른 실시예에서, 측벽 스페이서(122)는 하단 전극(114)의 제 1 상부 표면(114u1) 바로 위에 배치될 수 있다. 일부 실시예에서, 측벽 스페이서(122)는 하드 마스크(120)와 동일한 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 하드 마스크(120) 및 측벽 스페이서(122)는 탄화물(예를 들어, 실리콘 탄화물), 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산질화물) 등을 포함할 수 있다. 다른 실시예에서, 측벽 스페이서(122)는 하드 마스크(120)와는 상이한 재료를 포함할 수 있다.
보호 층(210)은 측벽 스페이서(122) 및 하드 마스크(120) 위에 배치된다. 보호 층(210)은 하드 마스크(120) 위에서부터 에칭 정지 재료(110)로 연속적으로 연장된다. 일부 실시예에서, 보호 층(210)은 데이터 저장 구조물(116)의 대향하는 측면들 상의 하단 전극(114)과 접촉한다. 일부 실시예에서, 보호 층(210)은 탄화물, 산화물, 질화물, TEOS 등을 포함할 수 있다. 일부 실시예에서, 보호 층(210)은 에칭 정지 재료(110)와 동일한 재료(예를 들어, 실리콘 탄화물, 실리콘 질화물 등)일 수 있다. 이러한 실시예에서, 에칭 정지 재료(110)의 재료는 하단 전극(114)의 하단과 상단 사이에 수직으로 있는 상부 표면으로 연장될 수 있다.
상부 ILD 구조물(124)는 보호 층(210) 위에 배열된다. 상부 상호접속 비아(126a-126c) 및 상부 상호접속 와이어(128a-128b)는 상부 ILD 구조물(124) 내에 배치된다. 상부 상호접속 비아(126a-126c) 및 상부 상호접속 와이어(128a-128b)는 상부 ILD 구조물(124)의 상부 표면으로부터 상단 전극(118) 및 하단 전극(114)으로 연장된다. 일부 실시예에서, 상부 ILD 구조물(124)은 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, BSG, PSG, BPSG, FSG, 다공성 유전체 재료 등을 포함할 수 있다. 다양한 실시예에서, 상부 상호접속 비아(126a-126c) 및 상부 상호접속 와이어(128a-128b)는 구리, 텅스텐 및/또는 알루미늄과 같은 도전성 재료를 포함할 수 있다.
일부 실시예에서, 상부 상호접속 비아(126a-126c)는 상단 전극(118)과 접촉하는 제 1 상부 상호접속 비아(126a) 및 하단 전극(114)과 접촉하는 제 2 상부 상호접속 비아(126b)를 포함할 수 있다. 일부 실시예에서, 제 1 상부 상호접속 비아(126a)는 상단 전극(118)과 접촉하고 제 1 폭(w 1 )을 갖는 하단 표면을 가진다. 일부 실시예에서, 제 2 상부 상호접속 비아(126b)는 하단 전극(114)과 접촉하고 제 2 폭(w 2 )을 갖는 하단 표면을 가진다. 일부 실시예에서, 제 1 폭(w 1 )은 제 2 폭(w 2 )보다 크다.
도 3a 내지 3b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 3a의 단면도(300A)에 도시된 바와 같이, 집적 칩은 내장 메모리 영역(302) 및 로직 영역(304)을 포함하는 기판(102)을 포함한다. 내장 메모리 영역(302) 내에서, RRAM 디바이스(112a-112b)는 에칭 정지 재료(110) 위에 배열된다. RRAM 디바이스(112a-112b)는 각각 하단 전극(114)과 상단 전극(118) 사이에 배치된 데이터 저장 구조물(116)을 포함한다. RRAM 디바이스(112a-112b) 중 인접한 RRAM 디바이스의 하단 전극(114)은 공간(s) 만큼 이격될 수 있다. 일부 실시예에서, 공간(s)은 대략 2 nm 내지 대략 100 nm의 범위 내에 있다. 다른 실시예에서, 공간(s)은 100 nm보다 클 수 있다.
로직 영역(304) 내에서, 로직 디바이스(306)가 기판(102) 내에 배열된다. 일부 실시예에서, 로직 디바이스(306)는 트랜지스터 디바이스(예를 들어, MOSFET, BJT, HEMT 등)를 포함할 수 있다. 하나 이상의 추가 상호접속 층(307)이 로직 디바이스(306)에 결합된다. 하나 이상의 추가 상호접속 층(307)은 도전성 콘택(308), 상호접속 와이어(310) 및 상호접속 비아(312)를 포함한다.
도 3b는 도 3a의 RRAM 디바이스(112a-112b)의 상면도를 예시한다(도 3a는 도 3b의 단면 라인 A-A'를 따라 취함). 도 3b에 도시된 RRAM 디바이스(112a-112b)의 상면도를 쉽게 이해하기 위해 하단 전극(114), 상단 전극(118), 측벽 스페이서(122) 및 상부 상호접속 비아(126a-126b) 이외의 층은 생략한다.
평면도(300B)에 도시된 바와 같이, 측벽 스페이서(122)는 끊어지지 않은 링(unbroken ring)으로 상단 전극(118)의 최외측 측벽 주위에서 연속적으로 연장된다. 일부 실시예에서, 하단 전극(114)은 제 1 방향(314)을 따라 제 1 폭(318)을 가질 수 있고, 상단 전극(118)은 제 1 방향(314)을 따라 제 2 폭(320)을 가질 수 있다. 일부 실시예에서, 제 2 폭(320)은 제 1 폭(318)보다 작을 수 있다. 일부 실시예에서, 하단 전극(114)은 제 1 방향(314)을 따라 그리고 제 1 방향(314)에 직교하는 제 2 방향(316)을 따라 측벽 스페이서(122)의 대향하는 측면들을 지나서 연속적으로 연장된다.
일부 실시예에서, 하단 전극(114)은 각각 제 1 거리(322) 및 제 2 거리(324) 동안 제 1 방향(314)을 따라 측벽 스페이서(122)의 대향하는 최외측 측벽을 지나 연장될 수 있다. 일부 실시예에서, 제 1 거리(322)는 제 2 거리(324)에 실질적으로 동등할 수 있다. 다른 실시예에서, 제 1 거리(322)는 제 2 거리(324)와는 상이할 수 있다.
도 4a 내지 도 4b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 4a의 단면도(400A)에 도시된 바와 같이, 집적 칩은 기판(102) 위의 에칭 정지 재료(110) 상에 배치된 RRAM 디바이스(112)를 포함한다. RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 배치된 데이터 저장 구조물(116)을 포함한다. 제 1 측벽 스페이서(122a)는 하단 전극(114)의 측벽을 따라 배치된다. 제 2 측벽 스페이서(122b)는 상단 전극(118)의 측벽을 따라 배치된다. 하단 전극(114)은 제 2 측벽 스페이서(122b)의 최외측 측벽을 지나 연장되어 제 1 측벽 스페이서(122a)가 제 2 측벽 스페이서(122b)로부터 측 방향으로 이격되게 한다. 일부 실시예에서, 제 1 측벽 스페이서(122a)는 하단 전극(114)의 높이와 실질적으로 동등한 높이를 가지며, 제 2 측벽 스페이서(122b)는 데이터 저장 구조물(116)의 하단으로부터 상단 전극(118) 위의 하드 마스크(120)의 상단으로 연장되는 높이를 가진다.
보호 층(210)은 제 1 측벽 스페이서(122a) 및 제 2 측벽 스페이서(122b) 모두 위에 배치된다. (도시되지 않은) 일부 실시예에서, 제 1 측벽 스페이서(122a)는 인접한 RRAM 디바이스 내의 하단 전극의 측벽 사이에서 연속적으로 연장될 수 있다. 다른 실시예에서, 인접한 RRAM 디바이스 내에서 하단 전극의 측벽을 따라 배치된 제 1 측벽 스페이서(122a)는 보호 층(210) 및/또는 보호 층(210) 위에 배치된 상부 ILD 구조물(124)에 의해 분리될 수 있다.
도 4b의 상면도(400B)에 도시된 바와 같이, 제 1 측벽 스페이서(122a)는 제 1 끊어지지 않은 링으로 하단 전극(114)의 최외측 측벽 주위에서 연속적으로 연장되고, 제 2 측벽 스페이서(122b)는 제 2 끊어지지 않은 링으로 상단 전극(118)의 최외측 측벽 주위에서 연속적으로 연장된다. 제 1 측벽 스페이서(122a)는 제 1 방향(314)을 따라 그리고 제 1 방향(314)에 직교하는 제 2 방향(316)을 따라 제 2 측벽 스페이서(122b)로부터 이격된다.
도 5a 내지 도 5b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 5a의 단면도(500A)에 도시된 바와 같이, 집적 칩은 기판(102) 위의 에칭 정지 재료(110) 위에 배치된 RRAM 디바이스(112)를 포함한다. RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이의 데이터 저장 구조물(116)을 포함한다. 측벽 스페이서(122)는 하단 전극(114), 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)의 측벽을 따라 배치된다. 측벽 스페이서(122)는 하단 전극(114)과 접촉하는 제 1 하부 표면 및 에칭 정지 재료(110)와 접촉하는 제 2 하부 표면을 가진다. 측벽 스페이서(122)는 하부 측벽(122sL) 및 하부 측벽(122sL) 위에 배치된 상부 측벽(122su)을 더 포함한다. RRAM 디바이스(112)의 제 1 측면을 따라, 하부 측벽(122sL) 및 상부 측벽(122su)은 데이터 저장 구조물(116)의 하단과 상단 사이에 수직으로 있는 위치에서 교차할 수 있다. RRAM 디바이스(112)의 대향하는 제 2 측면을 따라, 하부 측벽(122sL)은 상부 측벽(122su)으로부터 측 방향으로 이격되어 있다.
도 5b의 상면도(500B)에 도시된 바와 같이, 측벽 스페이서(122)의 상부 측벽(122su)은 상단 전극(118) 주위에 연장되는 반면, 하부 측벽(122sL)은 하단 전극(114) 및 상단 전극(118) 주위에 연장된다. 하부 측벽(122sL)은 측 방향으로 대향하는 방향으로 상부 측벽(122su)을 지나 외향하여 연장된다.
일부 실시예에서, 하단 전극(114) 및 상단 전극(118)은 제 1 방향(314)을 따라 측정된 상이한 폭을 가질 수 있다. 예를 들어, 하단 전극(114)은 제 1 폭(502)을 가질 수 있고 상단 전극(118)은 제 1 폭(502)보다 작은 제 2 폭(504)을 가질 수 있다. 일부 실시예에서, 제 1 폭(502)은 측벽 스페이서(122)의 상부 측벽(122su) 사이의 제 1 방향(314)을 따라 측정되는 제 2 폭(504)보다 크고 제 3 폭(506)보다 작다.
도 6a 내지 도 6b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 6a의 단면도(600A)에 도시된 바와 같이, 집적 칩은 기판(102) 위의 에칭 정지 재료(110) 위에 배치된 RRAM 디바이스(112)를 포함한다. RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이의 데이터 저장 구조물(116)을 포함한다. 측벽 스페이서(122)는 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)의 측벽을 따라 배치된다.
RRAM 디바이스(112)의 제 1 측면을 따라, 측벽 스페이서(122)의 외측 측벽은 하단 전극(114)의 최외측 측벽과 실질적으로 정렬된다. 하단 전극(114)의 최외측 측벽을 측벽 스페이서(122)의 외측 측벽과 정렬시킴으로써, 자체-정렬된 패터닝 공정이 하단 전극(114)의 최외측 측벽을 패터닝하는데 사용될 수 있으며, 이에 의해 어레이 내의 인접한 RRAM 디바이스의 하단 전극들 사이에 더 작은 거리를 제공한다. RRAM 디바이스(112)의 대향하는 제 2 측면을 따라, 하단 전극(114)은 측벽 스페이서(122)의 외측 측벽을 지나 연장된다. 하단 전극(114)이 측벽 스페이서(122)의 외측 측벽을 지나 연장되게 함으로써, 하단 전극(114)은 RRAM 디바이스(112)의 높이를 감소시키기 위해 제 2 상부 상호접속 비아(126b)에 의해 전기적으로 접촉될 수 있다.
일부 실시예에서, 측벽 스페이서(122)는 RRAM 디바이스(112)의 제 1 측면을 따라 제 1 폭(602) 및 RRAM 디바이스(112)의 제 2 측면을 따라 제 2 폭(604)을 가질 수 있다. 일부 실시예에서, 제 1 폭(602)은 제 2 폭(604)과 실질적으로 동등할 수 있다. 다른 실시예에서, 제 1 폭(602)은 제 2 폭(604)보다 작을 수 있다.
도 6b의 상면도(600B)에 도시된 바와 같이, 하단 전극(114)은 제 2 방향(316)을 따라 상이한 측면 위치에서 제 1 방향(314)을 따라 측정된 상이한 폭을 가질 수 있다. 예를 들어, 하단 전극(114)은 상단 전극(118) 및 측벽 스페이서(122) 바로 아래에 있는 위치에서 제 1 방향(314)을 따라 측정된 제 1 폭(606)을 가질 수 있다. 하단 전극(114)은 상단 전극(118) 및 측벽 스페이서(122)의 측 방향으로 외측에 있는 위치에서 제 1 방향(314)을 따라 측정된 제 2 폭(608)을 또한 가질 수 있다. 일부 실시예에서, 제 1 폭(606)은 제 2 폭(608)보다 클 수 있다.
일부 실시예에서, 하단 전극(114)은 제 2 방향(316)으로 연장되는 제 1 라인(610)을 따라 센터링될 수 있고, 상단 전극(118)은 제 2 방향(316)으로 연장되는 제 2 라인(612)을 따라 센터링될 수 있다. 일부 실시예에서, 제 1 라인(610)은 0이 아닌 거리(614) 만큼 제 1 방향(314)을 따라 제 2 라인(612)으로부터 오프셋(즉, 분리)된다. (도시되지 않은) 다른 실시예에서, 제 1 라인(610) 및 제 2 라인(612)은 제 1 방향(314)을 따라 실질적으로 정렬될 수 있다(예를 들어, 분리되지 않을 수 있다).
도 7a 내지 도 7b는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 예시한다.
도 7a의 단면도(700A)에 도시된 바와 같이, 집적 칩은 기판(102) 위의 에칭 정지 재료(110) 위에 배치된 RRAM 디바이스(112)를 포함한다. RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이의 데이터 저장 구조물(116)을 포함한다. 측벽 스페이서(122)는 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)의 측벽을 따라 배치된다. RRAM 디바이스(112)의 제 1 측면을 따라, 측벽 스페이서(122)는, 측벽 스페이서(122)가 하드 마스크(120)의 상단으로부터 하단 전극(114)의 하단으로 수직으로 연장되도록 하단 전극(114)의 최외측 측벽을 따라 배치된다. RRAM 디바이스(112)의 대향하는 제 2 측면을 따라, 하단 전극(114)은 측벽 스페이서(122)의 측벽을 지나 측 방향으로 연장된다.
도 7b의 상면도(700B)에 도시된 바와 같이, 일부 실시예에서, 하단 전극(114)(점선으로 도시됨)은 제 2 방향(316)을 따라 상이한 위치에서 제 1 방향(314)을 따라 위치를 변경하는 측벽을 가질 수 있다. 일부 이러한 실시예에서, 하단 전극(114)은 제 2 방향(316)으로 연장되는 측벽을 가질 수 있으며, 이는 상면도에서 볼 때 조그(jog)를 나타낸다.
도 8은 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩(800)의 일부 추가 실시예의 단면도를 예시한다.
집적 칩(800)은 기판(102) 내에 배치된 액세스 디바이스(104)를 포함한다. 복수의 하부 상호접속 층(108)은 기판(102) 위에 있고 액세스 디바이스(104)를 둘러싸는 하부 ILD 구조물(106) 내에 배치된다. 일부 실시예에서, 액세스 디바이스(104)는 게이트 유전체(104g)에 의해 기판(102)으로부터 수직으로 이격되고 소스 영역(104s)과 드레인 영역(104d) 사이에서 측 방향으로 있는 게이트 전극(104e)을 포함한다. 게이트 전극(104e)은 워드 라인(WL)에 결합될 수 있는 반면, 소스 영역(104s)은 소스 라인(SL)에 결합될 수 있다.
RRAM 디바이스(112)는 하부 ILD 구조물(106) 상의 에칭 정지 재료(110) 위에 배치된다. RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이에 데이터 저장 구조물(116)을 포함한다. 상단 전극(118) 상에 제 1 상부 상호접속 비아(126a)가 배치된다. 제 1 상부 상호접속 비아(126a)는 제 1 상호접속 와이어(128a)를 통해 상단 전극을 비트 라인(BL)에 결합한다. 하단 전극(114)의 상부 표면 상에 제 2 상부 상호접속 비아(126b)가 배치된다. 제 2 상부 상호접속 비아(126b)는 제 2 상호접속 와이어(128b)에 결합된다. 제 3 상부 상호접속 비아(126c)는 복수의 하부 상호접속 층(108)을 통해 제 2 상호접속 와이어(128b)를 액세스 디바이스(104)의 드레인 영역(104d)에 결합한다.
일부 실시예에서, 제 2 상호접속 와이어(128b)는 대향하는 방향을 향하는 제 1 외측 측벽 및 제 2 외측 측벽을 가질 수 있다. 일반적으로, 상호접속 와이어 및/또는 상호접속 비아는 설계 접지 규칙에 의해 정의된 최소 거리 만큼 이격된다. RRAM 디바이스(112)를 포함하는 RRAM 셀의 크기를 감소시키기 위해, 제 2 상호접속 와이어(128b)의 제 1 외측 측벽은 제 2 상부 상호접속 비아(126b)의 외측 측벽과 정렬될 수 있고 제 2 상호접속 와이어(128b)의 제 2 외측 측벽은 제 3 상부 상호접속 비아(126c)의 외측 측벽과 정렬될 수 있다.
도 9는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩(900)의 일부 추가 실시예의 단면도를 예시한다.
집적 칩(900)은 복수의 하부 상호접속 층(108)을 둘러싸는 하부 ILD 구조물(106) 위에 배치된 RRAM 디바이스(112)를 포함한다. RRAM 디바이스(112)는 하단 전극(114)과 상단 전극(118) 사이의 데이터 저장 구조물(116)을 포함한다. 상단 전극(118) 상에 제 1 상부 상호접속 비아(126a)가 배치된다. 하단 전극(114)의 상부 표면 상에 제 2 상부 상호접속 비아(902)가 배치된다. 일부 실시예에서, 제 1 상부 상호접속 비아(126a)는 제 2 상부 상호접속 비아(902)보다 작은 폭을 가질 수 있다. 일부 실시예에서, 제 2 상부 상호접속 비아(902)는 하단 전극(114) 바로 위로부터 하단 전극(114)의 측 방향으로 외측에 있는 위치로 연장될 수 있다. 이러한 실시예에서, 제 2 상부 상호접속 비아(902)는 복수의 하부 상호접속 층(108) 중 하나로 연속적으로 연장될 수 있다. 제 2 상부 상호접속 비아(902)를 복수의 하부 상호접속 층(108) 중 하나와 하단 전극(114) 모두에 접촉하게 함으로써 RRAM 디바이스(112)를 포함하는 RRAM 셀의 영역은 감소될 수 있다.
도 10 내지 도 21은 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도(1000-2100)를 예시한다. 도 10 내지 도 21은 방법과 관련하여 설명되었지만, 도 10 내지 도 21에 도시된 구조물은 그러한 방법에 제한되지 않고, 방법의 독립적인 구조물로서 단독으로 존재할 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 기판(102)이 제공된다. 기판(102)은 내장 메모리 영역(302) 및 로직 영역(304)을 포함한다. 로직 디바이스(306)는 기판(102)의 로직 영역(304) 내에 형성된다. 다양한 실시예에서, 기판(102)은 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등), 예를 들어 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜 층일 수 있다. 일부 실시예에서, 로직 디바이스(306)는 트랜지스터를 포함할 수 있다. 이러한 일부 실시예에서, 로직 디바이스(306)는 기판(102) 위에 게이트 유전체 막 및 게이트 전극 막을 퇴적함으로써 형성될 수 있다. 후속하여, 게이트 유전체 막 및 게이트 전극 막은 패터닝되어 게이트 유전체(예를 들어, 306g) 및 게이트 전극(예를 들어, 306e)을 형성한다. 후속하여, 기판(102)은 게이트 전극(예를 들어, 306e)의 대향하는 측면들 상의 기판(102) 내에 소스 영역(예를 들어, 306s) 및 드레인 영역(예를 들어, 306d)을 형성하도록 주입될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 기판(102) 위에 하나 이상의 하부 ILD 층(106a-106b)을 포함하는 하부 ILD 구조물(106) 내에 하나 이상의 추가 상호접속 층(307)이 형성된다. 일부 실시예에 있어서, 하나 이상의 하부 ILD 층(106a-106b)은 제 1 에칭 정지 층(107a)에 의해 분리된 제 1 하부 ILD 층(106a) 및 제 2 하부 ILD 층(106b)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 추가 상호접속 층(307)은 도전성 콘택(308) 및 상호접속 와이어(310)를 포함할 수 있다. (도시되지 않은) 일부 추가 실시예에서, 하나 이상의 추가 상호접속 층(307)은 상호접속 비아를 더 포함할 수 있다. 하나 이상의 추가의 상호접속 층(307)은 기판(102) 위에 하나 이상의 하부 ILD 층(106a-106b)(예를 들어, 산화물, 저-k 유전체 또는 초저-k 유전체) 중 하나를 형성하는 것, 하부 ILD 층을 선택적으로 에칭하여 하부 ILD 층 내에 비아 홀 및/또는 트렌치를 규정하는 것, 비아 홀 및/또는 트렌치 내에 도전성 재료(예를 들어, 구리, 알루미늄 등)를 형성하는 것, 평탄화 공정(예를 들어, 화학 기계적 평탄화 공정)을 수행하는 것에 의해 형성될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 에칭 정지 재료(110)는 하부 ILD 구조물(106) 위에 형성된다. 일부 실시예에서, 에칭 정지 재료(110)는 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, TEOS 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 에칭 정지 재료(110)는 퇴적 공정(예를 들어, 물리 기상 증착(physical vapor deposition; PVD), 화학 기상 증착(chemical vapor deposition; CVD), PE-CVD, 원자 층 증착(atomic layer deposition; ALD), 스퍼터링 등)에 의해 형성될 수 있다. 일부 실시예에서, 에칭 정지 재료(110)는 대략 100 옹스트롬 내지 대략 200 옹스트롬의 범위 내에 있는 두께로 형성될 수 있다. 다른 실시예에서, 에칭 정지 재료(110)는 대략 125 옹스트롬 내지 대략 175 옹스트롬의 범위 내에 있는 두께로 형성될 수 있다. 또 다른 실시예에서, 에칭 정지 재료(110)는 대략 150 옹스트롬의 두께로 형성될 수 있다. 에칭 정지 재료(110)의 두께는 상부 RRAM 디바이스(예를 들어, 도 18의 112a-112b)가 비교적 작게(예를 들어, 대략 800 옹스트롬 미만) 유지되게 한다.
도 13의 단면도(1300)에 도시된 바와 같이, RRAM 디바이스 스택(1302)이 에칭 정지 재료(110) 위에 형성된다. RRAM 디바이스 스택(1302)은 하단 전극 층(1304), 하단 전극 층(1304) 위에 형성된 데이터 저장 층(1306), 데이터 저장 층(1306) 위에 형성된 상단 전극 층(1308), 및 상단 전극 층(1308) 위에 형성된 하드 마스크 층(1310)을 포함한다. 일부 실시예에서, 하단 전극 층(1304), 데이터 저장 층(1306), 상단 전극 층(1308) 및 하드 마스크 층(1310)은 복수의 상이한 퇴적 공정(예를 들어, CVD, PE-CVD, 스퍼터링, ALD 등)에 의해 형성될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제 1 마스킹 층(1402)이 하드 마스크 층(1310) 위에 형성된다. 일부 실시예에서, 제 1 마스킹 층(1402)은 감광성 재료를 포함할 수 있다. 이러한 일부 실시예에서, 그 후 감광성 재료는 스핀 온된 후 포토 마스크에 따라 전자기 방사선에 선택적으로 노출될 수 있다. 전자기 방사선은 감광성 재료 내에서 노출된 영역의 용해도를 변경하여 가용성 영역을 규정한다. 후속하여, 감광성 재료는 가용성 영역을 제거함으로써 제 1 마스킹 층(1402)을 규정하도록 현상된다.
도 15의 단면도(1500)에 도시된 바와 같이, 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)를 규정하기 위해 제 1 패터닝 공정이 수행된다. 제 1 패터닝 공정은 제 1 마스킹 층(1402)에 따라 제 1 에천트(1502)에 하드 마스크 층(도 14의 1310), 상단 전극 층(도 14의 1308), 및 데이터 저장 층(도 14의 1306)을 선택적으로 노출시켜 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)를 규정한다.
도 16의 단면도(1600)에 도시된 바와 같이, 측벽 스페이서(122)는 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)의 측벽을 따라 형성된다. 다양한 실시예에서, 측벽 스페이서(122)는 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(122)는 기판 위에 스페이서 층을 형성함으로써 형성될 수 있다. 후속하여, 스페이서 층은 에천트(예를 들어, 건식 에천트)에 노출되고, 이는 수평면으로부터 스페이서 층을 제거한다. 수평면으로부터 스페이서 층을 제거하여 측벽 스페이서(122)로서 데이터 저장 구조물(116), 상단 전극(118) 및 하드 마스크(120)의 대향하는 측면들을 따라 스페이서 층의 일부를 남긴다.
도 17의 단면도(1700)에 도시된 바와 같이, 제 2 마스킹 층(1702)이 형성된다. 일부 실시예에서, 제 2 마스킹 층(1702)은 감광성 재료(예를 들어, 포토레지스트)를 포함할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 제 2 마스킹 층(1702)에 따라 제 2 패터닝 공정이 수행되어 제 1 RRAM 디바이스(112a) 및 제 2 RRAM 디바이스(112b)를 규정한다. 제 2 패터닝 공정은 제 2 에천트(1802)에 하단 전극 층(도 17의 1304)을 선택적으로 노출시켜 하단 전극 층(114)을 규정한다.
도 19의 단면도(1900)에 도시된 바와 같이, 보호 층(210)이 제 1 RRAM 디바이스(112a) 및 제 2 RRAM 디바이스(112b) 위에 형성된다. 일부 실시예에서, 보호 층(210)은 퇴적 기술(예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등)을 사용하여 형성될 수 있다. 다양한 실시예에서, 보호 층(210)은 실리콘 탄화물, TEOS 등 중 하나 이상을 포함할 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 상부 ILD 구조물(124)이 보호 층(210) 위에 형성된다. 상부 ILD 구조물(124)은 제 1 RRAM 디바이스(112a) 및 제 2 RRAM 디바이스(112b)를 덮도록 형성된다. 일부 실시예에서, 상부 ILD 구조물(124)은 퇴적 공정(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다양한 실시예에서, 상부 ILD 구조물(124)은 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, BSG, PSG, BPSG, FSG, 다공성 유전체 재료 등을 포함할 수 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 상부 상호접속 비아(126a-126c) 및 상부 상호접속 와이어(128a-128b)가 내장 메모리 영역(302)의 상부 ILD 구조물(124) 내에 형성된다. 상부 상호접속 비아(126a-126c)는 상단 전극(118)의 상부 표면과 접촉하는 제 1 상부 상호접속 비아(126a) 및 하단 전극(114)의 상부 표면과 접촉하는 제 2 상부 상호접속 비아(126b)를 포함한다.
하나 이상의 추가 상호접속 층(310-312)이 또한 로직 영역(304) 내의 상부 ILD 구조물(124)에서 형성된다. 일부 실시예에서, 상부 상호접속 비아(126a-126c) 및 상부 상호접속 와이어(128a-128b)는, 상부 ILD 구조물(124)을 선택적으로 에칭하여 상부 ILD 구조물(124) 내에 비아 홀 및/또는 트렌치를 규정하는 것, 비아 홀 및/또는 트렌치 내에 도전성 재료(예를 들어, 구리, 알루미늄 등)를 형성하는 것, 및 평탄화 공정(예를 들어, 화학 기계적 평탄화 공정)를 수행하는 것에 의해 하나 이상의 추가 상호접속 층(310-312)과 동시에 형성될 수 있다. 일부 실시예에서, 평탄화 공정은 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함할 수 있다.
도 22는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩을 형성하는 방법(2200)의 일부 실시예의 흐름도를 예시한다.
방법(2200)은 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야한다는 것이 이해될 것이다. 예를 들어, 일부 동작은 상이한 순서로 그리고/또는 본 명세서에 예시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 하나 이상의 양상 또는 실시예를 구현하기 위해 도시된 모든 동작이 필요한 것은 아니다. 또한, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
2202에서, 하나 이상의 상호접속 층이 기판 위의 하부 레벨간 유전체(ILD) 구조물 내에 형성된다. 도 11은 동작(2202)에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
2204에서, 에칭 정지 재료가 하부 ILD 구조물 위에 형성된다. 도 12는 동작(2204)에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
2206에서, 하단 전극 층, 데이터 저장 층, 상단 전극 층 및 하드 마스크 층이 에칭 정지 재료 위에 순차적으로 형성된다. 도 13은 동작(2206)에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
2208에서, 데이터 저장 구조물, 상단 전극 및 하드 마스크를 규정하기 위해 데이터 저장 층, 상단 전극 층 및 하드 마스크 층에 대해 제 1 패터닝 공정이 수행된다. 도 14 내지 도 15는 동작(2208)에 대응하는 일부 실시예들의 단면도(1400-1500)를 예시한다.
2210에서, 측벽 스페이서는 데이터 저장 구조물, 상단 전극 및 하드 마스크의 측벽을 따라 형성된다. 일부 대안적인 실시예에서, 측벽 스페이서는 동작(2212) 후에 형성될 수 있다. 도 16은 단계(2210)에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
2212에서, 하단 전극과 상단 전극 사이에 배치된 데이터 저장 구조물을 각각 갖는 제 1 RRAM 디바이스 및 제 2 RRAM 디바이스를 규정하기 위해 하단 전극 층에 대해 제 2 패터닝 공정이 수행된다. 도 17 및 도 18은 동작(2212)에 대응하는 일부 실시예의 단면도(1700-1800)를 예시한다.
2214에서, 보호 층이 제 1 RRAM 디바이스 및 제 2 RRAM 디바이스 위에 형성된다. 도 19는 동작(2214)에 대응하는 일부 실시예의 단면도(1900)를 예시한다.
2216에서, 상부 상호접속 비아가 보호 층 위의 상부 ILD 구조물 내에 그리고 상단 전극 및 하단 전극의 상부 표면 상에 형성된다. 도 20 및 도 21은 동작(2216)에 대응하는 일부 대안적인 실시예의 단면도(2000-2100)를 예시한다.
본 개시는 RRAM 디바이스와 관련하여 설명되었지만, RRAM 디바이스에 한정되지 않고 다른 유형의 메모리 디바이스(예를 들어, FeRAM, MRAM 등)에도 적용될 수 있음이 이해될 것이다.
따라서, 일부 실시예에서, 본 개시는 상부 상호접속 비아에 결합된 하단 및 상단 전극을 포함하는 RRAM 디바이스를 갖는 집적 칩에 관한 것이다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 기판 위의 복수의 하부 상호접속 층들을 둘러싸는 하부 레벨간 유전체(ILD) 구조물; 하부 ILD 구조물 위에 배치된 에칭 정지 재료; 에칭 정지 재료의 상부 표면 위에 배열된 하단 전극; 하단 전극의 상부 표면에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물; 데이터 저장 구조물 상에 배치된 상단 전극; 하단 전극의 상부 표면과 접촉하는 제 1 상호접속 비아; 및 상단 전극과 접촉하는 제 2 상호접속 비아를 포함한다. 일부 실시예에서, 에칭 정지 재료의 상부 표면은 하단 전극의 최외측 측벽들 사이에서 연속적으로 연장된다. 일부 실시예에서, 집적 칩은 하단 전극 위에 그리고 상단 전극 및 데이터 저장 구조물의 대향하는 측벽들을 따라 배치된 하나 이상의 측벽 스페이서를 더 포함한다. 일부 실시예에서, 하단 전극은 데이터 저장 구조물 바로 아래의 제 1 두께 및 하나 이상의 측벽 스페이서 바로 아래의 제 2 두께를 가지며, 제 2 두께는 제 1 두께보다 작다. 일부 실시예에서, 하단 전극은 하나 이상의 측벽 스페이서의 대향하는 최외측 측벽을 지나 연장된다. 일부 실시예에서, 하단 전극의 상부 표면은 데이터 저장 구조물의 대향하는 최외측 측벽을 지나 연장되고, 하나 이상의 측벽 스페이서는 하단 전극의 측벽을 덮는다. 일부 실시예에서, 하나 이상의 측벽 스페이서는 상단 전극의 측벽으로부터 하단 전극의 측벽으로 연속적으로 연장된다. 일부 실시예에서, 집적 칩은 상단 전극 및 하단 전극의 최외측 측벽을 덮는 측벽 스페이서를 더 포함하고, 측벽 스페이서는 하단 전극과 접촉하는 제 1 하부 표면 및 에칭 정지 재료와 접촉하는 제 2 하부 표면을 가진다. 일부 실시예에서, 집적 칩은 상단 전극 위에 배치된 하드 마스크; 상단 전극 및 하드 마스크의 최외측 측벽을 따라 배치된 측벽 스페이서; 및 하드 마스크, 측벽 스페이서, 하단 전극의 상부 표면, 및 에칭 정지 재료와 접촉하는 보호 층을 더 포함한다. 일부 실시예에서, 집적 칩은 제 2 상호접속 비아의 상단과 접촉하는 제 1 상호접속 와이어; 및 제 1 상호접속 와이어의 하단과 접촉하고 에칭 정지 재료를 통해 복수의 하부 상호접속 층으로 연장되는 제 3 상호접속 비아를 더 포함하고, 복수의 하부 상호접속 층은 제 3 상호접속 비아를 기판 내에 그리고 하단 전극 바로 아래에 배치된 트랜지스터 디바이스에 결합한다. 일부 실시예에서, 집적 칩은 상단 전극의 측벽을 따라 배치된 제 1 측벽 스페이서; 및 하단 전극의 측벽을 따라 배치된 제 2 측벽 스페이서를 더 포함하고, 제 1 측벽 스페이서는 제 2 측벽 스페이서로부터 측 방향으로 이격된다.
다른 실시예에서, 본 발명은 집적 칩에 관한 것이다. 집적 칩은 기판 위의 에칭 정지 재료 위에 배열된 하단 전극; 하단 전극의 상부 표면 상에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물; 데이터 저장 구조물의 상부 표면 상에 배치된 상단 전극; 하단 전극의 상부 표면과 접촉하는 제 1 상호접속 비아; 상단 전극의 상부 표면과 접촉하는 제 2 상호접속 비아; 및 하단 전극 위에 그리고 상단 전극 및 데이터 저장 구조물의 대향하는 측벽들을 따라 배치된 측벽 스페이서를 포함하고, 하단 전극은 측벽 스페이서의 대향하는 최외측 측면들을 지나 연장된다. 일부 실시예에서, 집적 칩은 제 1 상호접속 비아의 상단과 접촉하는 상호접속 와이어; 및 상호접속 와이어의 하단과 접촉하고 에칭 정지 재료를 통해 액세스 디바이스에 결합된 복수의 하부 상호접속 층으로 연장되는 제 3 상호접속 비아를 더 포함한다. 일부 실시예에서, 에칭 정지 재료의 재료는 하단 전극의 하단과 상단 사이에 수직으로 있는 위치로 연장된다. 일부 실시예에서, 하단 전극은 제 1 방향 및 제 1 방향에 직교하는 제 2 방향을 따라 상단 전극을 지나 연장된다. 일부 실시예에서, 집적 칩은 상단 전극 위에 배치된 하드 마스크; 및 하드 마스크 위에 배치된 보호 층으로서, 데이터 저장 구조물의 대향하는 측면들 상의 하단 전극과 접촉하는 상기 보호 층을 더 포함한다. 일부 실시예에서, 제 1 상호접속 비아는 하단 전극과 접촉하고 제 1 폭을 갖는 하부 표면을 가지며, 제 2 상호접속 비아는 상단 전극과 접촉하고 제 1 폭과는 상이한 제 2 폭을 갖는 제 2 하부 표면을 가진다. 일부 실시예에서, 에칭 정지 재료는 대략 100 옹스트롬 내지 대략 200 옹스트롬의 범위 내에 있는 두께를 가진다.
또 다른 실시예에서, 본 발명은 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은 기판 상의 하부 레벨간 유전체(ILD) 구조물 위에 에칭 정지 재료를 형성하는 단계; 에칭 정지 재료 위에 하단 전극 층, 데이터 저장 층 및 상단 전극 층을 순차적으로 퇴적하는 단계; 제 1 마스킹 층에 따라 상단 전극 층 및 데이터 저장 층에 대해 제 1 패터닝 공정을 수행하여 상단 전극 및 데이터 저장 구조물을 규정하는 단계; 상단 전극 및 데이터 저장 구조물의 대향하는 측면들을 따라 측벽 스페이서를 형성하는 단계; 제 2 마스킹 층을 따라 하단 전극 층에 제 2 패터닝 공정을 수행하여 하단 전극을 규정하는 단계; 에칭 정지 재료 위에 상부 ILD 구조물을 형성하는 단계; 및 상부 ILD 구조물 내에 제 1 상호접속 비아 및 제 2 상호접속 비아를 형성하는 단계 - 제 1 상호접속 비아는 하단 전극의 상부 표면과 접촉하고 제 2 상호접속 비아는 상단 전극의 상부 표면과 접촉함 - 를 포함한다. 일부 실시예에서, 제 2 마스킹 층은 측벽 스페이서 및 하단 전극 층 위에 형성된다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 집적 칩에 있어서, 기판 위의 복수의 하부 상호접속 층들을 둘러싸는 하부 레벨간 유전체( inter-level dielectric; ILD) 구조물; 상기 하부 ILD 구조물 위에 배치된 에칭 정지 재료; 상기 에칭 정지 재료의 상부 표면 위에 배열된 하단 전극; 상기 하단 전극의 상부 표면에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물; 상기 데이터 저장 구조물 상에 배치된 상단 전극; 상기 하단 전극의 상부 표면과 접촉하는 제 1 상호접속 비아; 및 상단 전극과 접촉하는 제 2 상호접속 비아 를 포함하는, 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 에칭 정지 재료의 상부 표면은 상기 하단 전극의 최외측 측벽들 사이에서 연속적으로 연장되는 것인, 집적 칩.
실시예 3. 실시예 1에 있어서, 상기 하단 전극 위에 그리고 상기 상단 전극 및 상기 데이터 저장 구조물의 대향하는 측벽들을 따라 배치된 하나 이상의 측벽 스페이서를 더 포함하는, 집적 칩.
실시예 4. 실시예 3에 있어서, 상기 하단 전극은 상기 데이터 저장 구조물 바로 아래의 제 1 두께 및 상기 하나 이상의 측벽 스페이서 바로 아래의 제 2 두께를 가지며, 상기 제 2 두께는 상기 제 1 두께보다 작은 것인, 집적 칩.
실시예 5. 실시예 3에 있어서, 상기 하단 전극은 상기 하나 이상의 측벽 스페이서의 대향하는 최외측 측벽을 지나 연장되는 것인, 집적 칩.
실시예 6. 실시예 3에 있어서, 상기 하단 전극의 상부 표면은 상기 데이터 저장 구조물의 대향하는 최외측 측벽을 지나 연장되고, 상기 하나 이상의 측벽 스페이서는 상기 하단 전극의 측벽을 덮는 것인, 집적 칩.
실시예 7. 실시예 6에 있어서, 상기 하나 이상의 측벽 스페이서는 상기 상단 전극의 측벽으로부터 상기 하단 전극의 측벽으로 연속적으로 연장되는 것인, 집적 칩.
실시예 8. 실시예 1에 있어서, 상기 상단 전극 및 상기 하단 전극의 최외측 측벽을 덮는 측벽 스페이서로서, 상기 하단 전극과 접촉하는 제 1 하부 표면 및 상기 에칭 정지 재료와 접촉하는 제 2 하부 표면을 가지는, 상기 측벽 스페이서를 더 포함하는, 집적 칩.
실시예 9. 실시예 1에 있어서, 상기 상단 전극 위에 배치된 하드 마스크; 상기 상단 전극 및 상기 하드 마스크의 최외측 측벽을 따라 배치된 측벽 스페이서; 및 상기 하드 마스크, 상기 측벽 스페이서, 상기 하단 전극의 상부 표면, 및 상기 에칭 정지 재료와 접촉하는 보호 층을 더 포함하는, 집적 칩.
실시예 10. 실시예 1에 있어서, 상기 제 2 상호접속 비아의 상단과 접촉하는 제 1 상호접속 와이어; 및 상기 제 1 상호접속 와이어의 하단과 접촉하고 상기 에칭 정지 재료를 통해 상기 복수의 하부 상호접속 층으로 연장되는 제 3 상호접속 비아를 더 포함하고, 상기 복수의 하부 상호접속 층은 상기 제 3 상호접속 비아를 상기 기판 내에 그리고 상기 하단 전극 바로 아래에 배치된 트랜지스터 디바이스에 결합하는 것인, 집적 칩.
실시예 11. 실시예 1에 있어서, 상기 상단 전극의 측벽을 따라 배치된 제 1 측벽 스페이서; 및 상기 하단 전극의 측벽을 따라 배치된 제 2 측벽 스페이서를 더 포함하고, 상기 제 1 측벽 스페이서는 상기 제 2 측벽 스페이서로부터 측 방향으로 이격된 것인, 집적 칩.
실시예 12. 집적 칩에 있어서, 기판 위의 에칭 정지 재료 위에 배열된 하단 전극; 상기 하단 전극의 상부 표면 상에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물; 상기 데이터 저장 구조물의 상부 표면 상에 배치된 상단 전극; 상기 하단 전극의 상부 표면과 접촉하는 제 1 상호접속 비아; 상기 상단 전극의 상부 표면과 접촉하는 제 2 상호접속 비아; 및 상기 하단 전극 위에 그리고 상기 상단 전극 및 상기 데이터 저장 구조물의 대향하는 측벽들을 따라 배치된 측벽 스페이서를 포함하고, 상기 하단 전극은 상기 측벽 스페이서의 대향하는 최외측 측면들을 지나 연장되는 것인, 집적 칩.
실시예 13. 실시예 12에 있어서, 상기 제 1 상호접속 비아의 상단과 접촉하는 상호접속 와이어; 및 상기 상호접속 와이어의 하단과 접촉하고 상기 에칭 정지 재료를 통해 액세스 디바이스에 결합된 복수의 하부 상호접속 층으로 연장되는 제 3 상호접속 비아를 더 포함하는, 집적 칩.
실시예 14. 실시예 12에 있어서, 상기 에칭 정지 재료의 재료는 상기 하단 전극의 하단과 상단 사이에 수직으로 있는 위치로 연장되는 것인, 집적 칩.
실시예 15. 실시예 12에 있어서, 상기 하단 전극은 상기 제 1 방향 및 상기 제 1 방향에 직교하는 제 2 방향을 따라 상기 상단 전극을 지나 연장되는 것인, 집적 칩.
실시예 16. 실시예 12에 있어서, 상기 상단 전극 위에 배치된 하드 마스크; 및 상기 하드 마스크 위에 배치된 보호 층으로서, 상기 데이터 저장 구조물의 대향하는 측면들 상의 상기 하단 전극과 접촉하는 상기 보호 층을 더 포함하는, 집적 칩.
실시예 17. 실시예 12에 있어서, 상기 제 1 상호접속 비아는 상기 하단 전극과 접촉하고 제 1 폭을 갖는 하부 표면을 가지며, 상기 제 2 상호접속 비아는 상기 상단 전극과 접촉하고 상기 제 1 폭과는 상이한 제 2 폭을 갖는 제 2 하부 표면을 가지는 것인, 집적 칩.
실시예 18. 실시예 12에 있어서, 상기 에칭 정지 재료는 대략 100 옹스트롬 내지 대략 200 옹스트롬의 범위 내에 있는 두께를 가지는 것인, 집적 칩.
실시예 19. 집적 칩을 형성하는 방법에 있어서, 기판 상의 하부 레벨간 유전체(inter-level dielectric; ILD) 구조물 위에 에칭 정지 재료를 형성하는 단계; 상기 에칭 정지 재료 위에 하단 전극 층, 데이터 저장 층 및 상단 전극 층을 순차적으로 퇴적하는 단계; 제 1 마스킹 층에 따라 상기 상단 전극 층 및 상기 데이터 저장 층에 대해 제 1 패터닝 공정을 수행하여 상단 전극 및 데이터 저장 구조물을 규정하는 단계; 상기 상단 전극 및 상기 데이터 저장 구조물의 대향하는 측면들을 따라 측벽 스페이서를 형성하는 단계; 제 2 마스킹 층에 따라 상기 하단 전극 층에 제 2 패터닝 공정을 수행하여 하단 전극을 규정하는 단계; 상기 에칭 정지 재료 위에 상부 ILD 구조물을 형성하는 단계; 및 상기 상부 ILD 구조물 내에 제 1 상호접속 비아 및 제 2 상호접속 비아를 형성하는 단계 - 상기 제 1 상호접속 비아는 상기 하단 전극의 상부 표면과 접촉하고 상기 제 2 상호접속 비아는 상기 상단 전극의 상부 표면과 접촉함 - 를 포함하는 것인, 집적 칩 형성 방법.
실시예 20. 실시예 19에 있어서, 상기 제 2 마스킹 층은 상기 측벽 스페이서 및 상기 하단 전극 층 위에 형성되는 것인, 집적 칩 형성 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 위의 복수의 하부 상호접속 층들을 둘러싸는 하부 레벨간 유전체( inter-level dielectric; ILD) 구조물;
    상기 하부 ILD 구조물 위에 배치된 에칭 정지 재료;
    상기 에칭 정지 재료의 상부 표면 위에 배열된 하단 전극;
    상기 하단 전극의 상부 표면에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물;
    상기 데이터 저장 구조물 상에 배치된 상단 전극;
    상기 하단 전극의 상부 표면과 접촉하는 제 1 상호접속 비아; 및
    상단 전극과 접촉하는 제 2 상호접속 비아
    를 포함하는, 집적 칩.
  2. 제 1 항에 있어서,
    상기 에칭 정지 재료의 상부 표면은 상기 하단 전극의 최외측 측벽들 사이에서 연속적으로 연장되는 것인, 집적 칩.
  3. 제 1 항에 있어서,
    상기 하단 전극 위에 그리고 상기 상단 전극 및 상기 데이터 저장 구조물의 대향하는 측벽들을 따라 배치된 하나 이상의 측벽 스페이서
    를 더 포함하는, 집적 칩.
  4. 제 3 항에 있어서,
    상기 하단 전극의 상부 표면은 상기 데이터 저장 구조물의 대향하는 최외측 측벽을 지나 연장되고,
    상기 하나 이상의 측벽 스페이서는 상기 하단 전극의 측벽을 덮는 것인, 집적 칩.
  5. 제 1 항에 있어서,
    상기 상단 전극 및 상기 하단 전극의 최외측 측벽을 덮는 측벽 스페이서로서, 상기 하단 전극과 접촉하는 제 1 하부 표면 및 상기 에칭 정지 재료와 접촉하는 제 2 하부 표면을 가지는, 상기 측벽 스페이서
    를 더 포함하는, 집적 칩.
  6. 제 1 항에 있어서,
    상기 상단 전극 위에 배치된 하드 마스크;
    상기 상단 전극 및 상기 하드 마스크의 최외측 측벽을 따라 배치된 측벽 스페이서; 및
    상기 하드 마스크, 상기 측벽 스페이서, 상기 하단 전극의 상부 표면, 및 상기 에칭 정지 재료와 접촉하는 보호 층
    을 더 포함하는, 집적 칩.
  7. 제 1 항에 있어서,
    상기 제 2 상호접속 비아의 상단과 접촉하는 제 1 상호접속 와이어; 및
    상기 제 1 상호접속 와이어의 하단과 접촉하고 상기 에칭 정지 재료를 통해 상기 복수의 하부 상호접속 층으로 연장되는 제 3 상호접속 비아
    를 더 포함하고,
    상기 복수의 하부 상호접속 층은 상기 제 3 상호접속 비아를 상기 기판 내에 그리고 상기 하단 전극 바로 아래에 배치된 트랜지스터 디바이스에 결합하는 것인, 집적 칩.
  8. 제 1 항에 있어서,
    상기 상단 전극의 측벽을 따라 배치된 제 1 측벽 스페이서; 및
    상기 하단 전극의 측벽을 따라 배치된 제 2 측벽 스페이서
    를 더 포함하고,
    상기 제 1 측벽 스페이서는 상기 제 2 측벽 스페이서로부터 측 방향으로 이격된 것인, 집적 칩.
  9. 집적 칩에 있어서,
    기판 위의 에칭 정지 재료 위에 배열된 하단 전극;
    상기 하단 전극의 상부 표면 상에 배치되고 데이터 상태를 저장하도록 구성된 데이터 저장 구조물;
    상기 데이터 저장 구조물의 상부 표면 상에 배치된 상단 전극;
    상기 하단 전극의 상부 표면과 접촉하는 제 1 상호접속 비아;
    상기 상단 전극의 상부 표면과 접촉하는 제 2 상호접속 비아; 및
    상기 하단 전극 위에 그리고 상기 상단 전극 및 상기 데이터 저장 구조물의 대향하는 측벽들을 따라 배치된 측벽 스페이서
    를 포함하고,
    상기 하단 전극은 상기 측벽 스페이서의 대향하는 최외측 측면들을 지나 연장되는 것인, 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 상의 하부 레벨간 유전체(inter-level dielectric; ILD) 구조물 위에 에칭 정지 재료를 형성하는 단계;
    상기 에칭 정지 재료 위에 하단 전극 층, 데이터 저장 층 및 상단 전극 층을 순차적으로 퇴적하는 단계;
    제 1 마스킹 층에 따라 상기 상단 전극 층 및 상기 데이터 저장 층에 대해 제 1 패터닝 공정을 수행하여 상단 전극 및 데이터 저장 구조물을 규정하는 단계;
    상기 상단 전극 및 상기 데이터 저장 구조물의 대향하는 측면들을 따라 측벽 스페이서를 형성하는 단계;
    제 2 마스킹 층에 따라 상기 하단 전극 층에 제 2 패터닝 공정을 수행하여 하단 전극을 규정하는 단계;
    상기 에칭 정지 재료 위에 상부 ILD 구조물을 형성하는 단계; 및
    상기 상부 ILD 구조물 내에 제 1 상호접속 비아 및 제 2 상호접속 비아를 형성하는 단계 - 상기 제 1 상호접속 비아는 상기 하단 전극의 상부 표면과 접촉하고 상기 제 2 상호접속 비아는 상기 상단 전극의 상부 표면과 접촉함 -
    를 포함하는 것인, 집적 칩 형성 방법.
KR1020190179218A 2019-10-15 2019-12-31 Rram 구조물 KR102286997B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/601,800 US11107982B2 (en) 2019-10-15 2019-10-15 RRAM structure
US16/601,800 2019-10-15

Publications (2)

Publication Number Publication Date
KR20210045272A true KR20210045272A (ko) 2021-04-26
KR102286997B1 KR102286997B1 (ko) 2021-08-10

Family

ID=75155564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190179218A KR102286997B1 (ko) 2019-10-15 2019-12-31 Rram 구조물

Country Status (5)

Country Link
US (2) US11107982B2 (ko)
KR (1) KR102286997B1 (ko)
CN (1) CN112670314B (ko)
DE (1) DE102019129239A1 (ko)
TW (1) TWI763077B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362108B2 (en) * 2020-01-30 2022-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with a logic device and a memory device being formed in different levels, and method of forming the same
US11456416B2 (en) * 2020-11-19 2022-09-27 International Business Machines Corporation Resistive switching memory cell
WO2023075708A2 (en) * 2021-11-01 2023-05-04 Nanyang Technological University Circuit arrangement and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170122660A (ko) * 2016-04-27 2017-11-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Rram 기술을 위한 금속 랜딩 방법
KR20190018995A (ko) * 2017-08-16 2019-02-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 차동 감지에 대한 셀 스케일링
KR20190024629A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다중 필라멘트를 가진 rram 메모리 셀
US20190259943A1 (en) * 2018-01-10 2019-08-22 International Business Machines Corporation Dedicated contacts for controlled electroforming of memory cells in resistive random-access memory array

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353550B1 (ko) * 2000-01-28 2002-09-27 주식회사 하이닉스반도체 실리사이드 구조 및 그 형성방법
KR100389033B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 강유전체 메모리소자 및 그 제조방법
EP1887624A4 (en) * 2005-06-02 2010-07-28 Fujitsu Semiconductor Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
KR100703974B1 (ko) * 2005-08-11 2007-04-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법
US8921959B2 (en) * 2011-07-26 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
JP2013062380A (ja) 2011-09-13 2013-04-04 Toshiba Corp 半導体記憶装置の製造方法
US8916434B2 (en) 2012-05-11 2014-12-23 Cypress Semiconductor Corporation Enhanced hydrogen barrier encapsulation method for the control of hydrogen induced degradation of ferroelectric capacitors in an F-RAM process
US9331277B2 (en) * 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8872149B1 (en) * 2013-07-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM structure and process using composite spacer
US10475998B2 (en) * 2015-01-30 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd Resistive random access memory structure
US9431603B1 (en) * 2015-05-15 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9847481B2 (en) * 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170122660A (ko) * 2016-04-27 2017-11-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Rram 기술을 위한 금속 랜딩 방법
KR20190018995A (ko) * 2017-08-16 2019-02-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 차동 감지에 대한 셀 스케일링
KR20190024629A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다중 필라멘트를 가진 rram 메모리 셀
US20190259943A1 (en) * 2018-01-10 2019-08-22 International Business Machines Corporation Dedicated contacts for controlled electroforming of memory cells in resistive random-access memory array

Also Published As

Publication number Publication date
US20210384421A1 (en) 2021-12-09
KR102286997B1 (ko) 2021-08-10
TWI763077B (zh) 2022-05-01
DE102019129239A1 (de) 2021-04-15
CN112670314A (zh) 2021-04-16
CN112670314B (zh) 2024-05-07
US11107982B2 (en) 2021-08-31
TW202130005A (zh) 2021-08-01
US20210111339A1 (en) 2021-04-15

Similar Documents

Publication Publication Date Title
US11183627B2 (en) MRAM MTJ top electrode connection
US11489107B2 (en) Memory cell with top electrode via
US11469269B2 (en) Techniques for MRAM top electrode via connection
TWI777513B (zh) 記憶體裝置及其製造方法
TWI763077B (zh) 積體晶片及其形成方法
US11800720B2 (en) Memory cell having a top electrode interconnect arranged laterally from a recess
TWI727408B (zh) 整合式晶片及其形成方法
KR102531309B1 (ko) 메모리 디바이스 형성을 위한 에칭 정지 층
KR102436169B1 (ko) 낮은 접촉 저항을 가지는 상부 전극 비아
KR20210148857A (ko) 메모리 디바이스용 백 엔드 오브 라인 선택기
US20240090340A1 (en) Memory cell with top electrode via
US20230157032A1 (en) Bit-line resistance reduction
US20220319920A1 (en) Etch stop layer for memory device formation
US20230380309A1 (en) Horn shaped spacer for memory devices
CN110660902B (zh) 存储器装置、集成电路及制造存储器装置的方法
CN220553299U (zh) 存储单元结构及动态随机存取存储单元结构
TW202318692A (zh) 積體晶片結構及其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant