TWI763077B - 積體晶片及其形成方法 - Google Patents
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Abstract
在部分實施例中，本公開涉及一種積體晶片。積體晶片包括圍繞基板上方的多個下部互連層的下部層間介電質結構。蝕刻停止材料設置在下部層間介電質結構上。下電極設置在蝕刻停止材料的上表面上，數據儲存結構設置在下電極的上表面上並用以儲存數據狀態，並且上電極設置在數據儲存結構的上表面上。第一互連通孔接觸下電極的上表面並且第二互連通孔接觸上電極。
Description
本公開涉及一種具有可變電阻式記憶體裝置的積體晶片，特別細關於一種具有可變電阻式記憶體裝置的積體晶片的形成方法。
許多現代電子裝置包含用以儲存數據的電子記憶體。電子記憶體可以是揮發性記憶體(volatile memory)或非揮發性記憶體(non-volatile memory)。揮發性記憶體在通電時會儲存數據，而非揮發性記憶體在斷電時會儲存數據。可變電阻式記憶體(resistive random-access memory,RRAM)裝置是下一代非揮發性記憶體技術中熱門候選者之一。這是因為可變電阻式記憶體裝置具有許多益處，包括寫入時間快、耐用性高、功耗低以及對輻射損壞的敏感性低。
依據本公開的部分實施例，提供一種積體晶片，包含：下部層間介電質結構、蝕刻停止材料、下電極、數據
儲存結構、上電極、第一互連通孔和第二互連通孔。下部層間介電質結構，圍繞基板上的複數個下部互連層。蝕刻停止材料設置在下部層間介電質結構上。下電極設置在蝕刻停止材料的上表面上；數據儲存結構設置在下電極的上表面上並用以儲存數據狀態。上電極設置在數據儲存結構上。第一互連通孔接觸下電極的上表面。第二互連通孔接觸上電極。
依據本公開的部分實施例，提供一種積體晶片，包含：下電極、數據儲存結構、上電極、第一互連通孔、第二互連通孔和側壁間隔物。下電極設置在基板上的蝕刻停止材料上。數據儲存結構設置在下電極的上表面上並用以儲存數據狀態。上電極設置在數據儲存結構的上表面上。第一互連通孔接觸下電極的上表面。第二互連通孔接觸上電極的上表面。側壁間隔物設置在下電極上並沿著數據儲存結構和上電極的複數個相對側壁，其中下電極延伸超過側壁間隔物之複數個相對的最外側。
依據本公開的部分實施例，提供一種形成積體晶片的方法，包含：形成蝕刻停止材料於基板上的下部層間介電質結構上；依序地沉積下電極層、數據儲存層和上電極層於蝕刻停止材料上；依據第一遮罩層在上電極層和數據儲存層上執行第一圖案化製程，以定義上電極和數據儲存結構；沿著上電極和數據儲存結構的相對側形成複數個側壁間隔物；依據第二遮罩層在下電極層上執行第二圖案化製程以定義下電極；形成上部層間介電質結構於蝕刻停止
材料上；以及形成第一互連通孔和第二互連通孔於上部層間介電質結構內，其中第一互連通孔接觸下電極的上表面並且第二互連通孔接觸上電極的上表面。
100:積體晶片
102:基板
104:存取裝置
104d:汲極區域
104e:閘極
104g:閘極介電質
104s:源極區域
106:下部層間介電質結構
106a:下部層間介電層
106b:下部層間介電層
106c:下部層間介電層
107a:蝕刻停止層
107b:蝕刻停止層
108:下部互連層
110:蝕刻停止材料
110u:上表面
112:可變電阻式記憶體裝置
112a:可變電阻式記憶體裝置
112b:可變電阻式記憶體裝置
114:下電極
114a:襯墊
114b:導電材料
114u:上表面
114u1:第一上表面
114u2:第二上表面
116:數據儲存結構
117:導電絲
118:上電極
120:硬遮罩
122:側壁間隔物
122a:第一側壁間隔物
122b:第二側壁間隔物
122SL:下側壁
122SU:上側壁
124:層間介電質結構
126a:上部互連通孔
126b:上部互連通孔
126c:上部互連通孔
128a:上部互連線
128b:上部互連線
200:積體晶片
202:導電接觸
204:互連線
206:互連通孔
208:覆蓋層
210:保護層
300A:橫截面圖
300B:頂視圖
302:嵌入式記憶體區域
304:邏輯區域
306:邏輯裝置
306d:汲極區域
306e:閘極
306g:閘極介電質
306s:源極區域
307:附加互連層
308:導電接觸
310:互連線
312:互連通孔
314:第一方向
316:第二方向
318:第一寬度
320:第二寬度
322:第一距離
324:第二距離
400A:橫截面圖
400B:俯視圖
500A:橫截面圖
500B:俯視圖
502:第一寬度
504:第二寬度
506:第三寬度
600A:橫截面圖
600B:俯視圖
602:第一寬度
604:第二寬度
606:第一寬度
608:第二寬度
610:第一線
612:第二線
614:非零距離
700A:橫截面圖
700B:俯視圖
800:積體晶片
900:積體晶片
902:上部互連通孔
1000:橫截面圖
1100:橫截面圖
1200:橫截面圖
1300:橫截面圖
1302:可變電阻式記憶體裝置堆疊
1304:下電極層
1306:數據儲存層
1308:上電極層
1310:硬遮罩層
1400:橫截面圖
1402:第一遮罩層
1500:橫截面圖
1502:第一蝕刻劑
1600:橫截面圖
1700:橫截面圖
1702:第二遮罩層
1800:橫截面圖
1802:第二蝕刻劑
1900:橫截面圖
2000:橫截面圖
2100:橫截面圖
2200:方法
2202:步驟
2204:步驟
2206:步驟
2208:步驟
2210:步驟
2212:步驟
2214:步驟
2216:步驟
BL:位元線
SL:源極線
WL:字元線
A-A':橫截面線
△h1:第一高度差
△h2:第二高度差
d1:第一距離
d2:第二距離
w1:第一寬度
w2:第二寬度
h:高度
s:間距
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意地增加或減小。
第1圖繪示具有可變電阻式記憶體裝置的積體晶片的部分實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第2圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第3A圖至第3B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第4A圖至第4B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第5A圖至第5B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦
合至上覆互連通孔的下電極和上電極。
第6A圖至第6B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第7A圖至第7B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第8圖至第9圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第10圖至第21圖繪示形成具有可變電阻式記憶體裝置的積體晶片的方法之部分實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
第22圖繪示形成具有可變電阻式記憶體裝置的積體晶片的方法之部分實施例的流程圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
本公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例，並且還可以包括在第一特徵和第二特徵之間形
成附加特徵使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙，例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙，於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。或者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
許多現代積體晶片具有嵌入式記憶體陣列，此嵌入式記憶體陣列與邏輯裝置配置在同一積體晶片晶粒(integrated chip die)上。可變電阻式記憶體裝置是一種可以容易地整合到積體晶片中作為嵌入式記憶體的記憶體裝置。這是因為可變電阻式記憶體裝置通常設置在生產線後端(back-end-of-the-line,BEOL)互連堆疊中，因此它們不會在積體晶片晶粒上耗用大面積的半導體材料。例如，可變電阻式記憶體裝置可以被配置在嵌入式記憶體區域內的互連層(例如，互連通孔層)上，而相同的互連層可用於在相鄰邏輯區域內的邏輯裝置之間進行路由。
可變電阻式記憶體裝置通常包括設置在下電極和上電極之間的數據儲存層。下電極可以透過下電極通孔耦
合到下面的互連層，而上電極可以透過上電極通孔耦合到上面的互連層。下電極通孔延伸穿過位於下電極下方的介電材料(例如，碳化矽)層。為了使下電極通孔可維持良好的製程視窗(process window)，介電材料層的高度可以在300埃至500埃之間，從而導致可變電阻式記憶體裝置的整體高度可以大於1000埃。
隨著積體晶片元件的尺寸縮放，生產線後端互連堆疊內互連層的橫向和垂直尺寸均減小。例如，從一個技術節點到下一個技術節點，互連通孔層(例如，V3層)的高度可以縮小20%至30%。由於將可變電阻式記憶體裝置設置在生產線後端互連堆疊中，因此無法降低可變電阻式記憶體裝置的高度可能會導致嵌入式記憶體區域和相鄰的邏輯區域之間的階梯高度(step height)問題(例如，在遮罩版區域上的光刻聚焦不良)。階梯高度問題可能會導致上覆互連層的製程視窗問題，這可能會降低積體晶片的良率和/或可靠性。
在部分實施例中，本公開涉及一種可變電阻式記憶體裝置，此可變電阻式記憶體裝置藉由不具有接觸上覆之可變電阻式記憶體裝置的下電極的下電極通孔來達到相對較小的高度(例如，在600埃與800埃之間)。在部分實施例中，所公開的可變電阻式記憶體裝置包括設置在下電極和上電極之間的數據儲存結構。第一互連通孔接觸上電極的上表面並且第二互連通孔接觸下電極的上表面。透過使下電極和上電極的上表面與上覆的互連通孔接觸，可以
減小可變電阻式記憶體裝置的高度，從而減少在上覆互連層中的製程視窗問題。
第1圖繪示具有可變電阻式記憶體裝置的積體晶片100的部分實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
積體晶片100包括配置在基板102內的存取裝置104。在部分實施例中，存取裝置104可以包括電晶體裝置(例如，金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)、雙極性接面電晶體(bi-polar junction transistor,BJT)、高電子遷移率電晶體(high electron mobility transistor,HEMT)等)。在部分實施例中，基板102可以包括半導體材料(例如，矽、鍺等)。下部層間介電質(inter-level dielectric,ILD)結構106被配置在基板102上方並且圍繞存取裝置104。下部層間介電質結構106還圍繞多個電耦合到存取裝置104的下部互連層108。
蝕刻停止材料110設置在下部層間介電質結構106上方。可變電阻式記憶體(resistive random access memory,RRAM)裝置112設置在蝕刻停止材料110的上表面110u上方。蝕刻停止材料110的上表面110u在可變電阻式記憶體裝置112的最外側側壁之間連續地延伸。在部分實施例中，整個可變電阻式記憶體裝置112可以在蝕刻停止材料110的上表面110u上方。在部
分實施例中，可變電阻式記憶體裝置112可以直接接觸蝕刻停止材料110的上表面110u表面。
可變電阻式記憶體裝置112包括配置在下電極114和上電極118之間的數據儲存結構116。在部分實施例中，硬遮罩120可以設置在上電極118上方。下電極114連續地延伸超過數據儲存結構116的一個或多個最外側側壁。在部分實施例中，下電極114延伸超過數據儲存結構116的第一最外側側壁一個第一距離d1並延伸超過數據儲存結構116之相對的第二最外側側壁一個第二距離d2。在一些這樣的實施例中，第二距離d2大於第一距離d1。在部分實施例中，第一距離d1可以在大約0奈米(nm)與大約60奈米之間的第一範圍內。在部分實施例中，第二距離d2可以在大約10奈米與大約100奈米之間的第二範圍內。在部分實施例中，側壁間隔物122設置在下電極114上方並且沿著數據儲存結構116、上電極118和硬遮罩120的側壁。
數據儲存結構116用以在和第一數據狀態(例如，「0」)相關的高電阻狀態與和第二數據狀態(例如，「1」)相關的低電阻狀態之間經歷可逆變化來儲存不同的數據狀態。例如，在操作期間，為了在數據儲存結構116內實現低電阻狀態，可以將第一組偏壓條件施加到下電極114和上電極118。第一組偏壓條件使氧氣從數據儲存結構116驅動到上電極118，從而在數據儲存結構116中形成氧空缺(oxygen vacancies)的導電絲(conductive
filament)117。再者，為了在數據儲存結構116中實現高電阻狀態，可以將第二組偏壓條件施加於下電極114和上電極118。第二組偏壓條件透過將氧氣從上電極118驅動到數據儲存結構116來破壞導電絲117。
上部層間介電質結構124設置在蝕刻停止材料110和可變電阻式記憶體裝置112上方。上部互連結構設置在上部層間介電質結構124內。上部互連結構包括設置在上電極118之上表面上的第一上部互連通孔126a和設置在下電極114之上表面114u上的第二上部互連通孔126b。第一上部互連通孔126a耦合到上部互連線128a(也可稱之為第一互連線)，第二上部互連通孔126b耦合到上部互連線128b(也可稱之為第二互連線)。上部互連線128b進一步耦合到第三上部互連通孔126c，此第三上部互連通孔126c透過多個下部互連層108耦合到存取裝置104。
透過使下電極114和上電極118沿著上表面接觸，可使可變電阻式記憶體裝置112的高度相對較小(例如，由於從裝置中省略了下電極通孔)。例如，在部分實施例中，可變電阻式記憶體裝置112可以具有在大約600埃與大約800埃之間的範圍內的高度h。在其他實施例中，可變電阻式記憶體裝置112可以具有在大約700埃與大約800埃之間的範圍內的高度h。使可變電阻式記憶體裝置112的高度h相對較小可防止嵌入式記憶體區域和外圍邏輯區域之間的階梯高度差，並減少相關的製程視窗問題。
第2圖繪示具有可變電阻式記憶體裝置的積體晶片200的一些其他的實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合到上覆互連通孔的下電極和上電極。
積體晶片200包括設置在基板102上方的下部層間介電質結構106。下部層間介電質結構106包括彼此堆疊並被蝕刻停止層107a至107b隔開的多個下部層間介電(inter-level dielectric,ILD)層106a至106c。在部分實施例中，多個下部層間介電層106a至106c可包括二氧化矽、摻雜的二氧化矽(例如，摻雜碳的二氧化矽)、氧氮化矽、硼矽酸鹽玻璃(borosilicate glass,BSG)、磷矽酸鹽玻璃(phosphoric silicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟化矽玻璃(fluorinated silicate glass,FSG)等中的一種或多種。在部分實施例中，蝕刻停止層107a至107b可以包括碳化矽、氮化矽、氮化鈦、氮化鉭等。
多個下部互連層108配置在下部層間介電質結構106內。多個下部互連層108包括分別被多個下部層間介電層106a至106c之一包圍的導電接觸202、互連線204和互連通孔206。例如，導電接觸202可以被第一下部層間介電層106a圍繞，互連線204中的第一條可以被第二下部層間介電層106b圍繞，等等。在部分實施例中，互連線204和互連通孔206分別地包括圍繞金屬芯(metal core)的擴散阻擋層。在部分實施例中，金屬芯可以包括
銅、鎢、鋁等。在部分實施例中，擴散阻擋層可以包括氮化鈦、氮化鉭等。
蝕刻停止材料110可以設置在多個下部層間介電層106a至106c之上，並且可變電阻式記憶體裝置112可以設置在蝕刻停止材料110之上。在部分實施例中，蝕刻停止材料110可以在可變電阻式記憶體裝置112的正下方具有第一厚度並在可變電阻式記憶體裝置112的橫向外側具有第二厚度。在部分實施例中，蝕刻停止材料110可具有在大約100埃和大約200埃之間的範圍內的第一厚度。在其他實施例中，蝕刻停止材料110可以具有大約150埃的第一厚度。在部分實施例中，第一厚度和第二厚度具有第一高度差△h1。在部分實施例中，第一高度差△h1可以在大約0埃與大約15埃之間的範圍內。在各種實施例中，蝕刻停止材料110可以包括氮氧化矽、二氧化矽、碳化矽、氮化矽、矽酸四乙酯(tetraethyl orthosilicate,TEOS)、低介電常數(κ)介電質等中的一種或多種。
可變電阻式記憶體裝置112包括設置在下電極114和上電極118之間的數據儲存結構116。下電極114具有第一寬度，並且數據儲存結構116具有小於第一寬度的第二寬度。下電極114和數據儲存結構116之間的寬度差異導致下電極114橫向地延伸超過數據儲存結構116的一個或多個最外側側壁。在部分實施例中，下電極114可以具有設置在數據儲存結構116正下方的第一上表面114u1和橫向地設置在數據儲存結構116外側的第二上表
面114u2。第一上表面114u1和第二上表面114u2使下電極114在數據儲存結構116的正下方具有第一厚度並在數據儲存結構116的橫向外側具有第二厚度。在部分實施例中，第一厚度在大約200埃至大約400埃的範圍內。在部分實施例中，第一厚度和第二厚度具有第二高度差△h2。在部分實施例中，第二高度差△h2可以在大約0埃與大約15埃之間的範圍內。
在部分實施例中，下電極114可以包括襯墊114a和覆蓋在襯墊114a上的導電材料114b。在部分實施例中，襯墊114a可以包括金屬氮化物(例如，氮化鈦、氮化鉭等)。在部分實施例中，導電材料114b可包括金屬(例如，鈦、鉭、鎢等)。在部分實施例中，上電極118可以包括鈦、鉭、鎢、氮化鉭、氮化鈦等中的一種或多種。在部分實施例中，數據儲存結構116可以包括金屬、金屬氮氧化物或化合物-金屬-氧化物。例如，在各種實施例中，數據儲存結構116可以包括氧化鉿、氧化鋯、氧化鋁、氧化鎳、氧化鉭、氧化鈦等。
在部分實施例中，上電極118的厚度可以在大約150埃與大約350埃之間的範圍內。在部分實施例中，數據儲存結構116的厚度可以在大約25埃與大約100埃之間的範圍內。下電極114、數據儲存結構116和/或上電極118的厚度防止可變電阻式記憶體裝置112的整體高度變得太大以至於呈現出可能影響積體晶片的其他區域(例如，邏輯區域)和/或上覆互連層的階梯高度問題。
在部分實施例中，可以在數據儲存結構116和上電極118之間設置覆蓋層208。覆蓋層208用以儲存氧氣，這可以促進數據儲存結構116內的電阻變化。硬遮罩120設置在上電極118上方。在部分實施例中，覆蓋層208可以包括金屬(例如，鈦、鉭、鉿、鉑、鋁等)或金屬氧化物(例如，氧化鈦、氧化鉿、氧化鋯、氧化鍺、氧化銫等)。
側壁間隔物122沿著上電極118和硬遮罩120的相對側設置。在部分實施例中，側壁間隔物122設置在下電極114的第二上表面114u2正上方。在其他實施例中(未繪示)，側壁間隔物122可以設置在下電極114的第一上表面114u1正上方。在部分實施例中，側壁間隔物122可以包括與硬遮罩120相同的材料。例如，在部分實施例中，硬遮罩120和側壁間隔物122可以包括碳化物(例如，碳化矽)、氮化物(例如，氮化矽)、氧化物(例如，氮氧化矽)等。在其他實施例中，側壁間隔物122可以包括與硬遮罩120不同的材料。
保護層210設置在側壁間隔物122和硬遮罩120上方。保護層210從硬遮罩120上方連續地延伸到蝕刻停止材料110。在部分實施例中，保護層210與在數據儲存結構116相對側上的下電極114接觸。在部分實施例中，保護層210可以包括碳化物、氧化物、氮化物、矽酸四乙酯等。在部分實施例中，保護層210可以是與蝕刻停止材料110相同的材料(例如，碳化矽、氮化矽等)。在這樣的實施例中，蝕刻停止材料110的材料可以延伸到垂直地
位於下電極114的底部和頂部之間的一個上表面。
上部層間介電質結構124配置在保護層210上方。上部互連通孔126a至126c和上部互連線128a至128b設置在上部層間介電質結構124內。上部互連通孔126a至126c和上部互連線128a至128b從上部層間介電質結構124的上表面延伸到上電極118和下電極114。在部分實施例中，上部層間介電質結構124可以包括摻雜碳的二氧化矽、氧氮化矽、硼摻雜矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽玻璃、多孔介電材料等。在各種實施例中，上部互連通孔126a至126c和上部互連線128a至128b可以包括導電材料(例如，銅、鎢和/或鋁)。
在部分實施例中，上部互連通孔126a至126c可以包括接觸上電極118的第一上部互連通孔126a和接觸下電極114的第二上部互連通孔126b。在部分實施例中，第一上部互連通孔126a具有與上電極118接觸的底表面並且此底表面具有第一寬度w1。在部分實施例中，第二上部互連通孔126b具有與下電極114接觸的底表面並且此底表面具有第二寬度w2。在部分實施例中，第一寬度w1大於第二寬度w2。
第3A圖至第3B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
如第3A圖的橫截面圖300A所示，積體晶片包括基板102，基板102包括嵌入式記憶體區域302和邏輯區
域304。在嵌入式記憶體區域302內，可變電阻式記憶體裝置112a至112b配置在蝕刻停止材料110上方。可變電阻式記憶體裝置112a至112b分別地包括設置在下電極114和上電極118之間的數據儲存結構116。相鄰的可變電阻式記憶體裝置112a至112b中的下電極114可間隔開間距s。在部分實施例中，間距s在大約2奈米與大約100奈米之間的範圍內。在其他實施例中，間距s可以大於100奈米。
在邏輯區域304內，邏輯裝置306配置在基板102內。在部分實施例中，邏輯裝置306可以包括電晶體裝置(例如，金屬-氧化物-半導體場效電晶體、雙極性接面電晶體、高電子遷移率電晶體等)。一個或多個附加互連層307耦合到邏輯裝置306。一個或多個附加互連層307包括導電接觸308、互連線310(也可稱之為附加互連層)和互連通孔312(也可稱之為附加互連層)。
第3B圖繪示第3A圖的可變電阻式記憶體裝置112a至112b的俯視圖(第3A圖沿第3B圖的橫截面線A-A'截取)。為了簡化使易於理解，第3B圖所示的可變電阻式記憶體裝置112a至112b的俯視圖省略了除下電極114、上電極118、側壁間隔物122和上部互連通孔126a至126b之外的層。
如頂視圖300B所示，側壁間隔物122連續地圍繞上電極118的最外側側壁延伸以形成完整的環形。在部分實施例中，下電極114沿第一方向314可具有第一寬度
318，而上電極118沿第一方向314可具有第二寬度320。在部分實施例中，第二寬度320可小於第一寬度318。在部分實施例中，下電極114沿著第一方向314和沿著垂直於第一方向314的第二方向316連續地延伸超過側壁間隔物122的相對側。
在部分實施例中，下電極114可以沿著第一方向314分別地延伸超過側壁間隔物122之相對的最外側側壁第一距離322和第二距離324。在部分實施例中，第一距離322可以實質上等於第二距離324。在其他實施例中，第一距離322可以與第二距離324不同。
第4A圖至第4B圖繪示具有可變電阻式記憶體裝置的積體晶片的部分其他實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
如第4A圖的橫截面圖400A所示，積體晶片包括可變電阻式記憶體裝置112，此可變電阻式記憶體裝置112設置在基板102上方的蝕刻停止材料110上。可變電阻式記憶體裝置112包括設置在下電極114和上電極118之間的數據儲存結構116。第一側壁間隔物122a沿著下電極114的側壁設置。第二側壁間隔物122b沿著上電極118的側壁設置。下電極114延伸超過第二側壁間隔物122b的最外側側壁，使得第一側壁間隔物122a與第二側壁間隔物122b橫向地分離。在部分實施例中，第一側壁間隔物122a的高度實質上等於下電極114的高度，並且第二側壁間隔物122b的高度從數據儲存結構116的底部
延伸至位於上電極118上方的硬遮罩120。
保護層210設置在第一側壁間隔物122a和第二側壁間隔物122b兩者上。在部分實施例中(未繪示)，第一側壁間隔物122a可以在相鄰的可變電阻式記憶體裝置內的下電極的側壁之間連續地延伸。在其他實施例中，沿著相鄰的可變電阻式記憶體裝置內的下電極的側壁配置的第一側壁間隔物122a可以由保護層210和/或由配置在保護層210上方的上部層間介電質結構124間隔開。
如第4B圖的俯視圖400B所示，第一側壁間隔物122a連續地圍繞下電極114的最外側側壁延伸以形成第一完整的環形，第二側壁間隔物122b連續地圍繞上電極118的最外側側壁延伸以形成第二完整的環形。第一側壁間隔物122a沿著第一方向314和沿著垂直於第一方向314的第二方向316與第二側壁間隔物122b間隔開。
第5A圖至第5B圖繪示具有可變電阻式記憶體裝置的積體晶片的一些另外的實施例，此可變電阻式記憶體裝置包括耦合到上覆互連通孔的下電極和上電極。
如第5A圖的橫截面圖500A所示，積體晶片包括可變電阻式記憶體裝置112，此可變電阻式記憶體裝置112設置在基板102上方的蝕刻停止材料110上方。可變電阻式記憶體裝置112包括位於下電極114和上電極118之間的數據儲存結構116。側壁間隔物122沿著下電極114、數據儲存結構116、上電極118和硬遮罩120的側壁設置。側壁間隔物122具有與下電極114接觸的第一下
表面和與蝕刻停止材料110接觸的第二下表面。側壁間隔物122還包括下側壁122SL和設置在下側壁122sL上方的上側壁122su。沿可變電阻式記憶體裝置112的第一側，下側壁122sL和上側壁122su可在數據儲存結構116的底部和頂部之間的垂直位置處相交。沿著可變電阻式記憶體裝置112之相對的第二側，下側壁122sL與上側壁122su橫向地分離。
如第5B圖的俯視圖500B所示，側壁間隔物122的上側壁122su圍繞上電極118延伸，而下側壁122sL圍繞下電極114和上電極118延伸。下側壁122sL在相對方向橫向地向外延伸超過上側壁122su。
在部分實施例中，下電極114和上電極118沿第一方向314測量可具有不同的寬度。例如，下電極114可具有第一寬度502，而上電極118可具有小於第一寬度502的第二寬度504。在部分實施例中，第一寬度502大於第二寬度504並且小於在側壁間隔物122的上側壁122su之間沿第一方向314測量的第三寬度506。
第6A圖至第6B圖繪示具有可變電阻式記憶體裝置的積體晶片的一些另外的實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
如第6A圖的橫截面圖600A所示，積體晶片包括可變電阻式記憶體裝置112，此可變電阻式記憶體裝置112設置在基板102上方的蝕刻停止材料110上方。可變電阻式記憶體裝置112包括位於下電極114和上電極118
之間的數據儲存結構116。側壁間隔物122沿著數據儲存結構116、上電極118和硬遮罩120的側壁設置。
沿著可變電阻式記憶體裝置112的第一側，側壁間隔物122的外側壁與下電極114的最外側側壁實質上對齊。透過使下電極114的最外側側壁與側壁間隔物122的外側壁對齊，可以使用自對準圖案化製程來圖案化下電極114的最外側側壁，從而在陣列內之相鄰的可變電阻式記憶體裝置的下電極之間提供較小的距離。沿著可變電阻式記憶體裝置112之相對的第二側，下電極114延伸超過側壁間隔物122的外側壁。透過使下電極114延伸超過側壁間隔物122的外側壁，下電極114可以與第二上部互連通孔126b電接觸，以減小可變電阻式記憶體裝置112的高度。
在部分實施例中，側壁間隔物122具有沿可變電阻式記憶體裝置112的第一側的第一寬度602和沿可變電阻式記憶體裝置112的第二側的第二寬度604。在部分實施例中，第一寬度602實質上等於第二寬度604。在其他實施例中，第一寬度602可以小於第二寬度604。
如第6B圖的俯視圖600B所示，在沿著第二方向316之不同的橫向位置處，下電極114可以具有沿著第一方向314測量之不同的寬度。例如，下電極114可以具有沿第一方向314測量在上電極118和側壁間隔物122正下方位置處的第一寬度606。下電極114還可以具有沿第一方向314測量在上電極118和側壁間隔物122橫向外
側位置處的第二寬度608。在部分實施例中，第一寬度606可以大於第二寬度608。
在部分實施例中，下電極114可以沿著在第二方向316上延伸的第一線610居中，並且上電極118可以沿著在第二方向316上延伸的第二線612居中。在部分實施例中，第一線610沿著第一方向314與第二線612偏移(即，分開)非零距離614。在其他實施例(未繪示)中，第一線610和第二線612可以實質上沿著第一方向314對齊(例如，未分開)。
第7A圖至第7B圖繪示具有可變電阻式記憶體裝置的積體晶片的一些另外的實施例，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
如第7A圖的橫截面圖700A所示，積體晶片包括可變電阻式記憶體裝置112，此可變電阻式記憶體裝置112設置在基板102上方的蝕刻停止材料110上方。可變電阻式記憶體裝置112包括位於下電極114和上電極118之間的數據儲存結構116。側壁間隔物122沿著數據儲存結構116、上電極118和硬遮罩120的側壁配置。沿著可變電阻式記憶體裝置112的第一側，將側壁間隔物122配置為沿著下電極114的最外側側壁，以使側壁間隔物122從硬遮罩120的頂部垂直地延伸到下電極114的底部。沿可變電阻式記憶體裝置112之相對的第二側，下電極114橫向地延伸超過側壁間隔物122的側壁。
如第7B圖的俯視圖700B所示，在部分實施例中，
在沿第二方向316的不同位置處，下電極114(由虛線表示)可以具有沿著第一方向314改變位置的側壁。在部分這樣的實施例中，當從頂視圖觀察時，下電極114可以具有在第二方向316上延伸的側壁並且此側壁呈現出位移。
第8圖繪示具有可變電阻式記憶體裝置的積體晶片800的部分其他實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
積體晶片800包括設置在基板102內的存取裝置104。多個下部互連層108設置在位於基板102上方並圍繞存取裝置104的下部層間介電質結構106內。在部分實施例中，存取裝置104包括閘極104e，閘極104e透過閘極介電質104g與基板102垂直地分開，並且橫向地位於源極區域104s和汲極區域104d之間。閘極104e可以耦合至字元線(word-line)WL，而源極區域104s可以耦合至源極線(source-line)SL。
可變電阻式記憶體裝置112設置在下部層間介電質結構106上的蝕刻停止材料110上方。可變電阻式記憶體裝置112包括在下電極114和上電極118之間的數據儲存結構116。第一上部互連通孔126a位於上電極118上。第一上部互連通孔126a透過上部互連線128a將上電極耦合到位元線(bit-line)BL。第二上部互連通孔126b設置在下電極114的上表面上。第二上部互連通孔126b耦合到上部互連線128b。第三上部互連通孔126c透過多個下部互連層108將上部互連線128b耦合到存取
裝置104的汲極區域104d。
在部分實施例中，上部互連線128b可具有面向相反方向的第一外側壁和第二外側壁。通常，互連線和/或互連通孔之間的距離由設計接地規則(design ground rules)定義的最小距離間隔開。為了減小包括可變電阻式記憶體裝置112的可變電阻式記憶體單元的尺寸，上部互連線128b的第一外側壁可以與第二上部互連通孔126b的外側壁對準，並且上部互連線128b的第二外側壁可以與第三上部互連通孔126c的外側壁對準。
第9圖繪示具有可變電阻式記憶體裝置的積體晶片900的部分其他實施例的橫截面圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
積體晶片900包括配置在圍繞多個下部互連層108的下部層間介電質結構106上方的可變電阻式記憶體裝置112。可變電阻式記憶體裝置112包括位於下電極114和上電極118之間的數據儲存結構116。第一上部互連通孔126a配置在上電極118上。第二上部互連通孔902配置在下電極114的上表面上。在部分實施例中，第一上部互連通孔126a的寬度可以小於第二上部互連通孔902的寬度。在部分實施例中，第二上部互連通孔902可以從下電極114的正上方延伸到位於下電極114的橫向外側的位置。在這樣的實施例中，第二上部互連通孔902可以連續地延伸至多個下部互連層108之一。透過使第二上部互連通孔902接觸下電極114和多個下部互連層108中的
一個，可以減小包括可變電阻式記憶體裝置112的可變電阻式記憶體單元的面積。
第10圖至第21圖繪示形成具有可變電阻式記憶體裝置的積體晶片的方法的部分實施例的橫截面圖1000至2100，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。雖然第10圖至第21圖是以方法的方式描述，然而應理解第10圖至第21圖不限於這種方法，而是可以獨立地作為獨立於此方法的結構。
如第10圖的橫截面圖1000所示，提供了基板102。基板102包括嵌入式記憶體區域302和邏輯區域304。邏輯裝置306形成在基板102的邏輯區域304內。在各種實施例中，基板102可以是任何類型的半導體本體(例如，矽、矽鍺(SiGe)、絕緣層上覆矽(SOI)等)，例如，半導體晶片和/或晶片上的一個或多個晶粒，以及與其關聯的任何其他類型的半導體和/或磊晶層。在部分實施例中，邏輯裝置306可以包括電晶體。在一些這樣的實施例中，邏輯裝置306可以透過在基板102上方沉積閘極介電膜和閘極膜來形成。隨後對閘極介電膜和閘極膜進行圖案化以形成閘極介電質(例如，306g)和閘極(例如，306e)。隨後可以在基板102內且在閘極(例如，306e)的相對側上摻雜基板102以形成源極區域(例如，306s)和汲極區域(例如，306d)。
如第11圖的橫截面圖1100所示，在下部層間介電質結構106中形成一個或多個附加互連層307，此下部
層間介電質結構106包括在基板102上方的一個或多個下部層間介電層106a至106b。在部分實施例中，一個或多個下部層間介電層106a至106b可以包括由第一蝕刻停止層107a隔開的第一下部層間介電層106a和第二下部層間介電層106b。在部分實施例中，一個或多個附加互連層307可包括導電接觸308和互連線310。在一些附加實施例(未繪示)中，一個或多個附加互連層307可進一步包括互連通孔。可以透過在基板102上方形成一個或多個下部層間介電層106a至106b(例如，氧化物、低介電常數介電質或超低介電常數介電質)之一、選擇性地蝕刻下部層間介電層以在下部層間介電層內限定通孔和/或溝槽、在通孔和/或溝槽內形成導電材料(例如，銅、鋁等)並進行平坦化製程(例如，化學機械平面化製程)來形成一個或多個附加互連層307。
如第12圖的橫截面圖1200所示，在下部層間介電質結構106上方形成蝕刻停止材料110。在部分實施例中，蝕刻停止材料110可包括氧化物、氮化矽、碳化矽、氮氧化矽、矽酸四乙酯等中的一種或多種。在部分實施例中，可以透過沉積製程(例如，物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、電漿輔助化學氣相沉積(PE-CVD)、原子層沉積(atomic layer deposition,ALD)、濺鍍(sputtering)等)形成蝕刻停止材料110。在部分實施例中，蝕刻停止材料110的厚度可以在大約
100埃至大約200埃之間的範圍內。在其他實施例中，蝕刻停止材料110的厚度可以在大約125埃至大約175埃之間的範圍內。在其他實施例中，蝕刻停止材料110的厚度可以為大約150埃。蝕刻停止材料110的厚度允許上覆的可變電阻式記憶體裝置(例如，第18圖的可變電阻式記憶體裝置112a至112b)保持相對較小(例如，小於大約800埃)。
如第13圖的橫截面圖1300所示，在蝕刻停止材料110上方形成可變電阻式記憶體裝置堆疊1302。可變電阻式記憶體裝置堆疊1302包括下電極層1304、在下電極層1304上方形成的數據儲存層1306、在數據儲存層1306上方形成的上電極層1308以及在上電極層1308上方形成的硬遮罩層1310。在部分實施例中，下電極層1304、數據儲存層1306、上電極層1308和硬遮罩層1310可以透過多種不同的沉積製程(例如，化學氣相沉積、電漿輔助化學氣相沉積、濺鍍、原子層沉積等)形成。
如第14圖的橫截面圖1400所示，在硬遮罩層1310上形成第一遮罩層1402。在部分實施例中，第一遮罩層1402可包括光敏材料(photosensitive material)。在一些這樣的實施例中，可以將光敏材料旋塗，然後根據光罩選擇性地暴露光敏材料於電磁輻射。電磁輻射修改了在光敏材料內曝光區域的溶解度，以定義可溶區域。隨後將光敏材料顯影以透過去除可溶區域來定義第一遮罩層1402。
如第15圖的橫截面圖1500所示，執行第一圖案化製程以定義數據儲存結構116、上電極118和硬遮罩120。根據第一遮罩層1402，第一圖案化製程選擇性地將硬遮罩層(第14圖的1310)、上電極層(第14圖的1308)和數據儲存層(第14圖的1306)暴露於第一蝕刻劑1502以定義數據儲存結構116、上電極118和硬遮罩120。
如第16圖的橫截面圖1600所示，側壁間隔物122沿著數據儲存結構116、上電極118和硬遮罩120的側壁形成。在各個實施例中，側壁間隔物122可以包括氮化矽、二氧化矽、氮氧化矽等。在部分實施例中，側壁間隔物122可以透過在基板上方形成間隔物層而形成。隨後將間隔物層暴露於蝕刻劑(例如，乾蝕刻劑)，此蝕刻劑從水平表面去除間隔物層。從水平表面去除間隔物層以留下沿數據儲存結構116、上電極118和硬遮罩120的相對側之間隔物層的一部分作為側壁間隔物122。
如第17圖的橫截面圖1700所示，形成第二遮罩層1702。在部分實施例中，第二遮罩層1702可以包括光敏材料(例如，光阻)。
如第18圖的橫截面圖1800所示，根據第二遮罩層1702執行第二圖案化製程以定義第一可變電阻式記憶體裝置112a和第二可變電阻式記憶體裝置112b。第二圖案化製程選擇性地將下電極層(第17圖的1304)暴露於第二蝕刻劑1802，以定義下電極114。
如第19圖的橫截面圖1900所示，在第一可變電
阻式記憶體裝置112a和第二可變電阻式記憶體裝置112b上方形成保護層210。在部分實施例中，可以使用沉積技術(例如，物理氣相沉積、化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、濺鍍等)形成保護層210。在各種實施例中，保護層210可以包括碳化矽、矽酸四乙酯等中的一種或多種。
如第20圖的橫截面圖2000所示，上部層間介電質結構124形成在保護層210上方。形成覆蓋第一可變電阻式記憶體裝置112a和第二可變電阻式記憶體裝置112b的上部層間介電質結構124。在部分實施例中，上部層間介電質結構124可以透過沉積製程(例如，物理氣相沉積、化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積等)形成。在各種實施例中，上部層間介電質結構124可以包括二氧化矽、摻雜碳的二氧化矽、氮氧化矽、硼摻雜矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽玻璃、多孔介電材料等。
如第21圖的橫截面圖2100所示，上部互連通孔126a至126c和上部互連線128a至128b形成在嵌入式記憶體區域302中的上部層間介電質結構124內。上部互連通孔126a至126c包括與上電極118的上表面接觸的第一上部互連通孔126a和與下電極114的上表面接觸的第二上部互連通孔126b。
在邏輯區域304內的上部層間介電質結構124中還形成一個或多個互連線310與互連通孔312。在部分實
施例中，透過下面的步驟，上部互連通孔126a至126c和上部互連線128a至128b可以與一個或多個互連線310與互連通孔312同時地形成：選擇性地蝕刻上部層間介電質結構124以在上部層間介電質結構124內限定通孔和/或溝槽；在通孔和/或溝槽內形成導電材料(例如，銅、鋁等)；執行平坦化製程(例如，化學機械平坦化製程)。在部分實施例中，平坦化製程可以包括化學機械平坦化(chemical mechanical planarization,CMP)製程。
第22圖繪示形成具有可變電阻式記憶體裝置的積體晶片的方法2200的部分實施例的流程圖，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
儘管在本文中將方法2200繪示和描述為一系列步驟或事件，但是應當理解，不應以限制性的意義來解釋所示的步驟或事件的順序。例如，除了本文所示和/或描述的步驟或事件之外，部分的步驟可以以不同的順序執行和/或與其他的步驟或事件同時執行。另外，可能不需要所有示出的步驟即可實現本文描述的一個或多個實施例。此外，本文描述的一個或多個步驟可以在一個或多個單獨的步驟和/或階段中執行。
在2202，在基板上方的下部層間介電質(inter-level dielectric)結構內形成一個或多個互連層。第11圖繪示對應於步驟2202的部分實施例的橫截面
圖1100。
在2204，在下部層間介電質結構上方形成蝕刻停止材料。第12圖繪示對應於步驟2204的部分實施例的橫截面圖1200。
在2206，在蝕刻停止材料上方依序地形成下電極層、數據儲存層、上電極層和硬遮罩層。第13圖繪示對應於步驟2206的部分實施例的橫截面圖1300。
在2208處，在數據儲存層、上電極層和硬遮罩層上執行第一圖案化製程，以定義數據儲存結構、上電極和硬遮罩。第14圖至第15圖繪示對應於步驟2208的部分實施例的橫截面圖1400至1500。
在2210，沿著數據儲存結構、上電極和硬遮罩的側壁形成側壁間隔物。在部分其他實施例中，可以在步驟2212之後形成側壁間隔物。第16圖繪示與步驟2210相對應之部分實施例的橫截面圖1600。
在2212，在下電極層上執行第二圖案化製程以限定第一可變電阻式記憶體裝置和第二可變電阻式記憶體裝置，其分別具有設置在下電極和上電極之間的數據儲存結構。第17圖至第18圖繪示對應於步驟2212之部分實施例的橫截面圖1700至1800。
在2214，在第一可變電阻式記憶體裝置和第二可變電阻式記憶體裝置上方形成保護層。第19圖繪示對應於步驟2214的部分實施例的橫截面圖1900。
在2216，在保護層上方的上部層間介電質結構內
並在上電極和下電極的上表面上形成上部互連通孔。第20圖至第21圖繪示對應於步驟2216之部分其他實施例的橫截面圖2000至2100。
儘管本公開的描述是關於可變電阻式記憶體裝置，然而將可以理解，本公開不限於可變電阻式記憶體裝置，而是還可以應用於其他類型的記憶體裝置(例如，鐵電隨機存取記憶體(FeRAM)、磁阻式隨機存取記憶體(MRAM)或類似的記憶體裝置)。
因此，在部分實施例中，本公開涉及一種具有可變電阻式記憶體裝置的積體晶片，此可變電阻式記憶體裝置包括耦合至上覆互連通孔的下電極和上電極。
在部分實施例中，本公開涉及一種積體晶片。積體晶片包括：下部層間介電質結構，其圍繞在基板上方的多個下部互連層；蝕刻停止材料，其配置在下部層間介電質結構上方；下電極，其配置在蝕刻停止材料的上表面上；數據儲存結構，其設置在下電極的上表面上並用以儲存數據狀態；上電極，其設置在數據儲存結構上；第一互連通孔與下電極的上表面接觸；第二互連通孔與上電極接觸。在部分實施例中，蝕刻停止材料的上表面在下電極的最外側側壁之間連續地延伸。在部分實施例中，積體晶片還包括一個或多個側壁間隔物，其設置在下電極上方並沿著數據儲存結構和上電極的相對側壁。在部分實施例中，下電極具有在數據儲存結構正下方的第一厚度和在一個或多個側壁間隔物正下方的第二厚度，第二厚度小於第一厚度。
在部分實施例中，下電極延伸超過一個或多個側壁間隔物之相對的最外側側壁。在部分實施例中，下電極的上表面延伸超過數據儲存結構之相對的最外側側壁，並且一個或多個側壁間隔物覆蓋下電極的側壁。在部分實施例中，一個或多個側壁間隔物從上電極的側壁連續地延伸到下電極的側壁。在部分實施例中，積體晶片還包括覆蓋上電極和下電極的最外側側壁的側壁間隔物，此側壁間隔物具有與下電極接觸的第一下表面和與蝕刻停止材料接觸的第二下表面。在部分實施例中，積體晶片還包括：硬遮罩，其設置在上電極上方；側壁間隔物，其沿上電極和硬遮罩的最外側側壁設置；保護層，其接觸硬遮罩、側壁間隔物、下電極的上表面和蝕刻停止材料。在部分實施例中，積體晶片還包括：第一互連線，其接觸第二互連通孔的頂部；以及第三互連通孔，其接觸第一互連線的底部並延伸穿過蝕刻停止材料到達多個下部互連層，多個下部互連層將第三互連通孔耦合到設置在基板內並在下電極正下方的電晶體裝置。在部分實施例中，積體晶片還包括：第一側壁間隔物，其沿著上電極的側壁設置；第二側壁間隔物，其沿著下電極的側壁設置，第一側壁間隔物與第二側壁間隔物橫向地分離。
在其他實施例中，本公開涉及一種積體晶片。積體晶片包括：下電極，其配置在基板上方的蝕刻停止材料上方；數據儲存結構，其配置在下電極的上表面上並用以儲存數據狀態；上電極，其設置在數據儲存結構的上表面上；
第一互連通孔，其接觸下電極的上表面；第二互連通孔，其接觸上電極的上表面；側壁間隔物，其設置在下電極上方並沿著數據儲存結構和上電極的相對側壁，下電極延伸超過側壁間隔物之相對的最外側。在部分實施例中，積體晶片還包括：互連線，其接觸第一互連通孔的頂部；和第三互連通孔，其接觸互連線的底部並延伸穿過蝕刻停止材料到達耦合到存取裝置的多個下部互連層。在部分實施例中，蝕刻停止材料的材料延伸到垂直地位於下電極的底部和頂部之間的位置。在部分實施例中，下電極沿著第一方向和垂直於第一方向的第二方向延伸超過上電極。在部分實施例中，積體晶片還包括：硬遮罩，其設置在上電極上方；以及保護層，其位於硬遮罩上方，此保護層在數據儲存結構的相對側上接觸下電極。在部分實施例中，第一互連通孔具有與下電極接觸並具有第一寬度的下表面；並且第二互連通孔具有與上電極接觸並具有第二寬度的第二下表面，第二寬度不同於第一寬度。在部分實施例中，蝕刻停止材料的厚度在大約100埃與大約200埃之間的範圍內。
在其他實施例中，本公開涉及一種形成積體晶片的方法。此方法包括在基板上的下部層間介電質結構上形成蝕刻停止材料；在蝕刻停止材料上方依序地沉積下電極層、數據儲存層和上電極層；根據第一遮罩層在上電極層和數據儲存層上進行第一圖案化製程，以定義上電極和數據儲存結構；沿著上電極和數據儲存結構的相對側形成側壁間
隔物；根據第二遮罩層在下電極層上進行第二圖案化製程以定義下電極；在蝕刻停止材料上形成上部層間介電質結構；在上部層間介電質結構內形成第一互連通孔和第二互連通孔，第一互連通孔接觸下電極的上表面，第二互連通孔接觸上電極的上表面。在部分實施例中，第二遮罩層形成在側壁間隔物和下電極層上方。
以上概述了多個實施方式的特徵，使得本技術領域具有通常知識者可以更好地理解本公開的多個態樣。本技術領域具有通常知識者應當理解，他們可以容易地將本公開用作設計或修改其他製程和結構的基礎，以實現與本公開介紹的實施方式相同的目的和/或實現相同的益處。本技術領域具有通常知識者還應該理解，這樣的等效構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。
100:積體晶片
102:基板
104:存取裝置
106:下部層間介電質結構
108:下部互連層
110:蝕刻停止材料
110u:上表面
112:可變電阻式記憶體裝置
114:下電極
114u:上表面
116:數據儲存結構
117:導電絲
118:上電極
120:硬遮罩
122:側壁間隔物
124:層間介電質結構
126a:上部互連通孔
126b:上部互連通孔
126c:上部互連通孔
128a:上部互連線
128b:上部互連線
d1:第一距離
d2:第二距離
h:高度
Claims (10)
- 一種積體晶片，包含：一下部層間介電質結構，圍繞一基板上的複數個下部互連層；一蝕刻停止材料，設置在該下部層間介電質結構上；一下電極，設置在該蝕刻停止材料的一上表面上；一數據儲存結構，設置在該下電極並用以儲存一數據狀態；一上電極，設置在該數據儲存結構上；一第一互連通孔，接觸該下電極；一第二互連通孔，接觸該上電極；以及一第一側壁間隔物，沿著該上電極的複數個側壁設置且具有位於該下電極之一上表面上方的一最底表面，其中於一頂視圖中，該第一側壁間隔物連續地圍繞該上電極的該些側壁延伸以形成完整的環形，且該下電極連續地圍繞該第一側壁間隔物的複數個側壁延伸以形成完整的環形。
- 如請求項1所述之積體晶片，其中該蝕刻停止材料的該上表面在該下電極的複數個最外側側壁之間連續地延伸。
- 如請求項1所述之積體晶片，更包含：一第二側壁間隔物，沿著該下電極的複數個側壁設置，且橫向地以複數個非零距離而分離於該第一側壁間隔物的 該些最外側側壁，其中該下電極的一最底表面以及該第二側壁間隔物的一最底表面接觸該蝕刻停止材料。
- 如請求項1所述的積體晶片，更包含：一第二側壁間隔物，覆蓋該上電極的該些側壁和該下電極的複數個最外側側壁，該第二側壁間隔物具有與該下電極接觸的一第一下表面和與該蝕刻停止材料接觸的一第二下表面。
- 如請求項1所述的積體晶片，更包含：一硬遮罩，設置在該上電極上；一側壁間隔物，沿該上電極的該些側壁和該硬遮罩的複數個最外側側壁設置；以及一保護層，接觸該硬遮罩、該側壁間隔物、該下電極的該上表面和該蝕刻停止材料。
- 如請求項1所述的積體晶片，更包含：一第一互連線，接觸該第一互連通孔的一頂部；以及一第三互連通孔，接觸該第一互連線的一底部並延伸穿過該蝕刻停止材料到達該些下部互連層，其中該些下部互連層將該第三互連通孔耦合到設置在該基板內並在該下電極正下方的一電晶體裝置。
- 一種積體晶片，包含： 一下電極，設置在一基板上的一蝕刻停止材料上；一數據儲存結構，設置在該下電極的一上表面上並用以儲存一數據狀態；一上電極，設置在該數據儲存結構的一上表面上；一第一互連通孔，接觸該下電極的該上表面；一第二互連通孔，接觸該上電極的一上表面；以及一側壁間隔物，沿著該上電極的複數個側壁設置，且具有位於該下電極之一上表面上方的一最底表面，其中該下電極延伸超過該側壁間隔物之相對的最外側，且於一頂視圖中，該側壁間隔物連續地圍繞該上電極的該些側壁延伸以形成完整的環形，且該下電極連續地圍繞該側壁間隔物的複數個側壁延伸以形成完整的環形。
- 如請求項7所述的積體晶片，更包含：一互連線，接觸該第一互連通孔的一頂部；以及一第三互連通孔，接觸該互連線的一底部並延伸穿過該蝕刻停止材料到達耦合至一存取裝置的複數個下部互連層。
- 一種形成積體晶片的方法，包含：形成一蝕刻停止材料於一基板上的一下部層間介電質結構上；依序地沉積一下電極層、一數據儲存層和一上電極層於該蝕刻停止材料上； 依據一第一遮罩層在該上電極層和該數據儲存層上執行一第一圖案化製程，以定義一上電極和一數據儲存結構；沿著該上電極的複數個側壁和該數據儲存結構的複數個側壁形成一側壁間隔物，其中該側壁間隔物具有位於該下電極之一上表面上方的一最底表面，且於一頂視圖中，該側壁間隔物連續地圍繞該上電極的該些側壁延伸以形成完整的環形，且該下電極連續地圍繞該側壁間隔物的複數個側壁延伸以形成完整的環形；依據一第二遮罩層在該下電極層上執行一第二圖案化製程以定義一下電極；形成一上部層間介電質結構於該蝕刻停止材料上；以及形成一第一互連通孔和一第二互連通孔於該上部層間介電質結構內，其中該第一互連通孔接觸該下電極的一上表面並且該第二互連通孔接觸該上電極的一上表面。
- 如請求項9所述的方法，其中該第二遮罩層形成在該側壁間隔物和該下電極層上。
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