KR20070019248A - Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법 - Google Patents
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Abstract
MIM(Metal-Insulator-Metal) 커패시터를 포함하는 반도체집적회로 장치가 제공된다. MIM 커패시터는 능동소자 영역과 수동소자 영역을 포함하는 기판, 능동소자 영역의 기판 상에 형성된 능동소자, 능동소자를 덮으며, 내부에 능동소자의 소오스/드레인 정션 및/또는 게이트와 콘택하는 하나 이상의 콘택이 형성되어 있는 층간 절연막, 층간 절연막 상에 형성되고 콘택을 통해 능동소자와 커플링되는 제1 레벨의 배선 및 수동소자 영역의 기판 상에 층간 절연막과 제1 레벨의 배선 사이에 형성되고, 제1 레벨의 배선과 직접 연결되는 MIM 커패시터를 포함한다.
MIM 커패시터, 커패시턴스, 유전막 열처리
Description
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 MIM 커패시터의 등가회로도이다.
도 2는 도 1의 반도체 집적 회로 장치를 구현하기 위한 제1 레이아웃이다.
도 3 및 도 4는 도 2의 레이아웃을 사용하여 구현한 반도체 집적회로장치의 단면도들이다.
도 5는 도 1의 반도체 집적 회로 장치를 구현하기 위한 제2 레이아웃이다.
도 6 및 도 7은 도 5의 레이아웃을 사용하여 구현한 반도체 집적회로장치의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 MIM 커패시터의 등가회로도이다.
도 9는 도 8의 반도체 집적 회로 장치를 구현하기 위한 레이아웃이다.
도 10은 도 8의 레이아웃을 사용하여 구현한 반도체 집적회로장치의 단면도이다.
도 11 내지 도 15는 이하 도 3 및 도 4에 도시된 MIM 커패시터를 포함하는 반도체 집적회로장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 18은 도 10에 도시되어 있는 반도체 집적회로장치의 제조 방법을 설명하기 위한 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
120: 하부 전극 130: 유전막
140: 상부 전극 160a, 160b, 160c, 160d: 제1 레벨 배선
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 MIM(Metal Insulator Metal) 커패시터를 포함하는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
커패시터는 그 접합 구조에 따라서, MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터, MIM 커패시터 등으로 구분된다. 이 중에서 MIM 커패시터를 제외한 나머지 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 또, 단결정 실리콘 또는 다결정 실리콘 전극에 바이어스(bias) 전압을 인가하였을 경우에는 공핍(depletion) 영역이 발생하고, 전압이 불안정하게 되어 커패시턴스 값이 일정하게 유지되지 않는다.
따라서, 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게할 수 있으며, 전압/온도에 따른 커패시턴스의 변화율이 작은 MIM 커패시터가 다양한 아날로그 제품, 혼합 모드 신호 응용 제품 및 시스템 온 칩(SoC) 응용 제품에 적용되고 있다. 예를 들어, 유무선 통신의 아날로그 또는 혼합(mixed) 모드 신호 응용에 적용되는 아날로그 커패시터 또는 필터, 고주파 회로의 RF 커패시터, 이미지 센서의 커패시터, LDI(LCD Driver IC) 등에 MIM 커패시터가 적용되고 있다.
그런데 종래의 MIM 커패시터는 배선 사이에 형성되므로 MIM 커패시터의 성능을 향상시키기 위한 공정, 예컨대 유전막 형성후 유전막 특성을 향상시키기 위한 열처리 공정을 실시할 경우 배선이 산화되는 역효과가 생긴다. 따라서, MIM 커패시터의 제조 공정시 많은 제약이 따르고 그 결과 양호한 특성의 커패시터를 구현하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 양호한 특성의 MIM 커패시터를 구비하는 반도체 집적회로장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 양호한 특성의 MIM 커패시터를 구비하는 반도체 집적회로장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 MIM 커패시터를 구비하는 반도체 집적회로장치는 능동소자 영역과 수동소자 영역을 포함하는 기판, 상기 능동소자 영역의 기판 상에 형성된 능동소자, 상기 능동소자를 덮으며, 내부에 상기 능동소자의 소오스/드레인 정션 및/또는 게이트와 콘택하는 하나 이상의 콘택이 형성되어 있는 층간 절연막, 상기 층간 절연막 상에 형성되고 상기 콘택을 통해 상기 능동소자와 커플링되는 제1 레벨의 배선, 및 상기 수동소자 영역의 기판 상에 상기 층간 절연막과 상기 제1 레벨의 배선 사이에 형성되고, 상기 제1 레벨의 배선과 직접 연결되는 MIM 커패시터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 MIM 커패시터를 구비하는 반도체 집적회로장치의 제조 방법은 능동소자 영역과 수동소자 영역을 포함하는 기판을 제공하는 단계, 상기 능동소자 영역에 능동소자를 형성하는 단계, 상기 능동소자를 덮는 층간절연막을 형성하는 단계, 상기 층간절연막내에 상기 능동 소자의 소오스/드레인 정션 및/또는 게이트와 연결되는 하나 이상의 콘택을 형성하는 단계, 상기 수동소자 영역의 상기 층간절연막상에 MIM 커패시터를 형성하는 단계 및 상기 콘택을 통해 상기 능동소자와 커플링되고, 상기 MIM 커패시터와 직접 연결되는 제1 레벨의 배선을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 MIM 커패시터를 구비하는 반도체 집적회로장치 및 그 제조 방법에 관한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
그리고, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 MIM 커패시터(100)의 등가회로도이다. MIM 커패시터(100)는 하부 전극(B/E)과 상부 전극(T/E) 및 전극 사이에 개재된 유전막으로 구성된다. 상부 전극(T/E)과 하부 전극(B/E)에는 모두 제1 레벨의 배선(M1)을 통해 제1 전압(V1)과 제2 전압(V2)이 인가된다. 본 명세서에서 제1 레벨의 배선(M1)이란 기판 상에 형성되는 다층 배선 중 기판에 가장 가까운 배선을 지칭한다. 다시말하면, 제1 레벨의 배선(M1)이란 능동소자, 예컨대 트랜지스터들을 구비하는 층간절연막(ILD) 상에 형성되는 첫번째 배선을 지칭한다.
상부 전극 및 하부 전극에 각각 인가되는 제1 전압(V1)과 제2 전압(V2)의 전 압 차이(Vdiff=｜V2-V1 ｜)는 하기 식을 만족시킨다.
상기 식중, Q는 커패시터에 요구되는 전하량, C는 커패시턴스이다. 즉, MIM 커패시터에 요구되는 전하량에 따라 Vdiff는 달라질 수 있다. 통상적인 소자에 있어서는 Vdiff는 전원 전압(Vdd)과 접지 전압의 차에 해당한다.
도 1의 등가회로도로 표시된 본 발명의 일 실시예에 따른 MIM 커패시터(100)는 도 2와 같은 제1 레이아웃을 사용하여 구현할 수 있다. 도 2에서 120은 하부 전극 마스크 패턴을, 140은 상부 전극 마스크 패턴을, 160c는 하부 전극과 연결되는 제1 레벨 배선 마스크 패턴을 160d는 상부 전극과 연결되는 제1 레벨 배선 마스크 패턴을 각각 나타낸다.
도 2의 제1 레이아웃을 사용하여 구현한 MIM 커패시터의 단면 구조는 제1 레이아웃의 A-A'선을 따라 자른 단면도들인 도 3 및 도 4와 같이 다양한 형태를 지닐 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 MIM 커패시터는 능동 소자를 덮는 층간 절연막과 제1 레벨의 배선 사이에 형성된다. 즉, MIM 커패시터가 배선을 형성하기 전에 먼저 형성된다. 따라서, MIM 커패시터의 유전막이 배선 물질, 예컨대 구리 등에 오염되지 않을 수 있으며, 유전막 형성 후에 충분한 열처리를 행함으로써 유전율을 향상시킬 수 있다. 따라서 고 커패시턴스의 MIM 커패시터 구현이 가능하다.
도 3 및 도 4를 참조하면, 기판(101)은 능동소자 영역(A)과 수동소자 영역(B)으로 구분된다. 능동소자는 능동소자 영역(A)의 기판(101)내에 형성된 소오스/드레인 정션(107)과 소오스/드레인 정션(107)에 의해 정의되는 채널 영역 상의 게이트 절연막(102)과 게이트(104)를 포함하는 트랜지스터일 수 있다. 105는 게이트 측벽 스페이서를 나타낸다. 능동소자는 층간절연막(110)에 의해 덮인다. 층간절연막(110) 내에는 소오스/드레인 정션(107)과 접속하는 콘택(112a) 또는 게이트(104)와 접속하는 콘택(112b)이 형성되어 있다.
층간절연막(110) 상에는 제1 레벨의 배선(160a, 160b, 160c, 160d)이 형성된다. 제1 레벨의 배선(160a, 160b, 160c, 160d)은 제1 금속간 절연막(IMD)(150) 내부에 다마신 공정에 의해 형성된 싱글 다마신 배선인 것이 다층 배선 형성에 유리하다.
능동소자 영역(A)상에 형성된 제1 레벨의 배선(160a, 160b)은 각각 콘택(112a, 112b)을 통해 능동 소자와 커플링된다. 본 명세서에서 커플링(coupled, coupling)이란 두 개의 구성 요소가 서로 물리적 또는 전기적으로 직접 콘택하지 않고 중간 구조를 통해 전기적으로 함께 동작(co-operate)하는 경우를 지칭하는 의미로 사용하고, 연결(connected, connecting)이란 두 개의 구성 요소가 직접 물리적 또는 전기적으로 콘택하는 경우를 지칭하는 의미로 사용한다.
한편, 수동소자 영역(B)에는 층간절연막(110)과 제1 레벨의 배선(160c, 160d) 사이에 MIM 커패시터(C)가 형성된다. 그 결과, MIM 커패시터(C)의 상부 전극(140)과 하부 전극(120)은 각각 제1 레벨의 배선(160c, 160d)과 연결된다. 도면에 는 도시하지 않았으나, 제1 레벨의 배선(160c, 160d) 상에 상부 전극(140) 및 하부 전극(120)에 각각 인가되는 제1 전압(V1)과 제2 전압(V2)을 인가하기 위한 제2 레벨 이상의 다층 배선이 집적회로장치의 각 어플리케이션에 따라 형성될 수 있다.
제1 레벨의 배선(160a, 160b, 160c, 160d)이 싱글 다마신 배선으로 형성된 경우 MIM 커패시터(C)는 제1 금속간 절연막(150)에 의해 덮이게 된다.
MIM 커패시터(C)는 평판형 상부 전극(140), 상부 전극(140)과 완전히 오버랩되며 상부 전극(140)보다 큰 평판형 하부 전극(120) 및 상기 하부 전극(120)과 상부 전극(140) 사이에 개재된 유전막(130)을 포함한다. 상부 전극(140)과 하부 전극(120)의 크기는 집적회로장치의 각 어플리케이션에 따라 특정되며, 가능한 커패시터의 유효 면적으로 작용하는 상부 전극(140)과 하부 전극(120)의 오버랩면적이 최대화되도록 특정된다.
유전막(130)은 도 3에 도시되어 있는 바와 같이 상부 전극(140)의 하부에만 존재하거나, 도 4에 도시되어 있는 바와 같이 하부 전극(120)의 표면을 모두 덮을 수 있다.
한편, MIM 커패시터(C)와 상기 층간절연막(110) 사이에 식각정지막(115)이 개재될 수 있다. 이는 콘택(112a, 112b) 상부를 보호하기 위한 것으로 이에 대해서는 제조공정 설명시 상세히 설명한다.
도 5는 도 1의 등가회로도로 표시된 본 발명의 제1 실시예에 따른 MIM 커패시터를 구현하기 위한 제2 레이아웃이다. 하부 전극(120)과 연결되는 제1 레벨 배선(160d)이 하부 전극(120) 상에만 존재하는 콘택 형상이 아니라 하부 전극(120)으 로부터 외부로 연장된 라인 형상으로 구현된다는 점에 있어서, 도 2의 제1 레이아웃과 차이가 있으며, 나머지 패턴들은 동일하다.
도 5의 제2 레이아웃을 사용하여 구현한 MIM 커패시터의 단면 구조는 도 5의 A-A' 선을 따라 자른 단면도들인 도 6 및 도 7과 같이 다양한 형태로 구현될 수 있다
도 6 및 도 7을 참고하면, 하부 전극(120)과 연결되는 제1 레벨 배선(160d)이 하부 전극(120) 상으로부터 MIM 커패시터(C)의 외부로 연장되어 하부 전극(120)의 상면 및 측면과 연결된다는 점에 있어서, 도 3 및 도 4의 단면도와 차이가 있으며 나머지 구조는 동일하다.
도 8은 본 발명의 다른 실시예에 따른 MIM 커패시터(200)의 등가회로도이다. 다른 실시예에 따른 MIM 커패시터(200)는 상부 전극(T/E)에는 제1 레벨의 배선(M1)을 통해 제1 전압(V1)이 인가되는 반면, 하부 전극(B/E)에는 기판에 형성된 정션 영역을 통해 제2 전압(V2)이 인가된다는 점에 있어서, 일 실시예와 차이가 있다.
도 8의 등가회로도로 표시된 본 발명의 다른 실시예에 따른 MIM 커패시터(200)는 도 9와 같은 레이아웃을 사용하여 구현할 수 있다. 도 9에서 120은 하부 전극 마스크 패턴을, 140은 상부 전극 마스크 패턴을, 160c는 하부 전극과 연결되는 제1 레벨 배선 마스크 패턴을 112c는 하부 전극과 정션을 커플링하는 콘택 마스크 패턴을 각각 나타낸다.
도 9의 레이아웃을 사용하여 구현한 MIM 커패시터의 단면 구조는 도 9의 A-A'선을 따라 자른 단면도인 도 10과 같이 구현될 수 있다.
도 10을 참조하면, 기판(101)은 능동소자 영역(A)과 수동소자 영역(B)으로 구분된다. 능동소자는 능동소자 영역(A)의 기판(101)내에 형성된 소오스/드레인 정션(107)과 소오스/드레인 정션에 의해 정의되는 채널 영역 상의 게이트 절연막(102)과 게이트(104)를 포함하는 트랜지스터일 수 있다. 105는 게이트 측벽 스페이서를 나타낸다. 능동소자는 층간절연막(110)에 의해 덮인다. 층간절연막(110) 내에는 소오스/드레인 정션(107)과 접속하는 콘택(112a) 또는 게이트(104)와 접속하는 콘택(112b)이 형성되어 있다.
한편, 수동소자 영역(B)의 기판(101)에는 능동소자의 소오스/드레인 정션(107)과 함께 형성된 정션(108) 영역이 형성되어 있다. 그리고 정션(108) 영역 상에 형성된 층간절연막(110) 내에는 정션(108) 영역과 연결되는 콘택(112c)이 형성되어 있다.
층간절연막(110) 상에는 제1 레벨의 배선(160a, 160b, 160c)이 형성된다. 제1 레벨의 배선(160a, 160b, 160c)은 제1 금속간 절연막(IMD)(150) 내부에 다마신 공정에 의해 형성된 싱글 다마신 배선인 것이 다층 배선 형성에 유리하다.
능동소자 영역(A)상에 형성된 제1 레벨의 배선(160a, 160b)은 각각 콘택(112a, 112b)을 통해 능동 소자와 커플링된다.
한편, 수동소자 영역(B)에는 층간절연막(110)과 제1 레벨의 배선(160c) 사이에 MIM 커패시터(C)가 형성된다. 그 결과, MIM 커패시터(C)의 상부 전극(140)은 제1 레벨의 배선(160c)과 연결된다. 도면에는 도시하지 않았으나, 제1 레벨의 배선(160c) 상에 상부 전극(140) 및 하부 전극(120)에 각각 인가되는 제1 전압(V1)과 제2 전압(V2)을 인가하기 위한 제2 레벨 이상의 다층 배선이 집적회로장치의 각 어플리케이션에 따라 형성될 수 있다.
제1 레벨의 배선(160a, 160b, 160c)이 싱글 다마신 배선으로 형성된 경우 MIM 커패시터(C)는 제1 금속간 절연막(150)에 의해 덮이게된다.
MIM 커패시터(C)는 평판형 상부 전극(140), 평판형 하부 전극(120) 및 상부 전극(140)과 하부 전극(120) 사이에 개재된 유전막(130)을 포함한다. 상부 전극(140)과 하부 전극(120)이 실질적으로 동일한 크기인 것이 MIM 커패시터(C)의 면적을 최소화하면서도 커패시턴스를 최대화할 수 있다. 상부 전극(140)과 하부 전극(120)의 크기는 집적회로장치의 각 어플리케이션에 따라 특정된다.
이하 도 11 내지 도 15를 참조하여 도 3 및 도 4에 도시된 MIM 커패시터를 구비하는 반도체 집적회로장치를 제조하는 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 11을 참고하면, 소자 분리 공정을 진행하여 기판(101)상에 활성 영역을 정의한후, 기판(101)의 농동소자 영역(A)에 능동소자를 형성한다. 구체적으로, 게이트 절연막 및 도전막을 형성한 후, 이를 차례대로 패터닝하여 게이트(104), 게이트절연막(102)을 차례대로 형성하고 게이트 스페이서(105)를 형성한다. 형성하고자 하는 능동 소자의 특성에 따라 게이트 스페이서(105) 형성 전 및/또는 후에 이온주입을 실시하여 소오스/드레인 정션(107)을 형성하여 능동소자를 완성한다. 능동소 자가 형성된 기판(101) 전면에 층간절연막(110)을 형성한다. 계속해서, 층간절연막(110) 내에 소오스/드레인 정션(107) 및/또는 게이트(104) 상면을 노출시키는 콘택홀을 형성한 후, 텅스텐 등의 금속으로 매립하여 콘택(112a, 112b)을 형성한다.
도 12를 참고하면, 콘택(112a, 112b)이 형성된 층간절연막(110) 상에 식각정지막(115), 하부전극용 도전막(119), 유전막(129) 및 상부전극용 도전막(139)을 차례대로 형성한다.
식각정지막(115)은 후속의 식각공정시 콘택(112a, 112b) 상면을 보호하기 위해 형성한다. 따라서, 식각정지막(115)은 층간절연막(110)에 대한 식각선택비가 큰 물질로 형성할수 있다. 층간절연막(110)을 산화막계 물질로 형성한경우 식각정지막(115)은 질화막계 물질로 형성할 수 있다. 하부전극용 도전막(119)과 상부전극용 도전막(129)은 각각 Ti, TiN, TiW, Ta, TaN, W, WN, Pt, Ir, Ru, Rh, Os, Pd, Al 단일막 또는 이들의 적층막으로 500 내지 1000Å 정도의 두께로 형성될 수 있다.
유전막(129)은 SiO2막, SixNy막, SixCy막, SixOyNz막, SixOyCz, AlxOy막, HfxOy막, TaxOy막, 고유전율(high k) 막의 단일막 또는 이들의 적층막등으로 형성될 수 있다. 유전막(129)은 200 내지 700Å 정도의 두께로 형성될 수 있다.
유전막(129) 하부에는 고온 열처리의 제한 조건으로 작용하는 배선층이 없기 때문에 형성후 산소를 포함하는 분위기에서 열처리를 실시하여 유전막(129)의 누설전류 특성을 향상시켜 줄 수 있다. 산소를 포함하는 분위기는 O2, O3 또는 N2O 분위기일 수 있다. 열처리는 플라즈마 장비내에서 수행하는 플라즈마 처리(plasma process) 또는 열적 처리(thermal process)가 사용될 수 있다. 플라즈마 처리는 O2, O3 또는 N2O 플라즈마의 산화력이 너무 크므로 하부전극이 산화되지 않는 온도인 300 내지 500℃ 에서 실시하는 것이 바람직하다. 열적 처리는 400 내지 700℃ 에서 실시하는 것이 효율 관점에서 적합하다.
본 발명에서는 열처리의 실시의 큰 제약 조건으로 작용하는 배선의 형성전에 유전막이 형성되므로 아무런 제약을 받지않고 유전막의 열처리를 효과적으로 수행할 수 있다.
도 13을 참고하면, 상부 전극을 정의하는 마스크 패턴(도 2의 140 참고)을 사용하여 상부 전극용 도전막(139)을 패터닝하여 상부 전극(140)을 완성한다.
이 때, 도면의 좌측에 도시되어 있는 바와 같이 유전막(129)을 상부 전극(140)과 동일하게 패터닝하여 상부 전극(140)의 하부에만 유전막 (130)이 잔류하도록 하거나, 식각 공정이 유전막(129) 중간에서 중단되도록 하여 도면의 우측에 도시되어 있는 바와 같이 하부 전극용 도전막(119) 상부에 유전막(129)이 잔류할 수 있도록 할 수 있다.
도 14를 참고하면, 하부 전극을 정의하는 마스크 패턴(도 2의 120 참고)을 사용하여 하부 전극(120)을 완성하여 MIM 커패시터(C)를 완성한다.
도 15를 참고하면, 제1 금속간 절연막(150)을 형성한 후, 제1 레벨의 배선이 형성될 트렌치(Ta, Tb, Tc, Td)를 형성한다.
MIM 커패시터(C)로 인해 능동소자 영역(A)과 수동소자 영역(B)에 글로벌(global) 단차가 생성될 수 있다. 따라서, 선택적으로 제1 금속간 절연막(150)에 대해 CMP(Chemicla Mechanical Polishing) 등의 평탄화공정을 실시하여 단차를 없 앨수 있다.
트렌치(Ta, Tb, Tc, Td) 형성시 식각 정지막(115)이 하부 콘택(112a, 112b)이 식각공정에 의해 손상되는 것을 방지할 수 있다.
하부 전극(120)을 노출시키기 위한 트렌치(Td)의 형상은 도 5에 도시되어 있는 바와 같이 라인 형태로 형성될 수도 있음은 물론이다.
이후, 트렌치(Ta, Tb, Tc, Td)를 매립하는 도전막을 형성한다. 도전막으로 구리(Cu)막을 형성하는 경우에는 트렌치(Ta, Tb, Tc, Td) 내벽과 바닥에 장벽막과 Cu 시드(seed)막을 차례대로 형성한 후, Cu막(111)을 전기 도금(electroplating)법에 의하여 형성한다. 이어서, 도전막을 평탄화하여 도 3 및 도 4에 도시되어 있는 바와 같이 싱글 다마신 형태의 제1 레벨의 배선(160a, 160b, 160c, 160d)을 형성한다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 능동소자 및 수동소자에 각각 각각 전기적 신호의 입출력이 가능하도록 하는 제2 레벨 이상의 다층 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 집적회로장치를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 16 내지 도 18을 참고하여 도 8 내지 도 10에 도시되어 있는 본 발명의 다른 실시예에 따른 MIM 커패시터를 포함하는 반도체 집적회로장치의 제조방법을 설명한다.
도 16을 참고하면, 소자 분리 공정을 진행하여 기판(101)상에 활성 영역을 정의한후, 기판(101)의 농동소자 영역(A)에 능동소자를 형성하고, 수동소자 영역(B)에 정션영역을 형성한다. 구체적으로, 게이트 절연막(102) 및 게이트(104)를 차례대로 형성한 후, 게이트 스페이서(105)를 형성한다. 형성하고자 하는 능동소자의 특성에 따라 게이트 스페이서(105) 형성 전 및/또는 후에 이온주입을 실시하여 소오스/드레인 정션(107)을 형성하여 능동소자를 완성한다. 한편, 능동소자 영역(A)에 소오스/드레인 정션(107) 형성시 수동소자 영역(B)에도 불순물을 주입하여 정션영역(108)을 형성한다.
이어서, 기판(101) 전면에 층간절연막(110)을 형성한다. 계속해서, 능동소자 영역(A)에는 제1 레벨의 배선을 소오스/드레인 정션(107) 및/또는 게이트(104)와 커플링시키기 위한 콘택(112a, 112b)을 수동소자 영역(B)에는 MIM 커패시터의 하부 전극을 정션(108)과 커플링시키기 위한 콘택(112c)을 형성한다.
도 17을 참고하면, 일 실시예의 제조방법에서 설명한 바와 실질적으로 동일하게 콘택(112a, 112b, 112c)이 형성된 층간절연막(110) 상에 하부전극용 도전막, 유전막, 상부전극용 도전막을 차례대로 형성한다. 이어서, 도 9에 도시되어 있는 상, 하부 전극 마스크 패턴(120, 140)을 식각 마스크로 사용하여 상부전극용 도전막, 유전막, 및 하부전극용 도전막을 차례대로 식각하여 MIM 커패시터(C)를 완성한다.
일 실시예의 제조방법에서 설명한 바와 실질적으로 동일하게 유전막에 대해서 열처리를 수행함으로써 유전막(130)의 특성을 향상시킬 수 있다.
도 18을 참고하면, 제1 금속간 절연막(150)을 형성한 후, 제1 레벨의 배선이 형성될 트렌치(Ta, Tb, Tc)를 형성한다. 이후, 공정은 일 실시예의 제조방법에서 설명한 바와 실질적으로 동일하게 수행하여 MIM 커패시터를 포함하는 반도체 집적회로장치를 완성한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
유전막으로 Al2O3/Ta2O5/Al2O3 복합막을 형성한 후, O3 분위기하 400℃ 에서 열처리한 경우와 O3 분위기하 500℃에서 열처리한 경우에 대하여 각각 누설전류를 측정하였다. 도 19a는 O3 분위기하 400℃ 에서 열처리한 경우를 도 19b는 O3 분위기하 500℃에서 열처리한 경우를 각각 나타낸다. 유전막을 고온에서 열처리할수록 누설전류가 훨씬 감소하는 것을 알 수 있다. 따라서, 본 발명의 경우에는 배선 하부에 MIM 커패시터가 형성되기 때문에 배선으로 인한 열처리 공정의 제약을 받지 않고 열처리의 조건을 원하는 누설전류 특성에 맞추어 실시함으로써 MIM 커패시터의 특성을 효과적으로 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, MIM 커패시터를 구성하는 각 구성요소들의 두께, 크기, 구성 물질, 이들의 형성방법 및 식각 방법 등은 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
본 발명의 MIM 커패시터는 능동소자를 덮는 층간절연막과 제1 레벨의 배선 사이에 형성된다. 따라서, MIM 커패시터를 구성하는 유전막이 배선 물질 등에 의해 오염되지 않으며, 유전 특성을 향상시키기 위한 열처리를 공정 조건의 제약을 받지 않고 실시할 수 있으므로, 유전막의 특성을 효과적으로 향상시킬 수 있다. 따라서,양호한 특성의 MIM 커패시터를 구현할 수 있다.
Claims (20)
- 능동소자 영역과 수동소자 영역을 포함하는 기판;상기 능동소자 영역의 기판 상에 형성된 능동소자;상기 능동소자를 덮으며, 내부에 상기 능동소자의 소오스/드레인 정션 및/또는 게이트와 콘택하는 하나 이상의 콘택이 형성되어 있는 층간 절연막;상기 층간 절연막 상에 형성되고 상기 콘택을 통해 상기 능동소자와 커플링되는 제1 레벨의 배선; 및상기 수동소자 영역의 기판 상에 상기 층간 절연막과 상기 제1 레벨의 배선 사이에 형성되고, 상기 제1 레벨의 배선과 직접 연결되는 MIM 커패시터를 포함하는 반도체 집적회로장치.
- 제1 항에 있어서, 상기 MIM 커패시터는 내부에 상기 제1 레벨의 배선이 형성되는 제1 금속간 절연막에 의해 덮이고, 상기 제1 레벨의 배선은 상기 제1 금속간 절연막내에 형성된 다마신 배선인 반도체 집적회로장치.
- 제1 항에 있어서, 상기 MIM 커패시터는 평판형 상부 전극, 상기 상부 전극과 상기 상부 전극보다 큰 평판형 하부 전극 및 상기 하부 전극과 상부 전극 사이에 개재된 유전막을 포함하며, 상기 상부 전극과 상기 하부 전극은 각각 상기 제1 레벨의 배선과 연결되는 반도체 집적회로장치.
- 제3 항에 있어서, 상기 유전막은 상기 상부 전극의 하부에만 존재하는 반도체 집적회로장치.
- 제3 항에 있어서, 상기 유전막은 상기 하부 전극의 표면을 모두 덮고 있는 반도체 집적회로장치.
- 제1 항에 있어서, 상기 MIM 커패시터는 평판형 상부 전극, 평판형 하부 전극 및 상기 상부 전극과 하부 전극 사이에 개재된 유전막을 포함하며, 상기 상부 전극은 상기 제1 레벨의 배선과 연결되고, 상기 하부 전극은 상기 기판내에 형성된 정션 영역과 커플링되는 반도체 집적회로장치.
- 제6 항에 있어서, 상기 상부 전극과 하부 전극의 크기는 실질적으로 동일한 반도체 집적회로장치.
- 제1 항에 있어서, 상기 MIM 커패시터와 상기 층간절연막 사이에 식각정지막이 개재된 반도체 집적회로장치.
- 능동소자 영역과 수동소자 영역을 포함하는 기판을 제공하는 단계;상기 능동소자 영역에 능동소자를 형성하는 단계;상기 능동소자를 덮는 층간절연막을 형성하는 단계;상기 층간절연막내에 상기 능동 소자의 소오스/드레인 정션 및/또는 게이트와 연결되는 하나 이상의 콘택을 형성하는 단계;상기 수동소자 영역의 상기 층간절연막상에 MIM 커패시터를 형성하는 단계; 및상기 콘택을 통해 상기 능동소자와 커플링되고, 상기 MIM 커패시터와 직접 연결되는 제1 레벨의 배선을 형성하는 단계를 포함하는 반도체 집적회로장치의 제조방법
- 제9 항에 있어서, 상기 제1 레벨의 배선을 형성하는 단계는상기 MIM 커패시터를 덮는 제1 금속간 절연막을 형성하는 단계; 및상기 제1 금속간 절연막 내에 싱글 다마신 배선 형태로 상기 제1 레벨의 배선을 형성하는 단계를 포함하는 반도체 집적회로장치의 제조방법.
- 제9 항에 있어서, 상기 MIM 커패시터를 형성하는 단계는유전막을 형성하는 단계; 및상기 유전막을 열처리하는 단계를 포함하는 반도체 집적회로장치의 제조방법.
- 제11 항에 있어서, 상기 열처리 단계는 산소를 포함하는 분위기하에서 수행 되는 반도체 집적회로장치의 제조방법.
- 제11 항 또는 제12 항에 있어서, 상기 열처리는 300 내지 500℃에서의 플라즈마 처리에 의해 수행되는 반도체 집적회로장치의 제조방법.
- 제11 항 또는 제12 항에 있어서, 상기 열처리는 400 내지 700℃에서의 열적 처리에 의해 수행되는 반도체 집적회로장치의 제조방법.
- 제9 항에 있어서, 상기 MIM 커패시터를 형성하는 단계는평판형 상부 전극, 상기 상부 전극보다 큰 평판형 하부 전극 및 상기 하부 전극과 상부 전극 사이에 개재된 유전막을 포함하며, 상기 상부 전극과 상기 하부 전극은 각각 상기 제1 레벨의 배선과 콘택하는 MIM 커패시터를 형성하는 단계인 반도체 집적회로장치의 제조방법.
- 제15 항에 있어서, 상기 유전막은 상기 상부 전극의 하부에만 존재하도록 형성하는 반도체 집적회로장치의 제조방법.
- 제15 항에 있어서, 상기 유전막은 상기 하부 전극의 표면을 모두 덮도록 형성하는 반도체 집적회로장치의 제조방법.
- 제9 항에 있어서, 상기 능동소자를 형성하는 단계시 상기 수동소자 영역에도 정션 영역을 형성하고,상기 콘택을 형성하는 단계시 상기 수동소자 영역에 상기 정션 영역과 연결되는 하나 이상의 콘택을 형성하고,상기 MIM 커패시터는 평판형 상부 전극, 평판형 하부 전극 및 상기 상부 전극과 하부 전극 사이에 개재된 유전막을 포함하며, 상기 상부 전극은 상기 제1 레벨의 배선과 연결되고, 상기 하부 전극은 상기 정션 영역과 연결되는 하나 이상의 콘택을 통해 상기 정션 영역과 커플링되는 반도체 집적회로장치의 제조 방법.
- 제18 항에 있어서, 상기 상부 전극과 하부 전극의 크기는 실질적으로 동일한 반도체 집적회로장치의 제조 방법.
- 제9 항에 있어서, 상기 콘택을 형성하는 단계 후에 상기 층간절연막 상에 식각정지막을 형성하는 단계를 더 포함하는 반도체 집적회로장치의 제조 방법.
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