KR20030003328A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 커패시터 제조공정중 유전막 형성후 증착하는 상부전극 형성을 단차피복성이 우수한 원자층증착 방법을 사용하여 증착함으로서 안정적인 반도체 소자의 커패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 커패시터 제조방법은, 층간절연막이 오픈되어 콘택홀이 형성된 반도체 기판이 준비되는 단계; 상기 콘택홀에 콘택 플러그를 형성하고, 커패시터 산화막을 증착하는 단계; 상기 커패시터 산화막를 식각하여 상기 콘택플러그가 노출되는 홀 패턴을 형성하는 단계; 상기 결과물 전면에 하부전극을 형성하는 단계; 상기 하부전극 상에 제1 유전막을 증착하고 열처리를 하는 단계; 상기 제1 유전막 상에 제2 유전막를 증착하고 열처리를 하는 단계; 및 상기 제2 유전막 위로 상부전극을 원자층증착 방법으로 증착하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 컨케이브(concave) 커패시터 제조 공정에 관한 것이다.
반도체 기억 소자들 중의 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 커패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.
따라서 제한된 셀 면적내에 메모리 커패시터의 용량을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께)와 같이, 첫째는 유전체의 두께를 감소시키는 방법, 둘째는 커패시터의 유효면적을 증가시키는 방법, 셋째는 비유전율이 높은 재료를 사용하는 방법이 고려되어 왔다.
이 가운데, 커패시터의 구조를 단순 스택(stack) 구조, 컨케이브 구조, 실린더(sylinder) 구조, 다층 핀(pin) 구조 등과 같이 3차원 구조로 하여 커패시터의 유효 표면적을 증가시키는 방법이 개발 되어 왔으며, 소자의 다자인 룰 감소에 따라 커패시터의 내부 공간은 작아지고 높이는 계속 증가하고 있다. 한편, 현재 기가(Giga)용 기억소자인 커패시터 재료로 고유전율 (Ba1-xSrx)TiO3(이하 BST)박막을 적용하기 위한 연구가 활발히 진행되고 있다.
0.10㎛ 이하의 셀 크기를 가지는 소자에서는 BST 박막을 유전 재료로 사용하더라도 3차원적 입체구조의(예를 들면 콘케이브 구조) 스토리지 노드(storage node)를 형성하여야 한다. 이때 전극 물질로는 Pt(platinum), Ru(Ruthenuim) 또는 Ir(iridium)등을 사용한다.
이하 도면을 참조하여 콘케이브 커패시터 제조공정의 종래 기술을 상세히 설명하면 다음과 같다.
도1을 참조하여 살펴보면, 트랜지스터(도시 안됨)가 형성된 기판(10)에 층간 절연막(11)으로 SiO2를 증착하고, 하부층 보호를 위한 Si3N4(15)층을 층착하고, 트랜지스터의 액티브 영역과 커패시터의 하부전극과 연결하기 위해 스토리지 노드 컨택홀을 형성한다.
상기 스토리지 노드 콘택홀에 폴리실리콘(poly-si)으로 리세스된(recessed) 스토리지 노드 콘택 플러그(12)를 형성하고, 상기 콘택플러그(12)의 리세스 내에 오믹콘택을 위한 접촉막으로 TiSi2(13) 및 확산 방지막으로 TiN(14)를 형성한다.
다음으로 커패시터 형성을 위한 커패시터산화막으로 SiO2(16)를 증착한 후 컨택 홀과 하부전극(17)이 연결될 수 있도록 상기 커패시터산화막을 식각하여 홀 패턴을 형성한다.
상기 홀 패턴 부분에 확산방지막(14)과 연결되는 하부 전극(17)을 형성한다. 하부전극 물질로는 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 Ru을 사용한다. 이어 이웃하는 하부전극과의 분리를 위해서, 에치백(Etch back)을 실시한후 유전막(18)으로 BST을 증착한다. 이후 상부전극(19)을 화학기상증착으로 Ru로 증착하여 커패시터를 완성한다.
종래 기술로 0.10㎛ 이하의 셀 크기를 가지는 고집적 소자에 적용되는 커패시터를 제조할 경우 하부전극 및 유전막 증착후 상부전극을 증착하기 위해 남아 있는 공간은 200 ~ 500Å 범위 사이의 매우 좁은 홀(도1의 A)이다.
이를 화학기상증착 방법을 이용해서 상부전극을 증착하더라도 채워야 할 홀의 지름이 너무 작아 일정하게 증착하기 어렵다.
즉, 홀의 꼭대기(top) 부분에 오버행(overhang)이 발생하여 상부전극 증착후 보이드(void)를 피할 수 없으며, 어스팩트 비(aspect ratio)가 높을 경우 상부 전극이 홀의 바닥부분을 채우기 전에 꼭대기 부분이 닿아버려 캐피시터 형성이 불가능하게 된다.
본 발명은 고집적 반도체 소자의 커패시터 제조공정중 유전막 형성후 증착하는 상부전극 형성을 단차피복성이 우수한 ALD 방법을 사용하여 증착함으로서 안정적인 반도체 소자의 커패시터 제조 방법을 제공함을 그 목적으로 한다.
도1은 종래 기술에 따라 제조된 컨케이브 구조의 커패시터를 도시한 단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 컨케이브 커패시터 제조 공정 단면도.
*도면의 주요 부분에 대한 부호 설명
21 : 층간절연막22 : 스토리지 노드 콘택플러그
26 : 커패시터 옥사이드27 : 하부전극
28 : 제1 유전막29 : 제2 유전막
30 : 상부전극
상기 목적을 달성하기 위한 본 발명은 층간절연막이 오픈되어 콘택홀이 형성된 반도체 기판이 준비되는 단계; 상기 콘택홀에 콘택 플러그를 형성하고, 커패시터 산화막을 증착하는 단계; 상기 커패시터 산화막를 식각하여 상기 콘택플러그가 노출되는 홀 패턴을 형성하는 단계; 상기 결과물 전면에 하부전극을 형성하는 단계; 상기 하부전극 상에 제1 유전막을 증착하고 열처리를 하는 단계; 상기 제1 유전막 상에 제2 유전막를 증착하고 열처리를 하는 단계; 및 상기 제2 유전막 위로 상부전극을 원자층증착 방법으로 증착하는 단계를 포함하여 이루어진다.
본 발명은 유전막 형성후 상부전극은 원자층증착(Atomic layer Deposition, 이하 ALD)방법을 적용하여 TiN을 증착하는 것이다. ALD 방법을 적용할 경우 원자 단위로 층을 형성하기 때문에, 증착된 필름(film)의 단차 피복성(step coverage) 특성이 매우 우수하여 아주 좁은 공간의 홀일지라도, 균일한 층를 가지는 상부전극을 형성할 수 있다.
그런데, TiN을 BST 유전막 위에 곧바로 증착하여 커패시터를 형성할 경우 누설 전류 특성이 매우 나쁘다. 이를 해결하기 위해 BST 유전막위에 Ta2O5 또는 TiO2로 유전막을 얇게 증착하여 2중 유전막을 형성한 후 그 위에 ALD방법으로 TiN을 증착하여 커패시터를 제조함으로써 개선된 누설 전류 특성을 확보 할 수 있다. TiN을 전극으로 사용할 경우 Pt, Ru, Ir 등과 같은 물질을 전극으로 사용할 때에 비해 제조원가가 매우 낮아지며 TiN 공정은 상당히 안정화 된 공정이어서 제조원가나 공정 적용 측면에서 매우 유리하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도2a 내지 도2e는 본 발명의 실시예를 나타내는 공정 단면도이다.
먼저, 도2a를 참조하여 살펴보면, 트랜지스터가 형성되어 있는 반도체 기판(20)에 층간 절연막으로 SiO2(21) 및 Si3N4(25)층을 층착하고, 트랜지스터의 액티브 영역과 커패시터의 하부전극과 연결하기 위해 스토리지 노드 컨택홀을 형성한다. 상기 Si3N4(25)는 500Å 정도로 증착하며, 그 용도는 SiO2(21) 증착후 식각할 때 균일하게 식각되도록 하며, 하부층을 보호하기 위한 것이다.
상기 스토리지 노드 콘택홀에 폴리실리콘(poly-si)으로 리세스된(recessed) 스토리지 노드 콘택 플러그(22)를 형성하고, 상기 콘택플러그(22)의 리세스 내에 오믹콘택을 위한 접촉막으로 TiSi2(23) 및 확산방지막으로 TiN(24)를 형성한다.
여기서 폴리실리콘과 하부전극 사이의 반응을 막기 위해 증착하는 확산방지막으로 내열설이 우수한 TiN 등 2원계 Nitride 계열의 물질이나 내산화성을 높이기 위하여 TiSiN, TiAIN 등의 삼원계 Nitride 계열의 물질을 사용할 수 있다.
다음으로 콘캐이브형 커패시터 형성을 위한 커패시터산화막으로 SiO2(26)를 5000 ~ 20000 Å 범위로 증착한다.
이어 도2b를 참조하여 살펴보면, 하부전극 형성을 위해 SiO2(26)를 식각하여 홀을 형성한다. 이때 캡 SiO2(26)하부에 Si3N4(25)가 있어 SiO2(26) 식각시 하부 SiO2가 손상을 받지 않고 식각이 완료된다.
이어 도2c를 참조하여 살펴보면, 상기 식각된 홀에 하부전극(27)으로 Ru를 화학기상증착 방법을 이용하여 증착한다. 상기 하부전극 증착후 Ru 내 불순물을 제거하기 위해 400℃ ~ 700℃ 의 온도에서 질소(Nitrogen) 분위기에서 열처리를 실시한다. 이어 포토레지스트를 도포 한다음 에치백(etch-back) 또는 화학기계연마(Chemical Mechanial Polish, CMP) 공정을 통해 셀과 셀에 연결되어 있는 하부전극(27)을 분리한다. 하부전극(27)으로 Pt를 대신 사용할 수 있다
이어 도2d를 참조하여 살펴보면, 상기 하부전극(27) 위로 유기금속 화학기상증착(Matel Organic CVD) 방법을 이용하여 제1 유전막으로 BST(28)을 350 ~ 500℃ 온도에서 100 ~ 500Å 범위로 증착한다. 그리고 BST(28) 박막의 결정화를 위한 열처리를 다음의 2단계로 실시한다. 먼저 1단계는 BST(28) 박막의 결정화를 위해 급속열처리(Rapid Thermal Processing, RTP)를 이용하여 500 ~ 800 ℃ 온도로 질소 분위기에서 실시한다. 그다음 2단계로 BST(28) 박막내 부족한 산소를 공급하기 위해 300 ~ 500 ℃ 온도로 산소 분위기에서 급속열처리를 이용하여 실시한다.
상기 급속 열처리 대신에 250 ~ 500 ℃ 온도로 N2O 플라즈마 또는 UV-O3를 이용하여 열처리를 실시할 수 있다.
다음에 제2 유전막(29)으로 Ta2O5 또는 TiO2를 30 ~ 200Å 범위로 증착한다. 제2 유전막 역시 특성 향상을 위해 급속열처리(Rapid Thermal Processing, RTP)를 이용하여 500 ~ 800 ℃ 온도로 질소 분위기에서 열처리를 실시한후 산소를 공급하기 위해 300 ~ 500 ℃ 온도로 산소 분위기에서 급속열처리를 이용하여 실시한다. 여기서도 상기 급속 열처리 대신에 250 ~ 500 ℃ 온도로 N2O 플라즈마, UV-O3를 이용하여 열처리를 실시할 수 있다.
유전막으로 Ta2O5/BST 또는 TiO2/BST의 이중으로 유전막(28,29)을 형성할 경우 BST 유전막에 비해 유전율은 조금 손해를 보지만, 누설전류 특성이 좋아지는 장점이 있다.
이어 도2e를 참조하여 살펴보면, 상기 제2 유전막 위로 상부전극(30)을 ALD 방법을 이용해서 TiN 또는 Ru 을 증착한다. 다음으로 커패시터의 전기적 특성 향상을 위해 후열처리를 질소 또는 산소 분위기에서 온도 400 ~ 600℃ 범위로,로(Furnace)열처리 또는 급속 열처리로 실시한다.
상부전극(30)으로 사용하는 TiN은 Pt, Ru, Ir 등과 같은 물질을 전극으로 사용할 때에 비해 제조원가가 낮아 경제적인 측면으로도 유리하고, 이미 양산에 적용하고 있는 일반적인 공정이어서 쉽게 적용이 가능하다. 그리고 ALD 방법은 원자 단위로 층을 형성하기 때문에 단차 피복성이 매우 우수하여, 좁은 공간의 홀에서도 균일한 두께를 가지는 상부전극을 형성할 수 있다.
본 발명에서 적용한 콘케이브 구조의 커패시터 대신 일반적인 스택(Stack) 구조를 가지는 커패시터 구조에서도 적용할 수 있다. 이때에는 하부전극으로 물리기상증착(Physical Vapor Deposition) 방법으로 Pt를 증착하여 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본발명에 따르면, 반도체 소자 커패시터의 유전막 형성후 증착하는 상부전극을 원자층증착방법을 적용하여 TiN을 증착하므로 어스펙스비(aspect ratio)가 큰 상부전극용 홀일지라도 바닥부분을 채우기 전에 상단부분이 막히는 현상을 없앨수 있는 커패시터를 용이하게 제조할 수 있다.
또한 BST유전막위로 Ta2O5나 TiO2 유전막을 얇게 증착하여 이중 유전막을 형성함으로 상부전극으로 사용되는 TiN을 BST 유전막위에 바로 증착할 시에 생기는 누설전류의 문제점을 해결할 수 있는 커패시터를 제조할 수 있다.
Claims (11)
- 층간절연막이 오픈되어 콘택홀이 형성된 반도체 기판이 준비되는 단계;상기 콘택홀에 콘택 플러그를 형성하고, 커패시터 산화막을 증착하는 단계;상기 커패시터 산화막를 식각하여 상기 콘택플러그가 노출되는 홀 패턴을 형성하는 단계;상기 결과물 전면에 하부전극을 형성하는 단계;상기 하부전극 상에 제1 유전막을 증착하고 열처리를 하는 단계;상기 제1 유전막 상에 제2 유전막를 증착하고 열처리를 하는 단계; 및상기 제2 유전막 위로 상부전극을 원자층증착 방법으로 증착하는 단계를 포함하여 이루어진 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극은 Ru 또는 Pt를 사용하여 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제1 유전막으로 BST를 사용하는 것을 특징으로 하는 반도체 커패시터제조 방법.
- 제 1 항에 있어서,상기 제2 유전막으로 Ta2O5 또는 TiO2를 사용하는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제1 유전막은 100 ~ 500Å 범위로 증착하는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제1 유전막은 350 ~ 500℃ 범위의 온도에서 증착하는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제1 유전막 증착후 하는 열처리로는,급속열처리를 이용하여 500 ~ 800℃ 범위의 온도에서 질소 분위기에서 하는 제1 단계; 및300 ~ 500 ℃범위의 온도에서 산소 분위기에서 급속열처리를 하는 제2 단계로 이루어지는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제2 유전막 증착후 하는 열처리로는,급속열처리를 이용하여 500 ~ 800℃ 범위의 온도에서 질소 분위기에서 하는 제1 단계; 및300 ~ 500 ℃ 범위의 온도에서 산소 분위기에서 급속열처리를 하는 제2 단계로 이루어지는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제2 단계는 250 ~ 500 ℃ 범위의 온도에서 N2O 또는 UV-O3를 이용하여 열처리 하는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부전극은 TiN 또는 Ru를 사용하는 것을 특징으로 하는 반도체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 콘택플러그는 불순물이 함유된 다결정실리콘, 티타늄실리사이드 및 실리콘나이트나이드가 적층되어 형성된 것을 특징으로 하는 반도체 커패시터 제조 방법.
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