KR100330572B1 - 반도체소자의캐패시터형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부절연층이 형성된 반도체기판의 예정된 부분에 접속되는 콘택플러그를 형성하고 전체표면상부에 제1티타늄질화막을 형성한 다음, 상기 제1티타늄질화막 상부에 루테늄산화막을 형성하고 저장전극마스크를 이용한 식각공정으로 상기 루테늄산화막과 제1티타늄질화막을 식각한 다음, 전체표면상부에 유전체막을 형성하고 그 상부에 텅스텐 실리사이드/제2티타늄질화막/다결정실리콘막 적층구조의 상부전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성함으로써 후속열공정시 상기 상부전극과 유전체막과의 막질변화를 방지하여 반도체소자의 신뢰성 및 특성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 초고집적화된 반도체소자에 충분한 정전용량을 확보할 수 있도록 하부전극, 유전체막 및 상부전극의 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo X Er X A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수 Er 이 높은 BST 막이나 PZT 막으로 상기 T 를 얇게하여 고유전율을 갖는 유전체막을 형성함으로써 반도체소자의 고집적화를 가능하게 하였다. 그러나, 종래기술에서 캐패시터를 형성하는 하부전극 표면에 발생되는 힐록 ( hillock ) 및 핀홀 ( pin hole ) 로 인해 전기적 소자인 경우에 있어서, 전기적 특성의 불안정성 및 재현성의 부족한 단점을 갖고 있다.
그래서, 상기 단점을 해결하기위하여, 상기 하부전극을 포함한 상부전극을 루테늄산화막 ( RuO2) 으로 하여 캐패시터를 형성하고 이를 열공정으로 안정화시켜 사용하였다.
그러나, 상기 열공정으로 인하여 상기 유전체막과 상부전극 사이의 응력이 발생되고, 상부 또는 하부전극에서 유전체막으로의 산소 확산 및 실리콘 확산으로 인하여 유전체막의 특성이 저하되어 반도체소자의 특성 및 신뢰성을 저하시킴으로써 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 고유전율을 갖는 유전체막과 그에 적합한 전극재료를 이용하여 캐패시터를 형성하되, 상기 유전체막과 상부전극 사이에 완충층을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명인 반도체소자의 캐패시터 형성방법의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과,
캐패시터 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과,
상기 예정된 부분에 접속되는 콘택플러그를 형성하는 공정과,
전체표면상부에 제1티타늄질화막을 일정두께 형성하는 공정과,
상기 티타늄질화막 상부에 저장전극인 루테늄산화막을 일정두께 형성하는 공정과,
저장전극마스크를 이용한 식각공정으로 상기 루테늄산화막과 제1티타늄질화막을 식각하는 공정과,
전체표면상부에 유전체막을 일정두께 형성하는 공정과,
상기 유전체막 상부에 텅스텐 실리사이드/제2티타늄질화막/다결정 실리콘막 적층구조의 상부전극을 형성하는 공정을 포함하는데 있다.
또한, 상기 콘택플러그는 다결정실리콘으로 형성된 것과,
상기 제1티타늄질화막은 화학기상증착 ( CVD : Chemical Vapor Deposition,이하에서 CVD 라 함 ) 방법으로 형성되는 것과,
상기 루테늄산화막은 25 내지 500 ℃ 온도의 저압화학기상증착 (LPCVD : Low Pressure CVD. 이하에서 LPCVD 라 함 ) 반응기에서 2000 내지 5000 Å 두께로 형성되는 것과,
상기 루테늄산화막및 티타늄질화막 식각공정은 Cl2/02기체를 이용한 알.아이.이. ( RIE : Reactive Ion Etching, 이하에서 RIE 라 함 ) 반응기에서 실시되는 것과,
상기 제1루테늄산화막및 티타늄질화막 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것과,
상기 유전체막은 BST로 형성되는 것과,
상기 텅스텐 실리사이드는 50 내지 900 Å 두께로 형성되는 것과,
상기 텅스텐 실리사이드는 300 내지 700 ℃ 온도의 LPCVD 반응기에서 형성되는 것과,
상기 텅스텐 실리사이드는 WF6과 SiH4가스를 이용한 LPCVD 방법으로 형성되는 것과,
상기 제2티타늄질화막은 70 내지 900 Å 두께로 형성되는 것과,
상기 제2티타늄질화막은 2OO 내지 700 ℃ 온도의 CVD 반응기에 형성되는 것과,
상기 제2티타늄질화막은 금속유기화합물인 테트라-디-메틸-아미도-티타늄 (TDMAT : Tetra-Di-Methyl-Amido-Titanium, 이하에서 TDMAT 라 함 ) 를 이용한 CVD 반응기에 형성되는 것과,
상기 다결정실리콘막은 450 내지 700 ℃ 온도의 LPCVD 반응기에서 형성되는 것과,
상기 다결정실리콘막은 1000 내지 5000 Å 두께로 형성되는 것과,
상기 다결정실리콘막은 SiH4가스와 SiH2Cl2가스를 이용한 LPCVD 방법으로 형성되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1A도 내지 제1E도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도이다.
제1A도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리절연막(도시안됨), 게이트전극(도시안됨) 또는 비트라인(도시안됨) 등의 구조물이 형성하고 절연물질로 평탄화시켜 형성된 것이다. 그 다음에, 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(15)을 형성한다. 그리고, 상기 콘택홀(15)의 측벽에 산화막 스페이서(17)를 형성한다. 그리고, 전체표면상부에 다결정실리콘막(19)을 일정두께 전면증착하고 상기 다결정실리콘막(19)을 전면식각하여 상기 콘택홀(15)의 내부에 다결정실리콘막(19)으로 플러그 ( plug ) 를 형성한다.
제1B도를 참조하면, 전체표면상부에 제1티타늄질화막(21)과 RuO2막(23)을 순차적으로 형성한다. 이때, 상기 제1티타늄질화막(21)은 CVD 또는 PVD 방법으로 100 내지 500 Å 두께 증착된 것이다. 그리고, 상기 CVD 방법은 TiCl4/NH3기체로 5OO 내지 700 ℃ 의 온도에서 증착하거나, 금속유기화합물인 TDMAT 또는 테트라-디-에틸-아미도-티타늄 ( TDEAT : Tetra-Di-ethyl-Amido-Titaniumm, 이 하에서 TDEAT 라 함 ) 의 열분해반응을 이용하여 300 내지 500 ℃ 의 온도에서 CVD 반응기에서 형성하는 것이다. 그리고, 상기 RuO2막(23)은 루테늄 ( Ru ) 과 산소/아르곤 기체를 이용한 DC 또는 RF 로 25 내지 500 ℃ 온도에서 2000 내지 5000 Å 두께로 형성된 것이다. 그 다음에, 상기 루테륨산화막(33) 상부에 감광막패턴(25)을 형성한다. 이때, 상기 감광막패턴(25)은 저장전극마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
제1C도를 참조하면, 상기 감광막패턴(23)을 마스크로하여 상기 RuO2막(23)과 제1티타늄질화막(21)을 식각한다. 이때, 상기 루테늄산화막(23)과 제1티타늄질화막(21) 식각공정은 Cl2/02기체를 이용한 RIE 반응기에서 실시된 것이다. 그 다음에, 전체표면상부에 BST 막(27)을 일정두께 형성한다. 이때, 상기 BST 막(27)은 BST ( Ba0.5Sr0.5TiO3) 타켓을 이용하여 25 내지 700 ℃ 의 온도에서 50 내지 300 와트의 전력으로 300 내지 700 Å 두께 형성한 것이다. 그리고, 상기 유전체막 (29)은 CVD 방법으로 형성된 것이다. 그리고, 상기 CVD 방법은 Ti(T-OC3H7)4, Sr(DPM)2, Ba(DPM)2를 원료기체로 하여 실시된 것이다.
여기서, 상기 유전체막은 PZT 로 형성할 수도 있다.
제1D도를 참조하면, 전체표면상부에 텅스텐 실리사이드(29)를 일정두께 형성한다. 이때, 상기 텅스텐 실리사이드(29)는 50 내지 900 Å 두께로 형서된 것이다. 그리고, 상기 텅스텐 실리사이드(29)는 LPCVD 반응기에서 WF6및 SiH4가스를 사용하거나 WF6및 SiH2Cl2가스를 사용하여 3OO 내지 700 ℃ 의 온도에서 증착된 것이다.
여기서, 상기 텅스텐 실리사이드(29)는 유전체막, 즉 상기 BST 막(27)의 실리사이드화를 방지하는 동시에 후속열공정으로인한 상기 유전체막과 상부전극의 응력을 감소시키기 위하여 형성된 것이다.
제1E도를 참조하면, 상기 텅스텐 실리사이드(29) 표면에 제2티타늄 질화막/다결정실리콘막(31)을 일정두께 형성한다. 이때, 상기 제2티타늄 질화막은 CVD 반응기에서 TDMAT, TDEAT 또는 TiCl4/NH3가스의 열분해반응을 이용하여 200 내지 700 ℃ 의 온도에서 증착된 것이다. 그리고, 상기 다결정실리콘막은 LPCVD 반응기에서 SiH4와 SiH2Cl2반응가스를 이용하여 450 내지 700 ℃ 온도에서 1000 내지 5000 Å 두께로 증착된 것이다.
여기서, 상기 제2티타늄질화막은 상부전극과 유전체막과의 불순물확산을 방지하여 각각 막질특성을 유지하기위하여 형성된 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 유전체막 상부에 텅스텐 실리사이드/티타늄질화막/다결정 실리콘막의 적층구조로 상부전극을 형성함으로써 상기 유전체막과 상부전극의 막질변화를 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제 1A 도 내지 제 1E 도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
◈ 도면의 주요부분에 대한 부호의 명칭
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 17 : 산화막 스페이서
19 : 다결정실리콘막 21 : 제1티타늄질화막
23 : 루테늄산화막 25 : 감광막패턴
27 : BST 막 29 : 텅스텐 실리사이드
31 : 제2티타늄질화막/다결정실리콘막
Claims (16)
- 반도체기판 상부에 하부절연층을 형성하는 공정과,캐패시터 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과,상기 예정된 부분에 접속되는 콘택플러그를 형성하는 공정과,전체표면상부에 제1티타늄질화막을 일정두께 형성하는 공정과,상기 티타늄질화막 상부에 저장전극인 루테늄산화막을 일정두께 형성하는 공정과,저장전극마스크를 이용한 식각공정으로 상기 루테늄산화막과 제1티타늄질화막을 식각하는 공정과,전체표면상부에 유전체막을 일정두께 형성하는 공정과,상기 유전체막 상부에 텅스텐 실리사이드/제2티타늄질화막/다결정실리콘막 적층구조의 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 콘택플러그는 다결정실리콘으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1티타늄질화막은 CVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 루테늄산화막은 25 내지 500 ℃ 온도의 LPCVD 반응기에서 2000 내지 5000 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 루테늄산화막및 티타늄질화막 식각공정은 Cl2/O2기체를 이용한 RIE 반응기에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1루테늄산화막및 티타늄질화막 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 유전체막은 BST 로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드는 50 내지 900 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드는 300 내지 700 ℃ 온도의 LPCVD 반응기에서 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드는 WF6와 SiH4가스를 이용한 LPCVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제2티타늄질화막은 70 내지 900 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제2티타늄질화막은 200 내지 700 ℃ 온도의 CVD 반응기에 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제2티타늄질화막은 금속유기화합물인 TDMAT 를 이용한 CVD 반응기에 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 다결정실리콘막은 450 내지 700 ℃ 온도의 LPCVD 반응기에서 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 다결정실리콘막은 1000 내지 5000 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 다결정실리콘막은 SiH4가스와 SiH2Cl2가스를 이용한 LPCVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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