KR0159013B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부절연층이 형성된 반도체기판의 예정된 부분에 접속되는 도전체 플러그를 형성하고 전체표면상부에 티타늄막/티타늄질화막을 형성한 다음, 상기 티타늄질화막 상부에 제1루테늄산화막을 형성하고 그 상부에 제1SOG막을 형성한 다음, 상기 제1SOG막을 완충막으로하여 상기 제1루테늄산화막 표면에 불순물을 주입하고 상기 제1SOG막 상부에 제2SOG막을 형성한 다음, 저장전극마스크를 이용한 식각공정으로 상기 제2,1SOG막을 식각하고 상기 제2,1SOG막을 마스크로하여 상기 제1루테늄막을 식각한 다음, 상기 제2,1SOG막을 제거하여 저장전극을 형성하고 전체표면상부에 유전체막을 일정두께 형성한 다음, 상기 유전체막 상부에 플레이트전극인 제2루테늄산화막을 일정두께 형성함으로써 초고집적화된 반도체소자에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하고 상기 저장전극의 손상과 후속열공정으로 인한 상기 저장전극의 특성변화를 방지하며 상기 저장전극의 누설전류특정을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
제1a도 내지 제1g도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 17 : 다결정실리콘막
19 : 티타늄막/티타늄질화막 21 : 제1루테늄산화막
23 : 제1SOG막 25 : 제2SOG막
27 : 감광막패턴 29 : 유전체막
31 : 제2루테늄산화막
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 초고집적화된 반도체소자에 충분한 정전용량을 확보할 수 있도록 하부전극, 유전체막 및 상부전극의 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (Eo X Er X A) / T (단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 유전상수 Er이 높은, 즉 고유전율을 갖는 물질로 상기 T를 얇게 형성함으로써 반도체소자의 고집적화를 가능하게 하였다.
그러나, 종래기술에서 캐패시터를 형성하는 하부전극 표면에 발생되는 힐록(hillock) 및 핀홀(pin hole)로 인해 전기적 소자인 경우에 있어서, 전기적 특성의 불안정성 및 재현성의 부족한 단점을 갖고 있다. 그리고, 상기 단점을 해결하기 위하여, 상기 하부전극을 포함한 상부전극을 루테늄산화막 (RuO2)으로 형성하고 이를 열공정으로 안정화시켜 사용하였다. 이때, 상기 휘발성 RuOx산화막이 박막의 표면에서 생성되어 휘발되는 현상과 패턴형성공정시 식각산화물에 의한 막의 표면 변질 현상으로 인하여 반도체소자의 특성 및 신뢰성을 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 고유전율을 갖는 유전체막과 그에 적합한 전극재료를 이용하여 캐패시터를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명인 반도체소자의 캐패시터 형성방법의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과 캐패시터 콘택마스크를 이용한 식각공정으로 상기 반도체긱판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 예정된 부분에 접속되는 도전체 플러그를 형성하는 공정과, 전체표면상부에 티타늄막/티타늄질화막을 일정두께 형성하는 공정과, 상기 티타늄질화막 상부에 저장전극인 제1루테늄산화막을 일정두께 형성하는 공정과, 상기 제1루테늄산화막 상부에 제1에스.오.지.(SOG : Spin On Glass, 이하에서 SOG라 함)막을 일정두께 형성하는 공정과, 전체표면상부에 불순물 주입공정으로 상기 제1루테늄산화막의 표면에 주입하는 공정과, 상기 제1SOG막 상부에 제2SOG막을 일정두께 형성하는 공정과, 상기 제2SOG막 상부에 저장전극마스크를 이용한 식각공정을 이용하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제2,1SOG막을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제2,1 SOG막을 마스크로하여 상기 루테늄산화막과 티타늄막/티타늄질화막을 식각하는 공정과, 상기 제2,1 SOG막을 제거하는 공정과, 전체표면상부에 유전체막을 형성하는 공정과, 상기 유전체막 상부에 플레이트전극인 제2루테늄산화막을 일정두께 형성하는 공정을 포함하는데 있다.
또한, 상기 도전체는 다결정실리콘으로 형성된 것과, 상기 티타늄질화막은 화학기상중착(CVD:Chemical Vapor Deposition, 이하에서 CVD라 함 )방법으로 형성되는 것과, 상기 CVD방법은 테트라-디-메틸-아미도-티타늄 (TDMAT:Tetra-Di-Methyl-Amido-Titanium, 이하에서 TDMAT 라 함)를 원료로 이용하여 300 내지 500℃온도에서 실시되는 것과, 상기 CVD티타늄질화막은 200 내지 1000Å두께로 형성되는 것과, 상기 티타늄막은 물리기상증착(PVD:Physical Vapor Deposition, 이하에서 PVD라 함) 방법으로 형성되는 것과, 상기 티타늄막은 100 내지 500Å두께로 형성되는 것과, 상기 제1루테늄산화막은 루테늄타켓과 산소 및 아르곤가스를 이용하여 DC스퍼터링 반응기에서 형성되는 것과, 상기 제1루테늄산화막은 2000 내지 5000Å두께로 형성되는 것과, 상기 제1루테늄산화막은 25 내지 500℃온도에서 형성되는 것과, 상기 제1SOG막은 300 내지 1500Å뚜계로 형성되는 것과, 상기 불순물은 백금이 사용되는 것과, 상기 불순물주입공정은 Pt(CO)2Cl2기체를 원료로 하여 실시되는 것과, 상기 불순물의 농도는 1019이온/cm2이상인 것과, 상기 불순물주입공정은 1KeV의 에너지로 실시되는 것과, 상기 제2SOG막은 1000내지 3500Å두께로 형성되는 것과, 상기 제2,1SOG막 식각공정은 CHF3/CF4, O2 및 Ar 등의 확학물질을 이용하여 실시되는 것과, 상기 제1루테늄산화막 및 티타늄질확막 삭각 공정은 Cl2/O2, Ar 기체를 이용한 알.아이.이(Reactive Ion Etching, 이하에서 RIE라 함)반용기에서 실시되는 것과, 상기 제1루테늄산화막 및 티타늄막/티타늄질화막 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것과, 상기 유전체막은 BST로 형성되는 것과, 상기 유전체막은 PZT로 형성되는 것과, 상기 제2루테늄산화막은 LPCVD방법으로 형성되는 것과, 상기 저압화학기상증착 (LPCVD:Low Pressure CVD, 이하에서 LPCVD라 함)방법은 300 내지 600℃의 온도에서 실시되는 것과, 상기 LPCVD방법은 Ru(DPM)3 와 O2를 원료로 하여 실시되는 것과, 상기 LPCVD방법은 Ru(DPM)3 와 O3를 원료로 하여 실시되는 것과, 상기 제2루테늄산화막은 1000 내지 3000Å두께로 형성되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1g도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(11)상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리절연막(도시안됨), 게이트전극(도시안됨) 또는 비트라인(도시안됨) 등의 구조물이 형성하고 절연물질로 평탄화시켜 형성된 것이다. 그 다음에, 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(15)을 형성한다. 그리고, 전체표면상부에 다결정실리콘막(17)을 일정두께 전면중착하고 상기 다결정실리콘막(17)을 전면식각하여 상기 콘택홀(15)의 내부에 다결정실리콘막(17)으로 플러그(plug) 를 형성한다.
제1b도를 참조하면, 전체표면상부에 티타늄막/티타늄질화막(19)과 제1RuO2막(21)을 순차적으로 형성한다. 이때, 상기 티타늄막/티타늄질화막(19)은 CVD 또는 PVD방법으로 100내지 1000Å두께로 증착된 것이다. 그리고, 상기 CVD방법은 TiCl4/NH3 기체로 500 내지 700℃의 온도에서 증착하거나, 금속유기화합물인 TDMAT 또는 테트라-디-에틸-아미도-티타늄(TDEAT:Tetra-Di-ethyl-Amido-Titanium, 이하에서 TDEAT라 함)의 열분해반응을 이용하여 300 내지 500℃의 온도에서 CVD반응기에서 형성하는 것이다. 그리고, 상기 제1RuO2막(21)은 루테늄(Ru)과 산소/아르곤 기체를 이용한 DC 또는 RF로 25내지 500℃온도에서 2000 내지 5000Å 두께로 형성된 것이다.
제1c도를 참조하면, 상기 제1RuO2막(21) 상부에 제1SOG막(23)을 일정두께 형성한다. 이때, 상기 제1SOG막(23)은 500 내지 1500Å 두계로 형성된 것이다. 그 다음에, 상기 제1SOG막(23)에 불순물을 주입한다. 이때, 상기 불순물은 백금이 사용된 것이다. 그리고, 상기 불순물 주입공정은 Pt(CO)2Cl2 기체 1019이온/cm2의 농도를 1 KeV이상의 에너지로 실시함으로써 상기 제1SOG막(23)을 통과하여 상기 제1RuO2막(21)에 표면에 주입되는 것이다. 그리고, 상기 제1SOG막(23)은 상기 제1RuO2막(21)이 이온주입공정으로 손상되는 것을 방지한다. 그 다음에, 상기 제1SOG막(23)상부에 제2SOG막(25)을 일정두께 형성한다. 이때, 상기 제2SOG막(25)은 1000 내지 3500Å두께로 형성된 것이다.
제1d도를 참조하면, 상기 제2SOG막(25)상부에 감광막패턴(27)을 형성한다. 이때, 상기 감광막패턴(27)은 저장전극마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
제1e도를 참조하면, 상기 감광막패턴(27)을 마스크로하여 상기 제2,1SOG막(25,23)을 순차적으로 식각한다. 그리고, 상기 감광막패턴을 제거한다. 이때, 상기 식각공정은 CHF3/CF4화학용액을 이용하여 RIE반응기에서 실시된 것이다.
제1f도를 참조하면, 상기 식각된 제2,1 SOG막(25,23)을 마스크로하여 상기 제1RuO2막(21)과 티타늄막/티타늄질화막(19)을 순차적으로 식각한다. 이때, 상기 식각공정은 Cl2/O2, Ar기체를 이용한 RIE반응기에서 실시된 것이다. 그리고, 전체표면상부에 유전체막(29)을 일정두께 형성한다. 이때, 상기 유전체막(29)은 BST(Ba0.5Sr0.5TiO3)타켓을 이용하여 25 내지 700℃의 온도에서 50 내지 300와트의 전력으로 300 내지 700Å두께 형성한 것이다. 그리고, 상기 유전체막(29)은 PVD또는 CVD방법으로 형성된 것이다. 그리고, 상기 CVD방법은 Ti(T-OC3H7)4,Sr(DPM)2 BA(DPM)2를 원료기체로 하여 실시된 것이다.
여기서, 상기 유전체막(29)은 PZT로 형성할 수도 있다.
제1g도를 참조하면, 전체표면상부에 플레이트전극인 제2RuO2막(31)을 일정두께 형성한다. 이때, 상기 RuO2막(31)은 1000 내지 3000Å두께로 형성된 것이다. 그리고, 상기 RuO2막(31) 형성공정은 300 내지 600℃의 온도에서 Ru(DPM)3와 O2 또는 Ru(DPM)3 와 O3기체를 이용하여 LPCVD반응기에서 실시된 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극으로 사용되는 전극물질이 도핑시 손상과 후속열공정으로 인한 변질을 방지하고 상기 전극물질의 누설전류특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (26)

  1. 반도체기판 상부에 하부절연층을 형성하는 공정과, 캐패시터 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 예정된 부분에 접속되는 도전체 플러그를 형성하는 공정과, 전체표면상부에 티타늄막/티타늄질화막을 일정두께 형성하는 공정과, 상기 티타늄질화막 상부에 저장전극인 제1루테늄산화막을 일정두께 형성하는 공정과, 상기 제1루테늄산화막 상부에 제1SOG막을 일정두께 형성하는 공정과, 전체표면상부에 불순물주입공정으로 상기 제1루테늄산화막의 표면에 주입하는 공정과, 상기 제1SOG막 상부에 제2SOG막을 일정두께 형성하는 공정과, 상기 제2SOG막 상부에 저장전극마스크를 이용한 식각공정을 이용하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제2,1 SOG막을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제2,1 SOG막을 마스크로하여 상기 루테늄산화막과 티타늄막을 식각하는 공정과, 상기 제2,1 SOG막을 제거하는 공정과, 전체표면상부에 유전체막을 형성하는 공정과, 상기 유전체막 상부에 플레이트전극인 제2루테늄산화막을 일정두께 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 도전체는 다결정실리콘으로 형성된 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 티타늄질화막은 CVD방법으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제3항에 있어서, 상기 CVD방법은 TDMAT를 원료로 이용하여 300 내지 500℃온도에서 실시되는 것을 특징으로하는 반도체소자의 개패시터 형성방법.
  5. 제1항에 있어서, 상기 CVD 티타늄질화막은 200 내지 1000Å두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 제1항에 있어서, 상기 티타늄막은 PVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 제1항에 있어서, 상기 티타늄막은 100 내지 500Å두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 제1항에 있어서, 상기 제1루테늄산화막은 루테늄타켓과 산소 및 아르곤가스를 이용하여 형성되는 것을 DC스퍼터링 반응기에서 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  9. 제1항에 있어서, 상기 제1루테늄산화막은 2000 내지 5000Å두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  10. 제1항에 있어서, 상기 제1루테늄산화막은 25 내지 500℃온도에서 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  11. 제1항에 있어서, 상기 제1SOG막은 300 내지 1500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제1항에 있어서, 상기 불순물은 백금이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  13. 제1항에 있어서, 상기 불순물주입공정은 Pt(CO)2Cl2기체를 원료로 하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  14. 제1항에 있어서, 상기 불순물의 농도는 1019이온/cm2이상인 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  15. 제1항에 있어서, 상기 불순물주입공정은 1KeV의 에너지로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 제1항에 있어서, 상기 제2SOG막은 1000 내지 3500Å두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  17. 제1항에 있어서, 상기 제2,1SOG막 식각공정은 CHF3/CF4, O2 및 Ar 화학물질을 이용하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  18. 제1항에 있어서, 상기 제1루테늄산화막 및 티타늄막 식각공정은 Cl2/O2, Ar 기체를 이용한 RIE반응기에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  19. 제1항에 있어서, 상기 제1루테늄산화막 및 티타늄막/티타늄질화막 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  20. 제1항에 있어서, 상기 유전체막은 BST로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  21. 제1항에 있어서, 상기 유전체막은 PZT로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  22. 제1항에 있어서, 상기 제2루테늄산화막은 LPCVD방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  23. 제22항에 있어서, 상기 LPCVD방법은 300 내지 600℃의 온도에서 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  24. 제22항에 있어서, 상기 LPCVD방법은 Ru(DPM)3와 O2를 원료로하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  25. 제22항에 있어서, 상기 LPCVD방법은 Ru(DPM)3와 O3를 원료로하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  26. 제1항에 있어서, 상기 제2루테늄산화막은 1000 내지 3000Å 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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