JPH0438853A - コンタクト構造の形成方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置内にコンタクト構造を形成する方法
に関し、特に微細な凹凸を有する半導体基板上にコンタ
クト構造を形成する方法に関する。
に関し、特に微細な凹凸を有する半導体基板上にコンタ
クト構造を形成する方法に関する。
（従来の技術）
従来の方法によって得られる半導体装置内のコンタクト
構造の第１の例を、半導体基板の表面に形成された拡散
領域と金属配線とを接続する場合について第５図に基づ
き説明する。
構造の第１の例を、半導体基板の表面に形成された拡散
領域と金属配線とを接続する場合について第５図に基づ
き説明する。
第５図（ａ）は従来の方法によって得られるＳＣＣ形ダ
イナミックメモリー装置の平面図、第５図（ｂ）は第５
図（ａ）におけるｖｂ−ｖｂ線の断面図であって、トラ
ンスファートランジスタのドレイン拡散領域とビット線
とのコンタクト構造を示している。
イナミックメモリー装置の平面図、第５図（ｂ）は第５
図（ａ）におけるｖｂ−ｖｂ線の断面図であって、トラ
ンスファートランジスタのドレイン拡散領域とビット線
とのコンタクト構造を示している。
同図において、１はＳｉ基板、２は能動領域、３はトラ
ンスファートランジスタ、４はドレイン拡散領域、５は
分離用トレンチ、６は容量トレンチ、７はワード線多結
晶Ｓｉ膜、８はワード線５１０２膜であって、ワード線
多結晶Ｓｉ膜７とワード線５ｉ０２膜８とによってワー
ド線９が構成されている。また、同図において、１０は
サイドウオール絶縁膜、１１は下地５ｉ０２膜、１３は
ＢＰＳＧ膜、１４はコンタクト孔、１６はビット線多結
晶Ｓｉ膜、］７はタングステンシリサイド膜（以下、Ｗ
Ｓｉｘ膜と記す）であって、ビット線多結晶Ｓｉ膜１６
とＷＳｉｘ膜１７とによってビット線１８が構成されて
いる。
ンスファートランジスタ、４はドレイン拡散領域、５は
分離用トレンチ、６は容量トレンチ、７はワード線多結
晶Ｓｉ膜、８はワード線５１０２膜であって、ワード線
多結晶Ｓｉ膜７とワード線５ｉ０２膜８とによってワー
ド線９が構成されている。また、同図において、１０は
サイドウオール絶縁膜、１１は下地５ｉ０２膜、１３は
ＢＰＳＧ膜、１４はコンタクト孔、１６はビット線多結
晶Ｓｉ膜、］７はタングステンシリサイド膜（以下、Ｗ
Ｓｉｘ膜と記す）であって、ビット線多結晶Ｓｉ膜１６
とＷＳｉｘ膜１７とによってビット線１８が構成されて
いる。
以下、従来の第１の方法として、前記第１の例に係るコ
ンタクト構造の形成方法を第６図（ａ）〜（ｃ）に基づ
き説明する。
ンタクト構造の形成方法を第６図（ａ）〜（ｃ）に基づ
き説明する。
まず、第６図（ａ）に示すように、表面に凹凸部を有し
表面下に拡散領域２が形成される８１基板１の上に、下
地ＳｉＯコ膜１１及びＢＰＳＧ膜１３からなる膜を堆積
する。この場合、下地ＳｉＯ２膜１１は、ＢＰＳＧ膜１
３からＳｉ基板１へのホウ素及びリンの拡散を抑制する
目的で堆積されるものである。
表面下に拡散領域２が形成される８１基板１の上に、下
地ＳｉＯコ膜１１及びＢＰＳＧ膜１３からなる膜を堆積
する。この場合、下地ＳｉＯ２膜１１は、ＢＰＳＧ膜１
３からＳｉ基板１へのホウ素及びリンの拡散を抑制する
目的で堆積されるものである。
次に、第６図（ｂ）に示すように、コンタクト孔レジス
トパターン２１をマスクとして反応性イオンエツチング
を行なうことにより下地５ｉ０２膜１１及びＢＰＳＧ膜
１３にコンタクト孔１４を開孔し、拡散領域２が形成さ
れる８１基板１の表面をコンタクト孔１４の底部に露出
させる。
トパターン２１をマスクとして反応性イオンエツチング
を行なうことにより下地５ｉ０２膜１１及びＢＰＳＧ膜
１３にコンタクト孔１４を開孔し、拡散領域２が形成さ
れる８１基板１の表面をコンタクト孔１４の底部に露出
させる。
次に、第６図（ｃ）に示すように、コンタクト孔レジス
トパターン２１を除去した後、コンタクト孔１４底部に
露出したＳｉ基板１の表面残留物を例えばバッフアート
フッ酸溶液中でエツチングすることにより除去し、しか
る後、コンタクト孔１４の内部にビット線多結晶Ｓｉ膜
１６を例えばＣＶＤ法により堆積する。この場合、露出
したＳｌ基板１の表面の再酸化を抑制するため、基板挿
入時の反応管内の温度を３００℃程度以下に冷却してお
くか、若しくは基板挿入時の反応管中への酸素混入が抑
制された減圧ＣＶＤ装置を用いる。
トパターン２１を除去した後、コンタクト孔１４底部に
露出したＳｉ基板１の表面残留物を例えばバッフアート
フッ酸溶液中でエツチングすることにより除去し、しか
る後、コンタクト孔１４の内部にビット線多結晶Ｓｉ膜
１６を例えばＣＶＤ法により堆積する。この場合、露出
したＳｌ基板１の表面の再酸化を抑制するため、基板挿
入時の反応管内の温度を３００℃程度以下に冷却してお
くか、若しくは基板挿入時の反応管中への酸素混入が抑
制された減圧ＣＶＤ装置を用いる。
次に、ビット線多結晶Ｓｉ膜１６の表面の酸化膜を例え
ばバッフアートフッ酸溶液中でエツチングすることによ
り除去した後、ビット線多結晶Ｓ１膜］６の上にＷＳｉ
ｘ膜１７を堆積する。
ばバッフアートフッ酸溶液中でエツチングすることによ
り除去した後、ビット線多結晶Ｓ１膜］６の上にＷＳｉ
ｘ膜１７を堆積する。
次に、多結晶Ｓ１膜１６とＷＳｉｘ膜１７とからなる膜
中に砒素を注入し、レジストパターンを用いてビット線
１８のパターンにパターンニングする。その後、例えば
９００℃、３０分の条件で熱処理を行なうことにより、
ビット線１８に接触した８１基板１の表面領域に砒素を
拡散してドレイン拡散領域４を形成することにより、第
５図のコンタクト構造を得る。
中に砒素を注入し、レジストパターンを用いてビット線
１８のパターンにパターンニングする。その後、例えば
９００℃、３０分の条件で熱処理を行なうことにより、
ビット線１８に接触した８１基板１の表面領域に砒素を
拡散してドレイン拡散領域４を形成することにより、第
５図のコンタクト構造を得る。
第７図は、従来の第１の方法によって得られるＳＣＣ形
ダイナミックメモリー装置内のトランスファートランジ
スタのドレイン拡散領域とビット線とのコンタクト構造
の第２の例を示す断面図であって、前記第１の例に示す
コンタクト構造において、コンタクト孔１４側のサイド
ウオール絶縁膜１０を小さくし、コンタクト孔１４の寸
法を加工が容易になる程度に拡大したものである。
ダイナミックメモリー装置内のトランスファートランジ
スタのドレイン拡散領域とビット線とのコンタクト構造
の第２の例を示す断面図であって、前記第１の例に示す
コンタクト構造において、コンタクト孔１４側のサイド
ウオール絶縁膜１０を小さくし、コンタクト孔１４の寸
法を加工が容易になる程度に拡大したものである。
第８図は、やはり従来の第１の方法によって得られるＳ
ＣＣ形ダイナミックメモリー装置内のトランスファート
ランジスタのドレイン拡散領域とビット線とのコンタク
ト構造の第３の例を示す断面図であって、前記第２の例
に示すコンタクト構造において、ワード線５ｉ０２膜８
のコンタクト孔１４側にエツチングストッパ多結晶Ｓｉ
膜１２を設けたものである。
ＣＣ形ダイナミックメモリー装置内のトランスファート
ランジスタのドレイン拡散領域とビット線とのコンタク
ト構造の第３の例を示す断面図であって、前記第２の例
に示すコンタクト構造において、ワード線５ｉ０２膜８
のコンタクト孔１４側にエツチングストッパ多結晶Ｓｉ
膜１２を設けたものである。
以下、従来の第２の方法として、前記第３の例に係るコ
ンタクト構造の形成方法を第９図（ａ）〜（ｆ）に基づ
き説明する。
ンタクト構造の形成方法を第９図（ａ）〜（ｆ）に基づ
き説明する。
まず、第９図（ａ）に示すように、表面に凹凸部を有す
る８１基板１の上に下地Ｓｉｎ；膜１１を堆積する。
る８１基板１の上に下地Ｓｉｎ；膜１１を堆積する。
次に、第９図（ｂ）に示すように、下地ＳｉＯ２膜１１
の上に、コンタクト孔１４と対応する開孔部を有する第
１フンタクト孔レジストパターン１９を形成した後、前
記開孔部に露出した下地５１０２膜１１を反応性イオン
エツチングにより除去する。
の上に、コンタクト孔１４と対応する開孔部を有する第
１フンタクト孔レジストパターン１９を形成した後、前
記開孔部に露出した下地５１０２膜１１を反応性イオン
エツチングにより除去する。
次に、第９図（Ｃ）に示すように、第１コンタクト孔レ
ジストパターン１９を除去した後、下地５ｉ０２膜１１
の上にエツチングストッパ多結晶Ｓｉ膜１２を堆積し、
該多結晶Ｓｉ膜１２中に砒素のイオン注入を行なう。次
に、多結晶Ｓｉ膜１２におけるコンタクト孔１４が形成
される領域にエツチングストッパレジストパターン２０
を形成する。
ジストパターン１９を除去した後、下地５ｉ０２膜１１
の上にエツチングストッパ多結晶Ｓｉ膜１２を堆積し、
該多結晶Ｓｉ膜１２中に砒素のイオン注入を行なう。次
に、多結晶Ｓｉ膜１２におけるコンタクト孔１４が形成
される領域にエツチングストッパレジストパターン２０
を形成する。
次に、第９図（ｄ）に示すように、エツチングストッパ
レジストパターン２０外のエツチングストッパ多結晶Ｓ
ｉ膜１２を除去した後、エツチングストッパレジストパ
ターン２０も除去し、しかる後、残存するエツチングス
トッパ多結晶Ｓｉ膜１２及び下地５ｉ０２膜１１の上に
ＢＰＳＧ膜１３膜流３する。さらに熱処理を行なうこと
によりＢＰＳＧ膜１３膜流３させて、Ｓｉ基板１の表面
の凹凸を減少させる。このときエツチングストッパ多結
晶Ｓｉ膜１２に接触しているＳｉ基板１の表面領域に砒
素が拡散して、Ｓｉ基板１にドレイン拡散領域４が形成
される。
レジストパターン２０外のエツチングストッパ多結晶Ｓ
ｉ膜１２を除去した後、エツチングストッパレジストパ
ターン２０も除去し、しかる後、残存するエツチングス
トッパ多結晶Ｓｉ膜１２及び下地５ｉ０２膜１１の上に
ＢＰＳＧ膜１３膜流３する。さらに熱処理を行なうこと
によりＢＰＳＧ膜１３膜流３させて、Ｓｉ基板１の表面
の凹凸を減少させる。このときエツチングストッパ多結
晶Ｓｉ膜１２に接触しているＳｉ基板１の表面領域に砒
素が拡散して、Ｓｉ基板１にドレイン拡散領域４が形成
される。
次に、第９図（ｅ）に示すように、コンタクト孔１４と
対応する開孔部を有する第２コンタクト孔レジストパタ
ーン２２を形成した後、前記開孔部に露出するＢＰＳＧ
膜１３膜流３する。この場合、エツチングストッパ多結
晶Ｓ１膜１２をエラチンストッパーとして使用すること
が可能である。
対応する開孔部を有する第２コンタクト孔レジストパタ
ーン２２を形成した後、前記開孔部に露出するＢＰＳＧ
膜１３膜流３する。この場合、エツチングストッパ多結
晶Ｓ１膜１２をエラチンストッパーとして使用すること
が可能である。
すなわち、エツチングストッパ多結晶Ｓｉ膜１２の膜厚
をＢＰＳＧ膜１３膜流３の５分の１程度以下に薄くし且
つワード線９間のＢＰＳＧ膜１３膜流３に除去されるよ
うエツチング時間を設定した場合においても、ワード線
９の上側の下地５ｉ０２膜１１がまったくエツチングさ
れないようにすることが可能である。このようにするこ
とにより、コンタクト孔１４を容品に加工できる寸法に
拡大しても、ビット線１８とワード線９とが短絡する不
良は発生しない。
をＢＰＳＧ膜１３膜流３の５分の１程度以下に薄くし且
つワード線９間のＢＰＳＧ膜１３膜流３に除去されるよ
うエツチング時間を設定した場合においても、ワード線
９の上側の下地５ｉ０２膜１１がまったくエツチングさ
れないようにすることが可能である。このようにするこ
とにより、コンタクト孔１４を容品に加工できる寸法に
拡大しても、ビット線１８とワード線９とが短絡する不
良は発生しない。
次に、第９図（ｆ）に示すように、第２コンタクト孔レ
ジストパターン２２を除去し、コンタクト孔１４に露出
したエツチングストッパ多結晶Ｓｉ膜１２表面の残留物
を、例えばバッフアートフッ酸溶液中でエツチングする
ことによって除去した後、ビット線多結晶Ｓｉ膜１６を
例えば減圧ＣＶＤ法で堆積する。この場合、露出したエ
ツチングストッパ多結晶Ｓｉ膜１２表面の再酸化を抑制
するため、基板挿入時の反応管内の温度を３００℃程度
以下に冷却しておくか、若しくは基板挿入時の反応管内
への酸素混入が抑制された減圧ＣＶＤ装置を用いる。そ
の後、ビット線条結晶Ｓｉ膜１６表面の酸化膜を例えば
バッフアートフッ酸溶液中でエツチングすることによっ
て除去した後、ＷＳｉｘ膜１７を例えばスパッタ法で堆
積する。
ジストパターン２２を除去し、コンタクト孔１４に露出
したエツチングストッパ多結晶Ｓｉ膜１２表面の残留物
を、例えばバッフアートフッ酸溶液中でエツチングする
ことによって除去した後、ビット線多結晶Ｓｉ膜１６を
例えば減圧ＣＶＤ法で堆積する。この場合、露出したエ
ツチングストッパ多結晶Ｓｉ膜１２表面の再酸化を抑制
するため、基板挿入時の反応管内の温度を３００℃程度
以下に冷却しておくか、若しくは基板挿入時の反応管内
への酸素混入が抑制された減圧ＣＶＤ装置を用いる。そ
の後、ビット線条結晶Ｓｉ膜１６表面の酸化膜を例えば
バッフアートフッ酸溶液中でエツチングすることによっ
て除去した後、ＷＳｉｘ膜１７を例えばスパッタ法で堆
積する。
次に、ビット線多結晶Ｓｉ膜１６とＷＳｉｘ膜１７とか
らなる膜中に砒素を注入し、レジストパターンを用いて
ビット線１８のパターンにパターンニングすることによ
って第８図に示すコンタクト構造を得る。
らなる膜中に砒素を注入し、レジストパターンを用いて
ビット線１８のパターンにパターンニングすることによ
って第８図に示すコンタクト構造を得る。
（発明が解決しようとする課題）
しかるに、半導体装置の微細化が進むにつれて微小な凹
凸を有する基板の四部にコンタクトを形成する場合が多
くなる。例えば４ないし１６メガピツト以上の容量を持
つダイナミックメモリー装置［例えば布施他、第１９回
固体素子、材料コンファレンス予稿集、ｐ、１１ （
１９８８年８月、東京）］（以下、文献１という）内の
トランスファートランジスターのドレイン拡散領域とビ
ット線とのコンタクトは１μｍ程度以下の間隔て隣り合
うワード線間に形成する必要がある。
凸を有する基板の四部にコンタクトを形成する場合が多
くなる。例えば４ないし１６メガピツト以上の容量を持
つダイナミックメモリー装置［例えば布施他、第１９回
固体素子、材料コンファレンス予稿集、ｐ、１１ （
１９８８年８月、東京）］（以下、文献１という）内の
トランスファートランジスターのドレイン拡散領域とビ
ット線とのコンタクトは１μｍ程度以下の間隔て隣り合
うワード線間に形成する必要がある。
このような場合、従来の第１の方法でコンタクトを形成
しようとすると、ビット線１８とワード線９とが接触し
ないようコンタクト孔１４の寸法を極めて小さくする必
要があり、加工が困難になるという問題が生じる。具体
的には、１６メガビツトダイナミツクメモリー装置を想
定してビット線ピッチ及びワード線ピッチをそれぞれ１
．４μｍ及び１．６μｍとすると、コンタクト孔１４の
寸法は、マスク合わせズレが発生した場合にもワード線
９上のワード線５ｉ０２膜８がエツチングされることが
ないように０．４μｍ角程度にまで微小化する必要があ
る。
しようとすると、ビット線１８とワード線９とが接触し
ないようコンタクト孔１４の寸法を極めて小さくする必
要があり、加工が困難になるという問題が生じる。具体
的には、１６メガビツトダイナミツクメモリー装置を想
定してビット線ピッチ及びワード線ピッチをそれぞれ１
．４μｍ及び１．６μｍとすると、コンタクト孔１４の
寸法は、マスク合わせズレが発生した場合にもワード線
９上のワード線５ｉ０２膜８がエツチングされることが
ないように０．４μｍ角程度にまで微小化する必要があ
る。
ところが、従来の第１の方法では、コンタクト孔１４の
寸法を０．５ないし０．６μｍ程度に形成することは可
能であるが、１６メガビツトダイナミツクメモリー装置
製造に使用される露光装置を用いて０．４μｍ程度に加
工することは多大な困難を伴う。
寸法を０．５ないし０．６μｍ程度に形成することは可
能であるが、１６メガビツトダイナミツクメモリー装置
製造に使用される露光装置を用いて０．４μｍ程度に加
工することは多大な困難を伴う。
また、第７図に示す第２の例においては、ワードＨ８ｉ
０２Ｍ８が、コンタクト孔レジストパターン２１の開
孔部に露出したＢＰＳＧ膜１３及び下地Ｓｉ２０膜１１
を除去する際にエツチングされ、ワード線多結晶Ｓｉ膜
７が部分的に露出するため、ビット線１８とワード線９
とが電気的に短絡するという不良が発生しやすい。
０２Ｍ８が、コンタクト孔レジストパターン２１の開
孔部に露出したＢＰＳＧ膜１３及び下地Ｓｉ２０膜１１
を除去する際にエツチングされ、ワード線多結晶Ｓｉ膜
７が部分的に露出するため、ビット線１８とワード線９
とが電気的に短絡するという不良が発生しやすい。
これに対して、従来の第２の方法では、ワード線５ｉＯ
ｚ、［８がエツチングされることはないが、この方法は
、エツチング工程が２回必要な上に、露出したＳｉ基板
若しくは多結晶Ｓｉ膜表面の再酸化を抑制するための注
意を必要とする多結晶Ｓ１堆積工程が２回含まれており
、工程がきわめて複雑である。
ｚ、［８がエツチングされることはないが、この方法は
、エツチング工程が２回必要な上に、露出したＳｉ基板
若しくは多結晶Ｓｉ膜表面の再酸化を抑制するための注
意を必要とする多結晶Ｓ１堆積工程が２回含まれており
、工程がきわめて複雑である。
さらに、拡散領域４とビット線１８との間にエツチング
ストッパ多結晶Ｓｔ膜１２が介在するため安定な電気的
接続を得ることが困難であるという新たな問題も発生す
る。
ストッパ多結晶Ｓｔ膜１２が介在するため安定な電気的
接続を得ることが困難であるという新たな問題も発生す
る。
前記に鑑みて、本発明は、簡易な方法により、配線同士
の接触が生じさせることなくコンタクト孔を大きくする
ことができ、これにより微細な領域におけるコンタクト
構造の形成を可能にすることを目的とする。
の接触が生じさせることなくコンタクト孔を大きくする
ことができ、これにより微細な領域におけるコンタクト
構造の形成を可能にすることを目的とする。
（課題を解決するための手段）
前記の目的を達成するため、本発明は、表面に凹凸部を
有する基板における前記凹凸部の上に第１の絶縁膜、第
１の導電膜及び第２の絶縁膜を順次堆積する工程と、前
記第２の絶縁膜の上に開孔部を有するレジストパターン
を形成する工程と、前記開孔部に露出する前記第２の絶
縁膜を前記第１の導電膜をエツチングストッパとする反
応性イオンエツチングにより除去して該第２の絶縁膜に
第２絶縁膜コンタクト孔を形成する工程と、前記開孔部
に露出する前記第１の導電膜を除去して該第１の導電膜
に第１導電膜コンタクト孔を形成する工程と、前記開孔
部に露出する前記第１の絶縁膜を除去して該第１の絶縁
膜に第１絶縁膜コンタクト孔を形成する工程と、前記第
２絶縁膜コンタクト孔、第１導電膜コンタクト孔及び第
１絶縁膜コンタクト孔からなるコンタクト孔の内部に第
２の導電膜を堆積する工程とを含む構成とするものであ
る。
有する基板における前記凹凸部の上に第１の絶縁膜、第
１の導電膜及び第２の絶縁膜を順次堆積する工程と、前
記第２の絶縁膜の上に開孔部を有するレジストパターン
を形成する工程と、前記開孔部に露出する前記第２の絶
縁膜を前記第１の導電膜をエツチングストッパとする反
応性イオンエツチングにより除去して該第２の絶縁膜に
第２絶縁膜コンタクト孔を形成する工程と、前記開孔部
に露出する前記第１の導電膜を除去して該第１の導電膜
に第１導電膜コンタクト孔を形成する工程と、前記開孔
部に露出する前記第１の絶縁膜を除去して該第１の絶縁
膜に第１絶縁膜コンタクト孔を形成する工程と、前記第
２絶縁膜コンタクト孔、第１導電膜コンタクト孔及び第
１絶縁膜コンタクト孔からなるコンタクト孔の内部に第
２の導電膜を堆積する工程とを含む構成とするものであ
る。
（作用）
上記の構成により、第２の絶縁膜を反応性イオンエツチ
ングにより除去する工程において、第１の導電膜をエツ
チングストッパーとして使用するため、配線同士の接触
を生ヒさせることなくコンタクト孔の寸法を大きくする
ことかできる。
ングにより除去する工程において、第１の導電膜をエツ
チングストッパーとして使用するため、配線同士の接触
を生ヒさせることなくコンタクト孔の寸法を大きくする
ことかできる。
また、第２の絶縁膜を反応性イオンエツチングによって
除去した後に、レジストパターンの開孔部に露出した第
１の導電膜及び第１絶縁膜を除去してコシタクト孔を形
成し、該コンタクト孔の内部に第２の導電膜を堆積する
ため、第２の導電膜と基板との間に新たな層が介在しな
い。
除去した後に、レジストパターンの開孔部に露出した第
１の導電膜及び第１絶縁膜を除去してコシタクト孔を形
成し、該コンタクト孔の内部に第２の導電膜を堆積する
ため、第２の導電膜と基板との間に新たな層が介在しな
い。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の第１実施例によってコンタクト構造を
形成した半導体装置の第１の例を示し、第１図（ａ）ｌ
ｉその平面構造、第１図（ｂ）は第１図（ａ）における
Ｉｂ−１ｂ線の断面構造を各々示している。尚、第１の
例は、文献１に示すＳＣＣ形ダイナミックメモリー装置
内のトランスファートランジスタのドレイン拡散領域と
ビット線とのコンタクト構造である。
形成した半導体装置の第１の例を示し、第１図（ａ）ｌ
ｉその平面構造、第１図（ｂ）は第１図（ａ）における
Ｉｂ−１ｂ線の断面構造を各々示している。尚、第１の
例は、文献１に示すＳＣＣ形ダイナミックメモリー装置
内のトランスファートランジスタのドレイン拡散領域と
ビット線とのコンタクト構造である。
第１図において、１は８１基板、２は能動領域、３はト
ランスファートランジスタ、４はドレイン拡散領域であ
って、Ｓｉ基板１表面の必要な部分には分離用トレンチ
５及び容量用トレンチ６が形成されている。この場合、
Ｓｉ基板１における両トレンチ５．６以外の領域が能動
領域２てあって、該能動領域２にトランスファートラン
ジスタ３が形成されている。
ランスファートランジスタ、４はドレイン拡散領域であ
って、Ｓｉ基板１表面の必要な部分には分離用トレンチ
５及び容量用トレンチ６が形成されている。この場合、
Ｓｉ基板１における両トレンチ５．６以外の領域が能動
領域２てあって、該能動領域２にトランスファートラン
ジスタ３が形成されている。
また、同図において、７はワード線多結晶Ｓｉ膜、８は
ワード線ＳｉＯ，ｚ膜であって、ワード線多結晶Ｓｉ膜
７とワード線５ｉ０２膜８とによってワード線９が構成
されており、該ワード線９は、ワード線条結晶Ｓｔ膜７
とワード線５ｉ０２１１１８とを積層した膜を所定形状
に加工することによって形成されている。
ワード線ＳｉＯ，ｚ膜であって、ワード線多結晶Ｓｉ膜
７とワード線５ｉ０２膜８とによってワード線９が構成
されており、該ワード線９は、ワード線条結晶Ｓｔ膜７
とワード線５ｉ０２１１１８とを積層した膜を所定形状
に加工することによって形成されている。
また、同図において、１０はサイドウオール絶縁膜、１
１は下地５ｉ０２膜、１３はＢＰＳＧ膜、１４はコンタ
クト孔、１６はビット線多結晶Ｓｉ膜、１７はタングス
テンシリサイド膜（ＷＳｉｘ膜）であって、ビット線多
結晶Ｓｉ膜１６とＷＳｌ×膜１７とによってビット線１
９が構成されており、サイドウオール絶縁膜１０はトラ
ンスファートランジスタのＬＤＤ構造（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）を作製するために形成されて
いる。
１は下地５ｉ０２膜、１３はＢＰＳＧ膜、１４はコンタ
クト孔、１６はビット線多結晶Ｓｉ膜、１７はタングス
テンシリサイド膜（ＷＳｉｘ膜）であって、ビット線多
結晶Ｓｉ膜１６とＷＳｌ×膜１７とによってビット線１
９が構成されており、サイドウオール絶縁膜１０はトラ
ンスファートランジスタのＬＤＤ構造（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）を作製するために形成されて
いる。
尚、第１図（ａ）においては、図示の都合上、容量用ト
レンチ５、トランスファートランジスタ３の詳細な構造
及び容量用トレンチ５とトランスファートランジスタ３
とを接続するための構造等については省略している。
レンチ５、トランスファートランジスタ３の詳細な構造
及び容量用トレンチ５とトランスファートランジスタ３
とを接続するための構造等については省略している。
１６メガビツトダイナミソクメモリー装置を想定した場
合、能動領域２の寸法は０． ６Ｘ２． ６μｍ程度、
ワード線９の幅及び間隔は各々Ｏ１６及び０．８μｍ程
度になる。
合、能動領域２の寸法は０． ６Ｘ２． ６μｍ程度、
ワード線９の幅及び間隔は各々Ｏ１６及び０．８μｍ程
度になる。
本節１の例に係るコンタクト構造はトランスファートラ
ンジスタ３のドレイン拡散領域４とビット線１８とを接
続するために形成されており、実際にドレイン領域４と
ビット線１８とが接触する領域の寸法はワード線９に平
行な方向が０．５μｍ、垂直な方向が０．４μｍ程度で
あるのに対して、コンタクト孔１４０寸法はワード線９
に平行な方向が０．５μｍ、垂直な方向が１．０μｍ程
度に形成される。このためコンタクト孔１４は、実際に
接触領域が形成されるワード線９間の四部とワード線９
上の凸部との両者にわたって形成される。尚、ここで接
触領域のワード線９と垂直な方向の寸法がワード線９の
間隔と比較して小さくなるのは、ワード線９の側部にサ
イドウオール絶縁膜１０が形成されているからである。
ンジスタ３のドレイン拡散領域４とビット線１８とを接
続するために形成されており、実際にドレイン領域４と
ビット線１８とが接触する領域の寸法はワード線９に平
行な方向が０．５μｍ、垂直な方向が０．４μｍ程度で
あるのに対して、コンタクト孔１４０寸法はワード線９
に平行な方向が０．５μｍ、垂直な方向が１．０μｍ程
度に形成される。このためコンタクト孔１４は、実際に
接触領域が形成されるワード線９間の四部とワード線９
上の凸部との両者にわたって形成される。尚、ここで接
触領域のワード線９と垂直な方向の寸法がワード線９の
間隔と比較して小さくなるのは、ワード線９の側部にサ
イドウオール絶縁膜１０が形成されているからである。
以下、本発明の第１実施例として、前記第１の例に係る
コンタクト構造を形成する方法を第２図（ａ）〜（ｆ）
に基づき説明する。
コンタクト構造を形成する方法を第２図（ａ）〜（ｆ）
に基づき説明する。
まず、第１図（ａ）に示すように、表面下に能動領域２
、分離用トレンチ５及び容量用トレンチ６等を有し、表
面にワードｖａ９及びサイドウオール絶縁膜１０等を形
成することによってできた凹凸部を有するＳｉ基板１上
に、第１の絶縁膜としての下地Ｓｉｎ；膜１１を２０な
いし１１００ｎ程度の膜厚で堆積し、該下地ＳｉＯ２膜
１１上に第１の導電膜としてのエツチングストッパ多結
晶Ｓ１膜１２を２０ないし１１００ｎ程度の膜厚で堆積
する。
、分離用トレンチ５及び容量用トレンチ６等を有し、表
面にワードｖａ９及びサイドウオール絶縁膜１０等を形
成することによってできた凹凸部を有するＳｉ基板１上
に、第１の絶縁膜としての下地Ｓｉｎ；膜１１を２０な
いし１１００ｎ程度の膜厚で堆積し、該下地ＳｉＯ２膜
１１上に第１の導電膜としてのエツチングストッパ多結
晶Ｓ１膜１２を２０ないし１１００ｎ程度の膜厚で堆積
する。
次に、第２図（ｂ）に示すように、エツチングストッパ
多結晶Ｓ１膜１２上におけるコンタクト孔１４が形成さ
れる領域にエツチングストッパレジストパターン２０を
形成し、該レジストパターン２０以外の領域のエツチン
グストッパ多結晶Ｓｉ Ｍ １２を除去する。この場合
、コンタクト孔１４はエツチングストッパ多結晶Ｓ１膜
１２が残留する領域にのみ形成することが必要であるた
め、例えばエツチングストッパレジストパターン２０を
形成するためのフォトマスクを、後述のコンタクト孔レ
ジストパターン２１を形成するためのフォトマスクを反
転した後に遮光部を片側で０． ２ないし０．５μｍ広
げることによって作製することか好ましい。但し本実施
例の場合には、前記の処理を行なった後にさらに角を０
．２μｍ取ることによって作製したフォトマスクを使用
している。
多結晶Ｓ１膜１２上におけるコンタクト孔１４が形成さ
れる領域にエツチングストッパレジストパターン２０を
形成し、該レジストパターン２０以外の領域のエツチン
グストッパ多結晶Ｓｉ Ｍ １２を除去する。この場合
、コンタクト孔１４はエツチングストッパ多結晶Ｓ１膜
１２が残留する領域にのみ形成することが必要であるた
め、例えばエツチングストッパレジストパターン２０を
形成するためのフォトマスクを、後述のコンタクト孔レ
ジストパターン２１を形成するためのフォトマスクを反
転した後に遮光部を片側で０． ２ないし０．５μｍ広
げることによって作製することか好ましい。但し本実施
例の場合には、前記の処理を行なった後にさらに角を０
．２μｍ取ることによって作製したフォトマスクを使用
している。
このようにすることによりさらに加工が容易になる。ま
た、エツチングストッパレジストパターン２０外のエツ
チングストッパ多結晶Ｓｉ膜１２の除去は、例えばＣＦ
４ガスと０２ガスとを含むガス雰囲気中でプラズマエツ
チングすることによって行われる。
た、エツチングストッパレジストパターン２０外のエツ
チングストッパ多結晶Ｓｉ膜１２の除去は、例えばＣＦ
４ガスと０２ガスとを含むガス雰囲気中でプラズマエツ
チングすることによって行われる。
次に、エツチングストッパレジストパターン２０を除去
した後、第２図（ｃ）に示すように、下地５ｉ０２膜１
１及びエツチングストッパ多結晶Ｓｉ膜１２の上に第２
の絶縁膜としてのＢＰＳＧ膜１３を２００ないし８００
ｎｍ程度の膜厚で堆積した後、熱処理を行なうことによ
ってＢＰＳＧ８１３を流動させて８１基板１表面の凹凸
を減少させる。この場合、ＢＰＳＧ膜１３膜層３は、ワ
ード線９上の凸部においては薄く、ワード線９間の凹部
においては厚くなる。また、熱処理は例えば９００℃、
３０分の条件で行われる 次に、第２図（ｄ）に示すように、ＢＰＳＧ膜１３膜層
３、コンタクト孔１４と対応する開孔部を有するコンタ
クト孔レジストパターン２１を形成する。この場合、コ
ンタクト孔１４は０．５×１．０μｍ程度の寸法を有し
ているため、コンタクト孔レジストパターン２１はＳｉ
基板１の凹部及び凸部の両方の上に形成される。また、
この寸法は、１６メガビツトダイナミツクメモリー装置
の製造での使用が予想される露光装置の解像度から考え
て、容易に形成することが可能である。その後、前記開
孔部に露出したＢＰＳＧ膜１３膜層３する。この工程に
おいて、例えばＣＨＦ３ガスと０２ガスとを８：１ない
し２０：１の割合で含むガス雰囲気中での反応性イオン
エツチングを用いると、多結晶Ｓｉ膜のエッチレートに
対してＢＰＳＧ膜のエッチレートが５倍ないし２０倍と
速いため、エツチングストッパ多結晶Ｓｉ膜１２をエツ
チングストッパーとして使用することが可能テアリ、ま
た、エツチングストッパ多結晶Ｓｉ膜１２の膜厚をＢＰ
ＳＧ膜１３膜層３の５分の工程度以下に薄くし且つワー
ド線９間のＢＰＳＧ膜１３膜層３に除去されるようにエ
ツチング時間を設定した場合においても、ワード線９上
側の下地５ｉ０２膜１１が全くエツチングされないよう
にすることが可能である。このようにすることによって
、コンタクト孔レジストパターン２１がワード線９上に
まで拡がっているにも拘らず、ワード線９とビット線１
８とが短絡する不良は発生しない。
した後、第２図（ｃ）に示すように、下地５ｉ０２膜１
１及びエツチングストッパ多結晶Ｓｉ膜１２の上に第２
の絶縁膜としてのＢＰＳＧ膜１３を２００ないし８００
ｎｍ程度の膜厚で堆積した後、熱処理を行なうことによ
ってＢＰＳＧ８１３を流動させて８１基板１表面の凹凸
を減少させる。この場合、ＢＰＳＧ膜１３膜層３は、ワ
ード線９上の凸部においては薄く、ワード線９間の凹部
においては厚くなる。また、熱処理は例えば９００℃、
３０分の条件で行われる 次に、第２図（ｄ）に示すように、ＢＰＳＧ膜１３膜層
３、コンタクト孔１４と対応する開孔部を有するコンタ
クト孔レジストパターン２１を形成する。この場合、コ
ンタクト孔１４は０．５×１．０μｍ程度の寸法を有し
ているため、コンタクト孔レジストパターン２１はＳｉ
基板１の凹部及び凸部の両方の上に形成される。また、
この寸法は、１６メガビツトダイナミツクメモリー装置
の製造での使用が予想される露光装置の解像度から考え
て、容易に形成することが可能である。その後、前記開
孔部に露出したＢＰＳＧ膜１３膜層３する。この工程に
おいて、例えばＣＨＦ３ガスと０２ガスとを８：１ない
し２０：１の割合で含むガス雰囲気中での反応性イオン
エツチングを用いると、多結晶Ｓｉ膜のエッチレートに
対してＢＰＳＧ膜のエッチレートが５倍ないし２０倍と
速いため、エツチングストッパ多結晶Ｓｉ膜１２をエツ
チングストッパーとして使用することが可能テアリ、ま
た、エツチングストッパ多結晶Ｓｉ膜１２の膜厚をＢＰ
ＳＧ膜１３膜層３の５分の工程度以下に薄くし且つワー
ド線９間のＢＰＳＧ膜１３膜層３に除去されるようにエ
ツチング時間を設定した場合においても、ワード線９上
側の下地５ｉ０２膜１１が全くエツチングされないよう
にすることが可能である。このようにすることによって
、コンタクト孔レジストパターン２１がワード線９上に
まで拡がっているにも拘らず、ワード線９とビット線１
８とが短絡する不良は発生しない。
次に、第２図（ｅ）に示すように、コンタクト孔１４内
部に露出したエツチングストッパ多結晶Ｓｉ膜１２を除
去する。この工程には例えばエツチングストッパレジス
トパターン２０を用いてエツチングストッパ多結晶Ｓｉ
膜１２のパターンニングを行なったときと同一の条件で
のプラズマエツチングを使用することが可能である。
部に露出したエツチングストッパ多結晶Ｓｉ膜１２を除
去する。この工程には例えばエツチングストッパレジス
トパターン２０を用いてエツチングストッパ多結晶Ｓｉ
膜１２のパターンニングを行なったときと同一の条件で
のプラズマエツチングを使用することが可能である。
次に、第２図（ｆ）に示すように、コンタクト孔１４内
部に露出した下地５ｉ０２膜１１を除去する。本第１実
施例は、異方性を有する反応性イオンエツチングを用い
て除去する場合を示しており、８１基板１に接した部分
の下地５ｉ０２膜１１のみか除去されている。その後、
コンタクト孔レジストパターン２１を除去した後、コン
タクト孔１４底部に露出したＳｉ基板１表面の残留物を
、例えばバッフアートフッ酸溶液中でエツチングするこ
とにより除去し、しかる後、第２の導電膜としてのビッ
ト線多結晶Ｓ１膜１６を例えば減圧ＣＶＤ２で堆積する
。この場合、露出した８１基板１表面の再酸化を抑制す
るため、基板挿入時の反応管内の温度を３００℃程度以
下に冷却しておくか、若しくは基板挿入時の反応管内へ
の酸素混入が抑制された減圧ＣＶＤ装置を用いる。その
後、ビット線条結晶Ｓｉ基１表面の酸化膜を、例えばバ
ッフアートフッ酸溶液中でエツチングすることにより除
去した後、ＷＳｉｘ１７を例えばスパッタ法で堆積する
。
部に露出した下地５ｉ０２膜１１を除去する。本第１実
施例は、異方性を有する反応性イオンエツチングを用い
て除去する場合を示しており、８１基板１に接した部分
の下地５ｉ０２膜１１のみか除去されている。その後、
コンタクト孔レジストパターン２１を除去した後、コン
タクト孔１４底部に露出したＳｉ基板１表面の残留物を
、例えばバッフアートフッ酸溶液中でエツチングするこ
とにより除去し、しかる後、第２の導電膜としてのビッ
ト線多結晶Ｓ１膜１６を例えば減圧ＣＶＤ２で堆積する
。この場合、露出した８１基板１表面の再酸化を抑制す
るため、基板挿入時の反応管内の温度を３００℃程度以
下に冷却しておくか、若しくは基板挿入時の反応管内へ
の酸素混入が抑制された減圧ＣＶＤ装置を用いる。その
後、ビット線条結晶Ｓｉ基１表面の酸化膜を、例えばバ
ッフアートフッ酸溶液中でエツチングすることにより除
去した後、ＷＳｉｘ１７を例えばスパッタ法で堆積する
。
次に、ビット線多結晶Ｓｉ膜１６とＷＳｉｘ膜１７とか
らなる膜中に砒素を注入した後、レジストパターンを用
いてビット線１８のパターンにパターンニングする。そ
の後、例えば９００℃、３０分の条件で熱処理を行なう
ことによりビット線１８に接触している８１基板１表面
領域に砒素を拡散してドレイン拡散領域４を形成するこ
とによって、第１の例に係るコンタクト構造を得る。こ
の構造においては、接続されるビット線１８とドレイン
拡散領域４との間には新たな層は介在しておらず、両者
が直接に接触しているため、良好な電気的接続を容易に
得ることができる。
らなる膜中に砒素を注入した後、レジストパターンを用
いてビット線１８のパターンにパターンニングする。そ
の後、例えば９００℃、３０分の条件で熱処理を行なう
ことによりビット線１８に接触している８１基板１表面
領域に砒素を拡散してドレイン拡散領域４を形成するこ
とによって、第１の例に係るコンタクト構造を得る。こ
の構造においては、接続されるビット線１８とドレイン
拡散領域４との間には新たな層は介在しておらず、両者
が直接に接触しているため、良好な電気的接続を容易に
得ることができる。
尚、前記第１実施例は１６メガビツトのＳＣＣ形ダイナ
ミックメモリー装置内のタランスファートランジスタの
ドレイン拡散領域とビット線とのコンタクト構造を形成
する方法であったが、本発明に係るコンタクト構造の形
成方法は、１６メガビツト以上の容量を有するダイナミ
ックメモリー装置、ＳＣＣ形以外のダイナミックメモリ
ー装置、或いはダイナミックメモリー装置以外の装置に
対しても適用可能であることは言うまでもない。
ミックメモリー装置内のタランスファートランジスタの
ドレイン拡散領域とビット線とのコンタクト構造を形成
する方法であったが、本発明に係るコンタクト構造の形
成方法は、１６メガビツト以上の容量を有するダイナミ
ックメモリー装置、ＳＣＣ形以外のダイナミックメモリ
ー装置、或いはダイナミックメモリー装置以外の装置に
対しても適用可能であることは言うまでもない。
また、接続される対象がドレイン拡散領域及びビット線
以外の場合にも本発明の形成方法は有用である。
以外の場合にも本発明の形成方法は有用である。
また、前記第１実施例では、接触領域の寸法をフォトリ
ソグラフィーの限界以下に微細化する必要がある場合を
示したが、寸法自体がそれほど微細ではない場合、例え
ば５１基板上と多結晶Ｓｉ配線上に異なった深さのコン
タクト孔を同時に開孔してコンタクト構造を形成する場
合にも、本発明のコンタクト構造の形成方法は有用であ
る。
ソグラフィーの限界以下に微細化する必要がある場合を
示したが、寸法自体がそれほど微細ではない場合、例え
ば５１基板上と多結晶Ｓｉ配線上に異なった深さのコン
タクト孔を同時に開孔してコンタクト構造を形成する場
合にも、本発明のコンタクト構造の形成方法は有用であ
る。
さらに、前記第１実施例では、第１の絶縁膜として下地
５ｉ０２膜１１を、第１の導電膜として多結晶Ｓｉ膜１
２を、第２の絶縁膜としてＢＰＳＧ膜を、第２の導電膜
として多結晶ＳＬＨとＷＳｉｘ膜とを積層した膜を用い
たが、各々の膜として他の種類の膜を用いることも可能
である。
５ｉ０２膜１１を、第１の導電膜として多結晶Ｓｉ膜１
２を、第２の絶縁膜としてＢＰＳＧ膜を、第２の導電膜
として多結晶ＳＬＨとＷＳｉｘ膜とを積層した膜を用い
たが、各々の膜として他の種類の膜を用いることも可能
である。
第３図は本発明の第２実施例によってコンタクト構造を
形成した半導体装置の第２の例を示し、第３図（ａ）は
その平面構造、第３図（ｂ）は第３図（ａ）におけるｍ
ｂ−ｍｂ線の断面構造を各々示している。該第２の例も
、第１の例と同様にＳＣＣ形ダイナミックメモリー装置
内のトランスファートランジスタのドレイン拡散領域と
ビット線とのコンタクト構造であるが、第１の例と異な
り、コンタクト孔１４外の領域におけるエツチングスト
ッパ多結晶Ｓｉ膜１２は除去されておらず、スペーサ５
ｉ０２膜１５でビット線１８と絶縁されている点が異な
っている。
形成した半導体装置の第２の例を示し、第３図（ａ）は
その平面構造、第３図（ｂ）は第３図（ａ）におけるｍ
ｂ−ｍｂ線の断面構造を各々示している。該第２の例も
、第１の例と同様にＳＣＣ形ダイナミックメモリー装置
内のトランスファートランジスタのドレイン拡散領域と
ビット線とのコンタクト構造であるが、第１の例と異な
り、コンタクト孔１４外の領域におけるエツチングスト
ッパ多結晶Ｓｉ膜１２は除去されておらず、スペーサ５
ｉ０２膜１５でビット線１８と絶縁されている点が異な
っている。
以下、本発明の第２実施例として、前記第２の例に係る
コンタクト構造を形成する方法を第４図（ａ）〜（ｆ）
に基づき説明する。
コンタクト構造を形成する方法を第４図（ａ）〜（ｆ）
に基づき説明する。
まず、第４図（ａ）に示すように、第１実施例と同様の
工程で凹凸を有するＳｉ基板１上に、５ｉ０２膜１１及
びエツチングストッパ多結晶Ｓｉ膜１２を堆積する。
工程で凹凸を有するＳｉ基板１上に、５ｉ０２膜１１及
びエツチングストッパ多結晶Ｓｉ膜１２を堆積する。
次に、第４図（ｂ）に示すように、第１実施例と異なり
、エツチングストッパ多結晶Ｓｉ膜１２のパターンニン
グを行なうこと無く、該エツチングストッパ多結晶Ｓｉ
膜１２の上に第２の絶縁膜としてのＢＰＳＧ膜１３膜上
３０ないし８００ｎｍ程度の膜厚で堆積し、その後、熱
処理を行なうことにより該ＢＰＳＧ膜１３を流動させて
Ｓｉ基板１表面の凹凸を減少させる。
、エツチングストッパ多結晶Ｓｉ膜１２のパターンニン
グを行なうこと無く、該エツチングストッパ多結晶Ｓｉ
膜１２の上に第２の絶縁膜としてのＢＰＳＧ膜１３膜上
３０ないし８００ｎｍ程度の膜厚で堆積し、その後、熱
処理を行なうことにより該ＢＰＳＧ膜１３を流動させて
Ｓｉ基板１表面の凹凸を減少させる。
次に、第４図（ｃ）に示すように、ＢＰＳＧ膜１３膜上
３、コンタクト孔１４と対応する開孔部を有するコンタ
クト孔レジストパターン２１を形成し、前記開孔部に露
出するＢＰＳＧ膜１３膜上３性イオンエツチングによっ
て除去する。この場合、コンタクト孔１４の寸法は第１
実施例の場合と同程度であって容易に形成することが可
能である。また、この場合、第１実施例と同様に、エツ
チングストッパ多結晶Ｓｉ膜１２をエツチングストッパ
ーとして使用する。また、第１実施例と同条件で反応性
イオンエツチングをすることにより、エツチングストッ
パ多結晶Ｓ１膜１２の膜厚をＢＰＳＧ膜１３膜上３の５
分の１程度以下に薄くし且つワード線９間のＢＰＳＧ膜
１３膜上３に除去されるようエツチング時間を設定した
場合においても、ワード線９上の下地５１０２膜１１が
全くエツチングされないようにすることが可能である。
３、コンタクト孔１４と対応する開孔部を有するコンタ
クト孔レジストパターン２１を形成し、前記開孔部に露
出するＢＰＳＧ膜１３膜上３性イオンエツチングによっ
て除去する。この場合、コンタクト孔１４の寸法は第１
実施例の場合と同程度であって容易に形成することが可
能である。また、この場合、第１実施例と同様に、エツ
チングストッパ多結晶Ｓｉ膜１２をエツチングストッパ
ーとして使用する。また、第１実施例と同条件で反応性
イオンエツチングをすることにより、エツチングストッ
パ多結晶Ｓ１膜１２の膜厚をＢＰＳＧ膜１３膜上３の５
分の１程度以下に薄くし且つワード線９間のＢＰＳＧ膜
１３膜上３に除去されるようエツチング時間を設定した
場合においても、ワード線９上の下地５１０２膜１１が
全くエツチングされないようにすることが可能である。
このようにすることにより、コンタクト孔１４がワード
線９上にまで拡がっているにもかかわらず、ワード線９
とビット線１８とが短絡する不良は発生しない。
線９上にまで拡がっているにもかかわらず、ワード線９
とビット線１８とが短絡する不良は発生しない。
次に、第４図（ｄ）に示すように、コンタクト孔１４内
部に露出したエツチングストッパ多結晶Ｓｉ膜１２を除
去する。
部に露出したエツチングストッパ多結晶Ｓｉ膜１２を除
去する。
次に、第４図（ｅ）に示すように、コンタクト孔レジス
トパターン２１を除去し、Ｓｉ基板１の表面の全体にス
ペーサ５ｉ０２膜１５を２０ないし２００ｎｍの膜厚で
堆積する。
トパターン２１を除去し、Ｓｉ基板１の表面の全体にス
ペーサ５ｉ０２膜１５を２０ないし２００ｎｍの膜厚で
堆積する。
次に、第４図（ｆ）に示すように、異方性を有する反応
性イオンエツチングを用いて、Ｓｉ基板１に接した部位
のスペーサ５１０２膜１５及び下地５１０２膜１１を除
去した後、コンタクト孔１４底部に露出したＳｉ基板１
表面の残留物を、例えばバッフアートフッ酸溶液中でエ
ツチングすることによって除去し、しかる後、ビット線
多結晶Ｓｉ膜１６を例えば減圧ＣＶＤ法で堆積する。こ
の場合、露出した８１基板１表面の再酸化を抑制するた
め、基板挿入時の反応管内の温度を３００℃程度以下に
冷却しておくか、若しくは基盤挿入時の反応管内への酸
素混入が抑制された減圧ＣＶＤ装置を用いる。その後、
ビット線条結晶Ｓｉ膜１６表面の酸化膜を例えばバッフ
アートフッ酸溶液中でエツチングして除去した後、ＷＳ
ｉｘ膜１７を堆積する。
性イオンエツチングを用いて、Ｓｉ基板１に接した部位
のスペーサ５１０２膜１５及び下地５１０２膜１１を除
去した後、コンタクト孔１４底部に露出したＳｉ基板１
表面の残留物を、例えばバッフアートフッ酸溶液中でエ
ツチングすることによって除去し、しかる後、ビット線
多結晶Ｓｉ膜１６を例えば減圧ＣＶＤ法で堆積する。こ
の場合、露出した８１基板１表面の再酸化を抑制するた
め、基板挿入時の反応管内の温度を３００℃程度以下に
冷却しておくか、若しくは基盤挿入時の反応管内への酸
素混入が抑制された減圧ＣＶＤ装置を用いる。その後、
ビット線条結晶Ｓｉ膜１６表面の酸化膜を例えばバッフ
アートフッ酸溶液中でエツチングして除去した後、ＷＳ
ｉｘ膜１７を堆積する。
次に、ビット線多結晶Ｓｉ膜１６とＷＳｉｘ膜１７とか
らなる膜中に砒素を注入した後、レジストパターンを用
いてビット線１８のパターンにパターンニングする。そ
の後、熱処理を行なってビット線１８と接触する８１基
板１の表面領域に砒素を拡散してドレイン拡散領域４を
形成することにより、第２の例に係るコンタクト構造を
得る。
らなる膜中に砒素を注入した後、レジストパターンを用
いてビット線１８のパターンにパターンニングする。そ
の後、熱処理を行なってビット線１８と接触する８１基
板１の表面領域に砒素を拡散してドレイン拡散領域４を
形成することにより、第２の例に係るコンタクト構造を
得る。
この構造においても、接続されるビット線１８とドレイ
ン拡散領域４との間には新たな層は介在しておらず、両
者が直接に接触しているため、良好な電気的接続を容易
に得ることができる。
ン拡散領域４との間には新たな層は介在しておらず、両
者が直接に接触しているため、良好な電気的接続を容易
に得ることができる。
また、本第２実施例では、エツチングストッパ多結晶Ｓ
ｉ膜１２のパターンニングを行わないため、第１実施例
の場合と比較してフオトリ・ノブラフイー工程が１回少
ないという利点がある。
ｉ膜１２のパターンニングを行わないため、第１実施例
の場合と比較してフオトリ・ノブラフイー工程が１回少
ないという利点がある。
また、本第２実施例は、ＳＣＣ形ダイナミ・ツクメモリ
ー装置内のトランスファートランジスタのドレイン拡散
領域とビット線とのコンタクトの形成方法であったが、
スタックド形のダイナミ・ツクメモリー装置内のトラン
スファートランジスタのドレイン拡散領域とビット線と
のコンタクトの形成方法に本第２実施例の方法を適用す
る場合には、プレート電極として用いる多結晶Ｓｉ膜を
第１の導電膜として使用することが可能であり、新たに
導電膜堆積工程を追加すること無く、本第２実施例の方
法を適用することが可能である。この場合、プレート電
極とビット線との絶縁がスペーサ５ｉ０２膜１５により
行われるため、メモリーセルアレイ内でのプレート電極
用多結晶Ｓｉ膜のパターンニングを行なう必要がなくな
り、製造工程を簡略化することが可能であるという利点
が生じる。
ー装置内のトランスファートランジスタのドレイン拡散
領域とビット線とのコンタクトの形成方法であったが、
スタックド形のダイナミ・ツクメモリー装置内のトラン
スファートランジスタのドレイン拡散領域とビット線と
のコンタクトの形成方法に本第２実施例の方法を適用す
る場合には、プレート電極として用いる多結晶Ｓｉ膜を
第１の導電膜として使用することが可能であり、新たに
導電膜堆積工程を追加すること無く、本第２実施例の方
法を適用することが可能である。この場合、プレート電
極とビット線との絶縁がスペーサ５ｉ０２膜１５により
行われるため、メモリーセルアレイ内でのプレート電極
用多結晶Ｓｉ膜のパターンニングを行なう必要がなくな
り、製造工程を簡略化することが可能であるという利点
が生じる。
（発明の効果）
以上説明したように、本発明に係るコンタクト構造の形
成方法によると、第２の絶縁膜を反応性イオンエツチン
グにより除去する工程において、第１の導電膜をエツチ
ングストッパーとして用いるため、配線同士の接触を生
じさせることなくコンタクト孔の寸法を大きくできるの
で、微細な領域におけるコンタクト構造の形成が可能で
ある。
成方法によると、第２の絶縁膜を反応性イオンエツチン
グにより除去する工程において、第１の導電膜をエツチ
ングストッパーとして用いるため、配線同士の接触を生
じさせることなくコンタクト孔の寸法を大きくできるの
で、微細な領域におけるコンタクト構造の形成が可能で
ある。
また、前記開孔部に露出する第２の絶縁膜、第１の絶縁
膜及び第１の絶縁膜を除去してコンタクト孔を形成した
後、該コンタクト孔に第２の導電膜を堆積するため、コ
ンタクト孔において接続される領域間に新たな層が介在
することがないので、良好な電気的接続を簡易に得るこ
とができる。
膜及び第１の絶縁膜を除去してコンタクト孔を形成した
後、該コンタクト孔に第２の導電膜を堆積するため、コ
ンタクト孔において接続される領域間に新たな層が介在
することがないので、良好な電気的接続を簡易に得るこ
とができる。
このため、本発明の半導体装置の製造方法は、産業上極
めて任値の高いものである。
めて任値の高いものである。
第１図は本発明の第１実施例により得られるコンタクト
構造を有する半導体装置を示し、第１図（ａ）は平面図
、第１図（ｂ）は第１図（ａ）におけるＩｂ−１ｂ線断
面図、第２図（ａ） 〜（ｆ）は各々本発明の第１実施
例の各工程を示す断面図、第３図は本発明の第２実施例
により得られるコンタクト構造を有する半導体装置を示
し、第３図（ａ）は平面図、第３図（ｂ）は第３図（ａ
）におけるｍｂ−ｍｂ線断面図、第４図（ａ）−（ｆ）
は各々本発明の第２実施例の各工程を示す断面図、第５
図は従来の第１の方法によって得られるコンタクト構造
の第１の例を有する半導体装置を示し、第５図（ａ）は
平面図、第５図（ｂ）は第５図（ａ）におけるｖｂ−ｖ
ｂ線断面図、第６図（ａ）〜（ｃ）は各々従来の第１の
方法を示す断面図、第７図は従来の第１の方法によって
得られるコンタクト構造の第２の例を有する半導体装置
の断面図、第８図は従来の第２の方法によって得られる
コンタクト構造の第３の例を有する半導体装置の断面図
、第９図（ａ）〜（ｆ）は各々従来の第２の方法を示す
断面図である。 １・・基板 ２・・・能動領域 ３・・・トランスファートランジスタ ４・・・ドレイン拡散領域 ５・・・分離用トレンチ ６・・・容量用トレンチ ７・・・ワード線多結晶Ｓｉ線 ８・・・ワード線５ｉ０２膜 ９・・・ワード線 １０・・・サイドウオール絶縁膜 １１・・・下地５ｉ０２膜（第１の絶縁膜）１２・・・
エツチングストッパ多結晶Ｓｉ膜（第１の導電膜） １３・・・ＢＰＳＧ膜（第２の絶縁膜）１４・・・コン
タクト孔 １５・・・スペーサ５ｉ０２膜 １６・・・ビット線多結晶Ｓｉ膜（第２の導電膜）１７
・・・ＷＳｉｘ膜 １８・・・ビット線 １９・・・第１コンタクト孔レジストパターン２０・・
・エッチストッパレジストパターン２１・・・コンタク
ト孔レジストパターン（レジストパターン） ２２・・・第２コンタクト孔レジストパターン１ 基板 ４ ドレイン拡散領域 ５ ・分離用トレンチ ６ 容量用トレンチ ７・・ワード線多結晶Ｓｉ線 ８・ ワード線ＳｉＯご膜 ９・・ワード線 １０ サイドウオール絶縁膜 ９つ コンタクト孔 スペーサＳ１０．膜 ビット線多結晶Ｓ１膜（第２の導電膜）ＷＳｉｘ膜 ビット線 第ユコ／タクト孔しジストバターン エッチストッパレノストバターノ コンタクト孔レジストバター７ （レジストパターン） 第２＝７タクト孔レジストパターン （Ｑ）
構造を有する半導体装置を示し、第１図（ａ）は平面図
、第１図（ｂ）は第１図（ａ）におけるＩｂ−１ｂ線断
面図、第２図（ａ） 〜（ｆ）は各々本発明の第１実施
例の各工程を示す断面図、第３図は本発明の第２実施例
により得られるコンタクト構造を有する半導体装置を示
し、第３図（ａ）は平面図、第３図（ｂ）は第３図（ａ
）におけるｍｂ−ｍｂ線断面図、第４図（ａ）−（ｆ）
は各々本発明の第２実施例の各工程を示す断面図、第５
図は従来の第１の方法によって得られるコンタクト構造
の第１の例を有する半導体装置を示し、第５図（ａ）は
平面図、第５図（ｂ）は第５図（ａ）におけるｖｂ−ｖ
ｂ線断面図、第６図（ａ）〜（ｃ）は各々従来の第１の
方法を示す断面図、第７図は従来の第１の方法によって
得られるコンタクト構造の第２の例を有する半導体装置
の断面図、第８図は従来の第２の方法によって得られる
コンタクト構造の第３の例を有する半導体装置の断面図
、第９図（ａ）〜（ｆ）は各々従来の第２の方法を示す
断面図である。 １・・基板 ２・・・能動領域 ３・・・トランスファートランジスタ ４・・・ドレイン拡散領域 ５・・・分離用トレンチ ６・・・容量用トレンチ ７・・・ワード線多結晶Ｓｉ線 ８・・・ワード線５ｉ０２膜 ９・・・ワード線 １０・・・サイドウオール絶縁膜 １１・・・下地５ｉ０２膜（第１の絶縁膜）１２・・・
エツチングストッパ多結晶Ｓｉ膜（第１の導電膜） １３・・・ＢＰＳＧ膜（第２の絶縁膜）１４・・・コン
タクト孔 １５・・・スペーサ５ｉ０２膜 １６・・・ビット線多結晶Ｓｉ膜（第２の導電膜）１７
・・・ＷＳｉｘ膜 １８・・・ビット線 １９・・・第１コンタクト孔レジストパターン２０・・
・エッチストッパレジストパターン２１・・・コンタク
ト孔レジストパターン（レジストパターン） ２２・・・第２コンタクト孔レジストパターン１ 基板 ４ ドレイン拡散領域 ５ ・分離用トレンチ ６ 容量用トレンチ ７・・ワード線多結晶Ｓｉ線 ８・ ワード線ＳｉＯご膜 ９・・ワード線 １０ サイドウオール絶縁膜 ９つ コンタクト孔 スペーサＳ１０．膜 ビット線多結晶Ｓ１膜（第２の導電膜）ＷＳｉｘ膜 ビット線 第ユコ／タクト孔しジストバターン エッチストッパレノストバターノ コンタクト孔レジストバター７ （レジストパターン） 第２＝７タクト孔レジストパターン （Ｑ）
Claims (1)
- （１）表面に凹凸部を有する基板における前記凹凸部の
上に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順
次堆積する工程と、 前記第２の絶縁膜の上に開孔部を有するレジストパター
ンを形成する工程と、 前記開孔部に露出する前記第２の絶縁膜を前記第１の導
電性膜をエッチングストッパーとする反応性イオンエッ
チングにより除去して該第２の絶縁膜に第２絶縁膜コン
タクト孔を形成する工程と、 前記開孔部に露出する前記第１の導電膜を除去して該第
１の導電膜に第１導電膜コンタクト孔を形成する工程と
、 前記開孔部に露出する前記第１の絶縁膜を除去して該第
１の絶縁膜に第１絶縁膜コンタクト孔を形成する工程と
、 前記第２絶縁膜コンタクト孔、第１導電膜コンタクト孔
及び第１絶縁膜コンタクト孔からなるコンタクト孔の内
部に第２の導電膜を堆積する工程とを含むことを特徴と
するコンタクト構造の形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146541A JP2545154B2 (ja) | 1990-06-04 | 1990-06-04 | コンタクト構造の形成方法 |
| US07/710,087 US5174858A (en) | 1990-06-04 | 1991-06-04 | Method of forming contact structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146541A JP2545154B2 (ja) | 1990-06-04 | 1990-06-04 | コンタクト構造の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438853A true JPH0438853A (ja) | 1992-02-10 |
| JP2545154B2 JP2545154B2 (ja) | 1996-10-16 |
Family
ID=15409987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146541A Expired - Fee Related JP2545154B2 (ja) | 1990-06-04 | 1990-06-04 | コンタクト構造の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5174858A (ja) |
| JP (1) | JP2545154B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267621A (ja) * | 1991-12-27 | 1993-10-15 | Nippon Steel Corp | 半導体装置のコンタクト構造及びその製造方法 |
| US5258096A (en) * | 1992-08-20 | 1993-11-02 | Micron Semiconductor, Inc. | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths |
| KR960003773B1 (ko) * | 1992-08-25 | 1996-03-22 | 금성일렉트론주식회사 | 디램(DRAM) 셀(Cell) 제조방법 |
| JPH06232234A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | 光検知素子 |
| KR960009100B1 (en) * | 1993-03-02 | 1996-07-10 | Hyundai Electronics Ind | Manufacturing method of minute contact hole for highly integrated device |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
| KR100256800B1 (ko) * | 1993-06-22 | 2000-05-15 | 김영환 | 콘택홀 제조방법 |
| US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6284584B1 (en) | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| US5578873A (en) * | 1994-10-12 | 1996-11-26 | Micron Technology, Inc. | Integrated circuitry having a thin film polysilicon layer in ohmic contact with a conductive layer |
| US6495470B2 (en) * | 1994-11-18 | 2002-12-17 | Intel Corporation | Contact and via fabrication technologies |
| US5480814A (en) * | 1994-12-27 | 1996-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process of making a polysilicon barrier layer in a self-aligned contact module |
| US5534451A (en) * | 1995-04-27 | 1996-07-09 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a reduced area metal contact to a thin polysilicon layer contact structure having low ohmic resistance |
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
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