JPH0239529A - 半導体記憶装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体記憶装置に関する。ことに、この発
明はトレンチ型メモリ−キャパシタを備えた半導体記憶
装置の製法に関する。

（ロン従来の技術 従来、ダイナミックランダムアクセスメモリー（ＤＲＡ
Ｍ）のように、キャパシタの蓄積電荷を利用するＬＳＩ
メモリーにおいて、メモリ−キャパシタ絶縁膜の薄膜化
によりキャパシタ各回の確保がなされていた。しかし、
最近の大規模、高集積化の発展とともに、例えば１Ｍビ
ット以上の高密度ＭＯＳメモリーではメモリ−キャパシ
タ絶縁膜の１膜化による耐圧低下や、信頼性低下の問題
が生じてきた。そこで、平面部のキャパシタ面積を少な
くして、しかもα線ソフトエラーを起こさない５０「Ｆ
程度以上の容量を確保するために８１基板にトレンチ（
深い溝）を形成し、この領域に絶ＲＷＪを被覆して構成
したキャパシタ、すなわち半導体基板を３次元的に利用
するトレンチ型メモリ−キャパシタが開発され、実用化
されつつある。

かかる従来のトレンチ型メモリ−キャパシタの製造方法
の典型例を以下に説明する。

まず、第１８図に示すように、単結晶シリコン基板３１
上にＣＶＤ法により、酸化膜３４を８．０００人堆積し
、その後フォトレジストによりトレンチ型キャパシタ用
バターニングを施し、レジスト３５をマスクとして酸イ
ヒ膜３４をＲＩＥ法によりエツチングする。

次に、第１９図に示すように、上記レジスト３５を除去
した後、酸化膜３４をマスクとしてシリコン基板３１に
ＲＩＥ法により、エツチングをして深さ３）ａのトレン
チを形成する。

次に、第１７図に示すように、酸化膜３４を除去した後
、厚さ　１００人のキャパシタ絶縁膜３６を熱酸化法に
より形成し、さらに電極用のポリシリコン３７をＣＶＤ
技術により堆積し溝を埋め、上記ポリシリコン３７に拡
散技術により、ドーピングを行い電極とすることにより
、トレンチ型メモリ−キャパシタが形成される。そして
この後、トランジスタのごとき付１半導体素子を形設し
たり、リード線等の付属物を取り付けることにより半導
体記憶￥ｉ＝が製造されていた。

（ハ）発明が解決しようとする課題 しかし、このような従来のトレンチ型メモリ−キャパシ
タでは、第１７図に示すように、トレンチ開口部周縁３
つがとがっており、その部分の絶縁膜３６が薄くなって
いるため、耐圧低下や信頼性の低下をもたらす問題があ
った。

また、トレンチ開口部周縁３９上の絶縁膜３６の膜厚を
分圧酸化法によって厚くするいわゆるまるめ酸化法の提
案もなされている（ｌＥＤＭ８５゜２９．３巻　７０２
頁〜　１０５頁）。しかしこの方法においては、処理温
度がより高温であるため半導体基板中のドーパントの拡
散を生じたり、トレンチの寸法シフトが生じる不都合が
あり、さらに供給酸素量のコントロールが難しく、エツ
ジ部の膜が破損しやすいという問題があった。

この発明は、上記問題を解決するためになされたもので
あり、トレンチ型メモリ−キャパシタのトレンチ開口部
周縁すなわち、エツジ部において耐圧が低下せず、信頼
性の高い半導体記憶装置の製法を提供しようとするもの
である。

（ニ）ＬＲ題を解決するための手段 この発明における半導体記憶装置は、例えばダイナミッ
クランダムアクセスメモリーに好適なものである。

この発明におけるトレンチ型メモリ−キャパシタを構成
するトレンチの形状は、例えば、幅０．５〜ｉ、２．ａ
、深さ２〜７）ａの円柱状、直方体形状が適している。

かかるトレンチの表面に配設された絶縁膜及び絶縁膜の
上に上記トレンチを埋めるように配設された電極によっ
て１つのトレンチ型メモリ−キャパシタが構成される。

そして、この発明においては、上記トレンチの開口部周
縁が面取りされてなることを最大の特徴とするものであ
る。

かかるこの発明の半導体記憶装置はまず、半導体基板表
面を選択酸化し、得られた酸化膜を除去して半導体基板
表面にゆるやかな四部を形成し、この凹部の内側を所定
深さまでエツチングすることにより開口部周縁が面取り
されたトレンチを形成して製造することができる（製法
１）。

また、半導体基板表面に所定深さの溝を形成し、抜溝及
び抜溝の開口部周縁を選択酸化し、形成された酸化膜を
除去することにより開口部周縁が面取りされたトレンチ
を形成して製造することができる〈製法２）。

また、半導体基板表面に所定深さの溝を形成し、この半
導体基板表面を酸化して酸化膜を形成し、満開口部周縁
の酸化膜を除去して下部の半導体基板表面を露出させ、
この露出部をエツチングして面取りすることにより開口
部周縁が面取りされたトレンチを形成して製造すること
ができる（製法３）。

上記のように開口部周縁が面取りされたトレンチが形成
された後、このトレンチの内部及びその周辺にキャパシ
タ絶縁膜を形成し、この上に電極を形成してキャパシタ
となし、半導体記＋Ｊ１装置が製造される。

より具体的に述ぺると、製法１におけるトレンチの形成
は半導体基板上に酸化膜と窒化膜との複合膜を形成する
工程、この複合膜の所定部位をエツチング除去した後、
酸化処理して上記除去部に対応する半導体基板表層に酸
化物層を形成する工程、この酸化物層をエツチング除去
した後、上記複合膜をマスクとして該複合膜の除去部を
通じて半導体基板をエツチングし次いでこの複合膜を除
去する工程、により開口部周縁を面取りして行なうこと
ができる。

上記半導体基板上に形成する酸化膜と窒化膜との複合膜
は、形成順序は特にｔｊ１限されないが、通常半導体基
板上第１層目に２００〜６００人の酸化膜、第２層目に
９００〜３０００人の窒化膜、さらにこの上に、任意に
酸化膜又は窒化膜が形成され、上記これら膜の全厚さが
通常３０００〜１５０００人となるように形成するのが
適している。次に、この複合膜の所定部位をエツチング
して除去する。エツチングは、例えば、上記複合股上に
フォトレジストによりバクーニングを施した後、酸化膜
及び窒化膜を半導体基板表面に至るまで、例えばＲＩＥ
法によって行うことができる。次に、酸化処理して上記
除去部に対応する基板表層に酸化物層を形成する。

酸化処理は、酸化剤の雰囲気下で、通常９５０〜１１０
０”Ｃの範囲の温度が適しており、上記形成した窒化膜
によってその下部の基板表面への酸化剤の拡散を抑えて
選択酸化によって行なわれる。選択酸化によって形成さ
れた熱酸化膜は上記第１層目の酸化膜の２倍以上の、膜
厚となるように形成するのがよく、通常５００〜６００
０人が適している。

次に、この熱酸化膜を、例えばＲＩＥ法によってエツチ
ングして除去する。この結果、ゆるやかな凹部が形成さ
れる。次に、上記複合膜をマスクとして上記除去部を通
じて基板をエツチングすれば、上記ゆるやかな凹部の内
側をエツチングすることになり、トレンチが形成される
。

次に、上記複合膜を除去すれば、開口部周縁が面取りさ
れたトレンチが形成される。

また製法２におけるトレンチの形成は、半導体基板上に
最下層が酸化膜である酸化膜と窒化膜との複合膜を形成
する工程、この複合膜の所定部位をエツチング除去する
工程、この複合膜をマスクとしてその除去部を通じて半
導体基板をエツチングして所定深さの溝を形成する工程
、次いで、複合膜の除去部を通じてこの所定深さの溝の
内面を酸化処理して酸化物層を形成した後、上記複合膜
及び酸化物層を除去する工程、により開口部を面取りし
て行なわれる。

半導体基板上に形成する複合膜の最下層は酸化膜であり
、通常厚さ　１００〜６００人が適している。

この厚さが薄くなるとトレンチ開口部周縁の面取り部が
徐々に小さくなり５０人未満ではこの発明の効果が不充
分となり好ましくない。この上に窒化膜が形成される。

窒化膜は酸化剤の通過を抑えるので選択酸化のマスクと
して作用する。ざらにこの上に任意に酸化膜、窒化膜を
堆積して複合膜を形成する。この複合膜の上に、フォト
技術により、所定深さの溝を掘るためのパターニングを
施した後、エツチング技術により、半導体基板までエツ
チングして上記酸化膜、及び窒化シリコン膜を上記パタ
ーンに従って除去し、さらに半導体基板に、エツチング
を施し所定深さの溝を形成する。しかる後、選択酸化法
によりこの溝部全体に酸化膜を形成する。この結果、半
導体基板の所定深さの溝開口部周縁のエツジが酸化され
ることになる。この酸化膜の厚さは、通常３００〜１５
００人が適している。この酸化膜が薄くなるとトレンチ
周縁の面取り部が徐々に小さくなり　１００人未満では
この発明の効果が不充分となり好ましくない。

次に、上記複合膜及び酸化膜を除去すれば開口部周縁が
面取りされたトレンチが形成される。

さらに製法３においてトレンチの形成は、半導体基板の
所定部位をエツチングして所定深さの溝を形成する工程
、次いで酸化処理して溝部内面を含む半導体基板表面に
酸化物層を形成する工程、この酸化物層を上記溝部の開
口部の周縁の半導体基板エツジが露出するまでエツチン
グする工程、露出したエツジをエツチングして面取りし
たのち、残存する酸化物層を除去する工程、により開口
部周縁を面取りして行なわれる。

まず、半導体基板に所定深さの溝を形成し、この溝を酸
化処理する。溝の酸化温度は低温でよく、通常８００〜
９００℃が適している。酸化量はフラット部で２０ｎｍ
程度が適しており、酸化膜はフラット部に比べ満開口部
の周縁のエツジ部で薄くなる。

次に、酸化膜（Ｓ１０２）をエツチングする。エツチン
グは、例えば、フッ化水素酸により、好適に行うことが
でき、フッ化水素酸は１〜５重量％のＨＦ水溶液として
用いるのが適している。この際、８１０２膜は、溝開口
部周縁の形状急峻部の薄い所が最初になくなるが、この
時、他の部分ではまだ５ｉ０２膜が残っている。ここで
エツチングを止める。この結果、溝開口部周縁のエツジ
のみＳｉ面が露出した状態になる。

次に、このエツジ（Ｓｉ面）をエツチングして溝開口部
周縁の面取りをする。このエツチング方法は５ｉ０２と
の選択比の大きい、例えば等方性プラズマエツチングま
たはＨＮＯ３／’ＨＦ／ＨＣｌＯ４／Ｈ２０＝４０／１
／６／４０を用いたウェットエツチングが適している。

この後、上記残りの８１０２を除去して開口部周縁が面
取りされたトレンチが形成される。

（ホ〉作　用 製法１ 半導体基板上のパターニングされた複合膜をマスクとし
て、複合膜のバターニング除去部の半導体基板を選択酸
化したとき、複合膜とそのバターニング除去部境界付近
においては複合股下部の基板も酸化される。このように
形成された酸化膜を除去すれば上記複合膜除去部よりも
わずかに大きく開口した凹部を形成し、次に上記複合膜
のパタニングを通してエツチングすれば上記凹部の内側
に所定深さの溝を形成することになり開口部周縁が面取
りされたトレンチが形成される。

製法２ 半導体基板上のバターニングされた複合膜をマスクとし
て、半導体基板に所定深さの溝を形成し、ざらにこの溝
を選択酸化したとき、直接に溝の内面が酸化され酸化物
層を形成すると共に、複合、摸とそのパターニング除去
部境界付近においては複合膜の最下層を形成する酸化膜
の端部を通して基板に酸化物層を形成するので、この酸
化物層を除去すれば開口部周縁が面取りされたトレンチ
が形成される。

製法３ 所定深さの溝に堆積された酸化物層は、溝開口部周縁の
厚さがその周辺平坦部に比べて薄くなり、この酸化物層
をエツチングしたとき満開口部周縁の酸化物層がまず除
去されシリコン（基板）が露出する。

上記のように開口部周縁を面取りしたトレンチの上にト
レンチ型メモリキャパシタの絶縁膜を形成したとき、開
口部周縁の膜厚低下が防止される。

（へ）実施例 以下、本発明の実施例を図によって説明する。

実施例１ まず、第２図に示すように、単結晶シリコン基板１上に
熱酸化膜２を３００人形成し、その後、ＣＶＤ技術によ
り、熱酸化膜２に窒化シリコン膜３を９００人堆積し、
さらに、ＣＶＤ技術により、窒化シリコン膜１３上に酸
化膜４を１１，０００人堆積し、しかる後、フォト技術
により、トレンチ型キャパシタのためのパターニングを
施し、レジスト５をマスクとしてＲＩＥ技術により、酸
化１４、窒化シリコン膜３及び熱酸化！！２をエツチン
グし、除去する。

次に、第３図に示すように、上記除去した部分に選択酸
化法により、熱酸化膜８を３，０００人形成する。

次に、第４図に示すように、熱酸化膜８をＲＩＥ技術に
よりエツチングし除去する。

さらに、酸化膜４をマスクとして、シリコン基板１にＲ
ＩＥＶｉ、術により、溝掘りのエツチングを深さ３４ま
で行う。その後、酸化膜４、窒化シリコン模３及び熱酸
化膜２を除去して第５図に示すようにトレンチ１０を形
成する。

最後に、第１図に示すように、熱酸化法により、キャパ
シタ絶縁膜として熱酸化膜６を１００人形成し、さらに
、ＣＶＤ技術により、電極用のポリシリコン７を堆積し
、溝を埋め、上記ポリシリコン７に、拡散技術により、
ドーピングを行い電極とする。この結果、第１図の如く
、トレンチ開口部周縁９の見込み角が広がり、エツジが
除去されたトレンチ型キャパシターが得られる。このよ
うにして得られた半導体記憶装置は耐圧信頼性の高いも
のであった。

実施例２ まず、第７図において、単結晶シリコン基板１１上に、
熱酸化膜１２を２００人形成し、その後、ＣＶＤ技術に
より、熱酸化膜１２上に窒化シリコン膜１３を９００人
堆積し、ざらにＣＶＤ技術により、窒化シリコン膜１３
上に、酸化膜１４を８．０００人堆積し、しかる後、フ
ォト技術により、トレンチ型キャパシタのためのパター
ニングを施し、レジスト１５をマスクとして、ＲＩＥ技
術により、酸化膜１４、窒化シリコン膜１３及び熱酸化
膜１２をエツチングし、除去する。

次に、第８図に示すように、上記レジスト１５を除去し
た後、酸化膜１４をマスクとしてシリコン基板１１にＲ
ＩＥ技術により、溝掘りのエツチングを深さ３廓まで行
う。

次に、第９図に示すように、酸化ＩＩ！１４を除去した
後、選択酸化法により、溝掘り部分の側面、及び底面に
、熱酸化膜１８を１　、０００人形成する。

ざらに、窒化シリコン膜１３を除去し、続いて熱酸化膜
１２及び１８を除去すると第１０図に示すように開口部
周縁の見込み角が広がり面取りされたトレンチ２０が形
成される。

最後に、第６図に示すように、熱酸化法により、キャパ
シタ絶縁膜として熱酸化膜１６を１００人形成し、ざら
にＣＶＤ技術により、電極用のポリシリコン１７を堆積
し、トレンチ２０を埋め、上記ポリシリコン１７に拡散
技術により、ドーピングを行い、電極とする。

このようにして得られた半導体記憶装置は実施例１と同
様耐圧信頼性の高いものであった。

実施例３ まず、第１２図にように、半導体基板２１上にＲＩＥで
エツチングして福１膚、深ざ４　ｐｍの溝２２を形成す
る。次に第１３図に示すように、溝内を９００℃乾燥酸
素雰囲気で酸化し、厚ざ２０ｎｍの酸化膜２４を形成す
る。このとき、溝開口部周縁２３の酸化膜が１０ｎＩＩ
ｌ程度まで薄くなった。次に５％ＨＦで８１０２を部分
エツチングすると、第１４図に示すように溝開口部周縁
のＳｉＣ２が完全に除去され、８１面２５が露出するが
、上面フラット部や、溝側面の８１０２はまだ５〜１０
ｎＩＩＩＰｉ！度残っている。この状態で例えばＣＦ４
＋０２ガスの等方性プラズマエツチングでエツチングを
行うと、第１５図に示すように、上記露出した溝開口部
周縁の８１面のみがエツチングされ、溝上部コーナ一部
の形状がまるくなる。この後残りのＳｉＣ２をフッ化水
素酸で除去し、第１６図のようにキャパシタ絶縁膜２６
を形成すれば、第１１図のように平面キャパシター並み
の信頼性の高いトレンチキャパシタが形成できる。

比較例１ 以下に、従来の［−レンチ型メモリ−キャパシタの製造
方法を図で説明する。

まず、第１８図に示すように、単結晶シリコン基板３１
上に、ＣＶＤ技術により、酸化膜３４を８．０ＯＯＡ堆
積し、その後、フォト技術により、トレンチキャパシタ
のためのパターニングを施し、レジスト３５をマスクと
して、酸化ｇ！３４を、ＲＩＥ技術によりエツチングす
る。

次に、第１９図に示すように、上記レジスト３５を除去
した後、酸化ｌｌ３４をマスクとしてシリコン基板３１
にＲＩＥ技術により、満掘りのエツチングを、深さ３癖
まで行う。

次に、酸化膜３４を除去してトレンチを形成した後、第
１７図に示すようにキャパシター絶縁膜３６を熱酸化法
により、熱酸化膜を１００Ａ形成し、さらに、電極用の
ポリシリコン３７をＣＶＤ技術により堆積し、トレンチ
を埋め、上記ポリシリコン３７に拡散技術により、ドー
ピングを行い、電極とする。

前述した従来のトレンチ型メモリ−キャパシタの製造方
法では、第１７図の如く、トレンチ開口部周縁３つのエ
ツジが急峻であり、その部分の熱酸化Ｗｉ３６が薄くな
っており、耐圧及び信頼性が低かった。

（ト）発明の効果 この発明によれば、高耐圧で高信頼性のトレンチ型メモ
リ−キャパシターを有する半導体記憶装置及びその簡便
な製法を提供することができる。

【図面の簡単な説明】

第１図〜第５図、第６図〜第１０図及び第１１〜第１６
図はこの発明の実施例の各工程説明図、第１７図〜第１
９図は、本発明に対応する従来の方法の説明図である。 １１．２７．３１・・・・・・単結晶シリコン基板、１
２・・・・・・熱酸化膜、 １３・・・・・・窒化シリコン膜、 １４．２４．３４・・・・・・酸化膜、１５．３５・・
・・・・レジスト、 １６．２６．３６・・・・・・キャパシター絶縁膜、７
、　１７．　２７．　３７・・・・・・電極用ポリシリ
コン膜、 ８、１８・・・・・・ 選択酸化により形成された酸化物層、 ９．１９，２９．３９・・・・・・トレンチ開口部周縁
、２３・・・・・・溝開口部周縁、 １０．２０．２２・・・・・・トレンチ。 第 図 デ 図 第 図 笛 胃 竿 閃 竿４ 図 第 閃 竿 図 デ１１ 閃 幣 ５ｗ 第 図 笥１４　＠ 笥 ６ｍ

Claims (1)

1. 【特許請求の範囲】 １、トレンチが形成された半導体基板上に絶縁層を有し
   て構成されるトレンチ型メモリ−キャパシタを備えてな
   る半導体記憶装置の製法において、上記トレンチの形成
   が、半導体基板上に酸化膜と窒化膜との複合膜を形成す
   る工程、この複合膜の所定部位をエッチング除去した後
   、酸化処理して上記除去部に対応する半導体基板表層に
   酸化物層を形成する工程、この酸化物層をエッチング除
   去した後、上記複合膜をマスクとして該複合膜の除去部
   を通じて半導体基板をエッチングして所定の深さの溝を
   形成し、次いでこの複合膜を除去する工程、により開口
   部周縁を面取りして行なわれることを特徴とする半導体
   記憶装置の製法。 ２、トレンチが形成された半導体基板上に絶縁層を有し
   て構成されるトレンチ型メモリ−キャパシタを備えてな
   る半導体記憶装置の製法において、上記トレンチの形成
   が、半導体基板上に最下層が酸化膜である酸化膜と窒化
   膜との複合膜を形成する工程、この複合膜の所定部位を
   エッチング除去する工程、この複合膜をマスクとしてそ
   の除去部を通じて半導体基板をエッチングして所定の深
   さの溝を形成する工程、次いで複合膜の除去部を通じて
   この溝内面を酸化処理して酸化物層を形成した後上記複
   合膜及び酸化物層を除去する工程、により開口部周縁を
   面取りして行なわれることを特徴とする半導体記憶装置
   の製法。 ３、トレンチが形成された半導体基板上に絶縁層を有し
   て構成されるトレンチ型メモリ−キャパシタを備えてな
   る半導体記憶装置の製法において、上記トレンチの形成
   が、半導体基板の所定部位をエッチングして所定深さの
   溝を形成する工程、次いで酸化処理して溝内面を含む半
   導体基板表面に酸化物層を形成する工程、この酸化物層
   を上記溝開口部の周縁の半導体基板エッジが露出するま
   でエッチングする工程、露出したエッジをエッチングし
   て面取りした後、残存する酸化物層を除去する工程、に
   より開口部周縁を面取りして行なわれることを特徴とす
   る半導体記憶装置の製法。