JPH05198745A

JPH05198745A - 半導体メモリ装置のキャパシタ及びその製造方法

Info

Publication number: JPH05198745A
Application number: JP4265348A
Authority: JP
Inventors: Dae-Je Chin; 大濟陳; Tae-Yong Jong; 泰榮鄭; Young-Woo Park; 泳雨朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1991-09-07
Filing date: 1992-09-07
Publication date: 1993-08-06
Anticipated expiration: 2012-12-10
Also published as: JP2690434B2; TW222710B; IT1256130B; GB2259406A; FR2681178A1; DE4229837A1; DE4229837C2; GB2259406B; ITMI922067A0; ITMI922067A1; GB9218898D0; FR2681178B1

Abstract

(57)【要約】【目的】制限面積内で、より一層増加された表面積、高
容量をもつキャパシタ、及びその製造方法を提供する。【構成】基板上の制限領域に形成された導体層の第１電
極（ストレージ電極）３６に多数のマイクロトレンチ
（又はマイクロシリンダ）を形成した後、該第１電極表
面に誘電体層４０、及び第２電極（プレート電極）４２
を形成するようにしている。この第１電極のマイクロト
レンチは、第１電極の表面に突部を形成する工程、該突
部の各側面にエッチングマスク層を形成する工程、及び
該エッチングマスク層をマスクとして異方性エッチング
を行う工程を実施することにより形成されるようになっ
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は基板上の制限領域に形成
され高容量を有するキャパシタに関するもので、特に、
半導体基板上に形成されたソース領域及びドレイン領域
とこれらの領域に隣接したゲート電極とから構成される
トランスファトランジスタ、及び、前記ソース領域と接
触し、多数のマイクロトレンチ及び／又は多数のマイク
ロシリンダを有するストレージ電極とこのストレージ電
極を覆う誘電体層と誘電体層を覆うプレート電極とから
構成されるストレージキャパシタを備えた半導体装置の
メモリセルに関するものである。

【０００２】

【従来の技術】ダイナミックナンダムアクセスメモリ
（以下、ＤＲＡＭ）は、通常的に各メモリセルが一つの
トランスファトランジスタと一つのストレージキャパシ
タとから構成される多数のメモリセルをもっている。で
すから、メモリセルの集積度の増加によりＤＲＡＭ装置
が占有する面積が増加する。そのような装置の面積の増
加は歩留りの低下を招来するので、装置の面積の増加の
なしにメモリセルの集積度の増加により各々のストレー
ジキャパシタが占有する制限された狭い面積にストレー
ジ容量を増加させることが要求される。そのような要求
により、スタックキャパシタセルおよびトレンチキャパ
シタセルのような各種の技術が提案されて来た。スタッ
クキャパシタセルはトレンチキャパシタセルと比較して
見るとき、製造工程の簡便性およびソフトエラーのより
高い免役を提供するので、メガビット級ＤＲＡＭから提
案されて来た。スタックキャパシタセルから制限された
面積にストレージキャパシタの容量を増加するためにス
トレージノードの表面積を増加する方法、または誘電体
膜の厚さを減少する方法、および誘電率が高い誘電体を
使用する方法が提案されて来た。しかし、本発明はスト
レージノードの表面積を増加する改良に関するものであ
り、決して誘電体膜の厚さを減少するとか誘電率を増加
することを指向していない。ストレージノードの表面積
を増加するための一例の従来の技術としては、ＤＲＡＭ
からストレージ容量を増加するためにストレージ電極を
エングレーブ(engrave) 技術が（Extended Abstracts o
f the 21st Conferance on Solid State Devices and M
aterials（ＳＳＤＭ）１９８９、ｐｐ．１３７〜１４０
に開示されている。この技術は、多結晶シリコンを選択
酸化されたｎ型シリコン基板上にＬＰＣＶＤ方法によっ
て浸漬し、その浸漬された多結晶シリコンをＰＯＣｌ₃
ソースを使用する際の拡散方法によってドーピングし、
前記ドープされた多結晶シリコン上にスピン−オン−ガ
ラス（spin-on-glass ：ＳＯＧ）とレジストの混合物を
被覆し、この混合物の膜を乾燥し、ＨＦ溶液から前記Ｓ
ＯＧをエッチングすることによって多結晶シリコン上に
レジスト粒子のみ残して、この分散されたレジスト粒子
をエッチングマスクとして利用して多結晶シリコンをエ
ッチングし、前記レジスト粒子を除去し、ストレージ電
極を形成するために多結晶シリコンをパターンニングす
るもので構成される。結果的に、多結晶シリコン上に残
っているレジスト粒子をエッチングマスクとして使用し
ながら、エングレーブされたストレージ電極を形成する
ことによってストレージノードの表面積が増加される。
また、ストレージノードの表面積の増加はレジスト粒子
の大きさと多結晶シリコンのエッチング時間を調節する
ことによって得られており、前記レジスト粒子の大きさ
は前記レジストとＳＯＧの混合比と多結晶シリコン上に
塗布された混合物の厚さによって調節される。しかし、
この方法は均一な粒子の大きさを有するレジストの使用
とレジストとＳＯＧの混合比により混合物の塗布の厚さ
を調節しなければならないので、ストレージノードをエ
ングレーブするのに再演性、または信頼性から問題があ
る。また、表面積の増加のためのエングレーブ工程の複
雑性も一つの問題である。ストレージノードの表面積を
増加するためのまた他の従来の技術としては、半球のグ
レイン(Hemispherical-Grein) ストレージノードを有す
るメモリセルが“ＩＥＤＭ、１９９０、ｐｐ．６５５〜
６５６”に開示されている（また、ＳＳＤＭ，１９９
０. ｐｐ．８７３〜８７６とＳＳＤＭ、１９９０、ｐ
ｐ．８６９〜８７２を見よう）。この技術は、ＬＰＣＶ
Ｄ方法によって多結晶シリコンの浸漬時に如何な条件か
ら多結晶シリコンがシリコンのバンプ、または半球の粒
子からなっているシリコンを有する凹凸の表面を有する
という事実を利用するものである。また、そのような表
面は非晶質から多結晶への遷移温度の周囲の低温度範囲
の５℃内から強く示しており、ストレージノードの表面
積を通常の多結晶シリコンの表面積より約２倍程増加さ
せるというのが論文に開示されている。この技術は、浸
漬温度が現在使用される装備をもって５℃の範囲内から
充分に制御することができるので、製造工程の容易性と
信頼性をもって再演性することができる利点がある。し
かし、この技術は従来のストレージノードの表面積より
２倍のみ増加されるので、数十または数百メガビットＤ
ＲＡＭから使用されるメモリセルに対する適用は狭小の
制限面積にもっと高容量を有するストレージキャパシタ
を要求するということから限界がある。

【発明が解決しようとする課題】本発明の目的は制限面
積にもっと高容量を有することができるキャパシタを提
供することにある。本発明のまた他の目的は制限面積に
もっと増加されたストレージ電極の表面積を有するスト
レージキャパシタを提供することある。本発明のまた他
の目的は簡単な製造工程によって制限された狭小の面積
にもっと増加された容量のストレージキャパシタを有す
る半導体メモリ装置を提供することにある。本発明のま
た他の目的は制限された狭小の面積に高容量の信頼性の
あるストレージキャパシタを有する半導体メモリ装置を
提供することにある。本発明のまた他の目的は制限され
た狭小の面積に高容量の再演性のあるストレージキャパ
シタを有する半導体メモリ装置を提供することにある。

【課題を解決するための手段】前記のような本発明の目
的を達成するために本発明は第１電極層と、この上に形
成された誘電体層と、この誘電体層上に形成された第２
電極層とから構成される半導体のコンデンサーにおける
第１電極層はシリコン層であり、このシリコン層の表面
の所定の領域に少なくとも多数のマイクロトレンチ、ま
たは多数のマイクロシリンダによって形状化されている
ことを特徴とする。また、本発明は半導体基板上のソー
スおよびドレイン領域と前記ソースおよびドレイン領域
と隣接したゲート電極を有するトランスファトランジス
タと前記ソース領域と接触され、前記ゲート電極と離隔
された第１電極層と、この第１電極層を覆う誘電体層
と、この誘電体層を覆う第２電極層とから構成されたス
トレージキャパシタを有する半導体メモリセルにおける
第１電極層がシリコン層であり、このシリコン層の表面
の所定の領域が少なくとも多数のマイクロトレンチ、ま
たは多数のマイクロシリンダによって形状化されている
ことを特徴とする。本発明のまた他の特徴は、多数のマ
イクロトレンチ、または多数のマイクロシリンダによっ
て形状化されたストレージノードを製造する方法がスト
レージノード表面に突出を形成し、前記突出の各々の側
壁にエッチングマスク層を形成し、前記エッチングマス
ク層をマスクとして異方性エッチングを実施したことを
特徴とする。また、本発明は基板上の制限された領域に
絶縁層の上面に形成された導体層の第１電極と、前記第
１電極上に形成された誘電体層と、前記誘電体層上に形
成された第２電極とから構成されたキャパシタにおい
て、前記第１電極が、底面が絶縁層の一部表面となり、
その内面が導体層となっている多数個のマイクロトレン
チと、前記マイクロトレンチの底面およびその内面を少
なくとも覆っており、前記導体層の表面を覆う薄い導体
層とからなっていることを特徴とする。また、本発明は
第１導電型の半導体基板に形成された第１導電型と反対
の第２導電型のソースおよびドレイン領域とソースおよ
びドレイン領域と隣接し、ゲート酸化膜を通じてソース
およびドレイン領域との間のチャネル領域と絶縁された
第１導体層と第１導体層を絶縁するために覆っている第
１絶縁層とから構成されたトランスファトランジスタ
と、前記ドレイン領域と接触し、前記第１絶縁層上から
伸張する第２導体層と、前記第２導体層を絶縁するため
に覆っている第２絶縁層と、前記ソース領域に隣接し、
前記基板上に形成されたフィールド酸化膜と、前記ソー
ス領域と接触し、前記第１導体層の上部の少なくとも一
部分をオーバーラップし、前記フィールド酸化膜の上部
の少なくとも一部分を伸張する導体層の第１電極と第１
電極を覆っている誘電体層と誘電体層を覆う第２電極と
から構成されるストレージキャパシタを有する半導体メ
モリ装置のメモリセルにおいて、前記第１電極が、底面
が第２絶縁層の一部表面となり、その内面が導体層とな
っている多数個のマイクロシリンダと、前記マイクロシ
リンダの底面およびその内面を少なくとも覆っており、
前記導体層の表面を覆う薄い導体層とからなっているこ
とを特徴とする。また、本発明は第１導電型の半導体基
板に形成された第１導電型と反対の第２導電型のソース
およびドレイン領域とソースおよびドレイン領域と隣接
し、ゲート酸化膜を通じてソースおよびドレイン領域と
の間のチャネル領域と絶縁された第１導体層と第１導体
層を絶縁するために覆っている絶縁層とから構成された
トランスファトランジスタと、前記ソース領域に隣接
し、前記基板上に形成されたフィールド酸化膜と、前記
ソース領域と接触し、前記第１導体層の上部の少なくと
も一部分をオーバーラップし、前記フィールド酸化膜の
上部の少なくとも一部分を伸張する導体層の第１電極と
この第１電極を覆っている誘電体層と誘電体層を覆う第
２電極とから構成されるストレージキャパシタを有する
半導体メモリ装置のメモリセルにおいて、前記第１電極
が、底面が絶縁層の一部の表面となり、その内面が導体
層となっている多数個のマイクロシリンダと、前記マイ
クロシリンダの底面およびその内面を少なくとも覆って
おり、前記導体層の表面を覆う薄い導体層とからなって
いることを特徴とする。本発明のまた他の特徴は、多数
のマイクロトレンチ、または多数のマイクロシリンダに
よって形状化されたストレージノードを製造する方法が
ストレージノードの表面に突出を形成し、前記突出を有
するストレージノード上に突出の各々の側壁にエッチン
グマスク層を形成し、前記エッチングマスク層をマスク
として異方性エッチングを実施したことを特徴とする。
また、本発明は多数個のマイクロトレンチ、多数個のマ
イクロシリンダによって形状化されたストレージノード
を製造する方法が、前記ストレージノードの下部の絶縁
層の表面を平坦化し、前記ストレージノードの表面に突
出を形成し、前記突出の各々の側壁にエッチングマスク
を形成し、前記エッチングマスク層をマスクとした異方
性エッチングをしてストレージノードを貫通し、前記絶
縁層の表面の一部を露出させるスルーホールを形成し、
前記スルーホールの内面を覆う多結晶シリコンの薄い導
体層を形成したことを特徴とする。また、本発明は多数
個の半球の突出を有する多結晶シリコン層を利用して半
導体メモリ装置のストレージキャパシタを製造する方法
が、前記半球の突出の上部の表面にエッチングマスク層
を形成し、前記多結晶シリコン層をパターンニングし、
前記エッチングマスク層をマスクとして多結晶シリコン
層を異方性蝕刻し、前記エッチングマスク層を除去する
ことによってストレージ電極を形成したことを特徴とす
る。また、本発明は第１導電型の半導体基板に形成され
た第１導電型と反対の第２導電型のソースおよびドレイ
ン領域とソースおよびドレイン領域と隣接し、ゲート酸
化膜を通じてソースおよびドレイン領域との間のチャネ
ル領域と絶縁された第１導体層と第１導体層を絶縁する
ために覆っている第１絶縁層とから構成されたトランス
ファトランジスタと、前記ドレイン領域と接触し、前記
第１絶縁層上から伸張する第２導体層と、第２導体層を
絶縁するために覆っている第２絶縁層と、前記ソース領
域に隣接し、前記基板上に形成されたフィールド酸化膜
と、前記ソース領域と接触し、前記第１導体層の上部の
少なくとも一部分をオーバーラップし、前記フィールド
酸化膜の上部の少なくとも一部分を伸張する導体層の第
１電極と第１電極を覆っている誘電体層と誘電体層を覆
う第２電極とから構成されるストレージキャパシタを有
する半導体メモリ装置の製造方法において、前記第１電
極が、前記ソース領域と接触し、前記第２絶縁層の上部
を覆っており、多数個の半球の突出を有する多結晶シリ
コン層を形成する第１工程と、前記半球の突出の上部の
表面にエッチングマスク層を形成する第２工程と、前記
多結晶シリコン層をパターンニングする第３工程と、前
記エッチングマスク層をマスクとして多結晶シリコン層
を異方性蝕刻する第４工程と、前記エッチングマスク層
を除去する第５工程が連続的に進行されることによって
形成されることを特徴とする。本発明から使用される異
方性蝕刻は半球の突出の間にいる多結晶シリコン層に対
してのみ実施され、前記エッチングマスク層は多結晶シ
リコンの半球の突出の上部の表面を酸化させて形成され
る特徴をもっている。

【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。尚、図中、同じ構成要素には同じ符
号を付し、重複する説明は省略する。図１は本発明に係
るＤＲＡＭメモリセルアレイ中の一部分を拡大した平面
図を示しており、そして図２は図１の２−２線に沿った
断面図で、２ビットに対応するメモリセルの断面を示し
ている。Ｐ形の半導体基板１０上にメモリセルの領域を
限定するフィールド酸化膜１２が形成されている。この
半導体基板１０はＰ形のウェル領域とすることもでき
る。フィールド酸化膜１２によって囲まれている半導体
基板１０の主表面上のアクティブ領域１４には、フィー
ルド酸化膜１２に隣接したＮ形のソース領域１６と、Ｎ
−チャネル領域１８を介してソース領域１６と離隔され
たＮ形のドレイン領域２０と、Ｎ−チャネル領域１８上
のゲート酸化膜２２上にあり、ソース領域１６及びドレ
イン領域２０に隣接したゲート電極２４と、から構成さ
れるトランスファトランジスタが形成されている。この
トランスファトランジスタのゲート電極２４はワードラ
イン２６に接続されている。また、フィールド酸化膜１
２上には、隣接するアクティブ領域に形成されたトラン
スファトランジスタのゲート電極に接続されるワードラ
イン２８が形成されている。このワードライン２８と前
記のゲート電極２４とは絶縁層３０によって絶縁されて
いる。絶縁層３０はソース領域１６の一部分を露出させ
るための開口３２をもっている。ストレージ電極３６
（第１電極）は、この開口３２を介してソース接触領域
３４でソース領域１６と接触し、隣接しているゲート電
極２４及びワードライン２８の上部に伸張され、ストレ
ージキャパシタ領域３８を形作っている。ストレージ
電極３６の上部は、後述するように、ストレージキャパ
シタのストレージ電極の表面積を増加するための本発明
の特徴部分である多数のマイクロトレンチ及び／又は多
数のマイクロシリンダをもっている。ストレージ電極３
６の表面上には誘電体層４０が形成されており、さらに
その上にプレート電極層４２（第２電極）が形成されて
いる。したがって同図のストレージキャパシタ４４は、
ストレージ電極３６、誘電体層４０、及びプレート電極
層４２から構成されるものである。プレート電極層４２
の上部及び露出した絶縁層３０の上部には保護膜層４６
が形成されている。この保護膜層４６には、トランスフ
ァトランジスタのドレイン領域２０に隣接し半導体基板
１０の主表面に伸張する高濃度にドーピングされたＮ⁺
領域４８を露出させるための開口５０が形成されてい
る。導体物質からなるビットライン５２が、この開口５
０を介してビットライン接触領域５４でＮ⁺領域４８に
接触するようになっている。そしてビットライン５２は
保護膜層４６上で帯状に伸張されてワードライン２６、
２８と交叉している。尚、ビットライン５２上には図示
せぬ第２保護膜層が塗布されている。以上のように本発
明の好適な実施例によるＤＲＡＭメモリセルは、それぞ
れ１つのトランジスタと１つのキャパシタとから構成さ
れている。このキャパシタは、半導体基板１０上のスト
レージキャパシタ領域３８が占有する面積（即ち０．４
×１．２μｍ²）内に多数のマイクロトレンチ構造を有
するストレージノードを有するスタックキャパシタであ
る。しかし、本発明はこのようなストレージ電極の面積
増加に限定されるものではない。図３〜図１１を参照し
ながら、前述のＤＲＡＭメモリセルの製造工程を詳細に
説明する。尚、このようなメモリセルの使用法について
は、この技術分野で通常の知識を有する者には公知の事
実であるので、その説明は省略する。図３には、１対の
トランスファトランジスタが半導体基板上１０に形成さ
れた状態の図２と同様の断面図を示している。このトラ
ンジスタの製造工程は公知のものであるが、一応の理解
のため簡単に説明しておく。半導体基板１０は１×１０
¹⁵ atoms／ｃｍ³の濃度を有する〔１００〕結晶面
のＰ形シリコンウェーハ上に形成された濃度４〜５×１
０¹⁶ atoms／ｃｍ²のＰ形ウェルである。この半導体基
板１０の表面の一部分に図１に示したアクティブ領域１
４を限定するための厚さ約３０００Åのフィールド酸化
膜１２が形成される。その後に、約１５０Åの厚さの図
２に示したゲート酸化膜２２が通常のドライＯ₂酸化法
によってアクティブ領域１４内の半導体基板１０上に形
成され、そしてゲート電極を形成するために高濃度の燐
(phosphorus)がドーピングされた多結晶シリコン層が半
導体基板１０上に形成される。多結晶シリコンを塗布し
た後、ゲート電極２４、ワードライン２６、２８が通常
の写真蝕刻法によってパターニングされる。このパター
ニングによって、ゲート電極２４及びワードライン２
６、２８の下部にある部分を除いたゲート酸化膜２２
は、アクティブ領域１４内の半導体基板１０の表面が露
出するまで除去される。その後、ソース領域１６及びド
レイン領域２０を形成するため、燐のイオン注入が１．
６×１０¹³ions／ｃｍ² の線量と６０Ｋｅｖのエネルギ
ーで行われる。そして燐イオン注入後、ゲート電極２４
とワードライン２６とワードライン２８とソース領域１
６とドレイン領域２０とを絶縁するために、約８２０℃
の温度でＬＰＣＶＤ方法によりＳｉＯ₂の絶縁層３０が
厚さ約２７００Åに堆積され、その結果、良質の均一性
を有するシリコン酸化膜層を得ることができる。次に図
４を参照すると分かるように、上記のようにして絶縁層
３０を形成してから、通常の写真蝕刻法によってソース
領域１６の表面の一部分を露出させる開口３２が絶縁層
３０に形成される。そして開口３２を形成するために使
用されたフォトレジストの除去後、表面に半球状の突出
部を多数有する厚さ約２５００Åの多結晶シリコン層５
６が、開口３２を介してソース接触領域３４でソース領
域１６に接触するようにして半導体基板１０の表面上に
形成される。このような表面に半球状の突出部を多数有
する多結晶シリコン層は、１気圧、５５０℃の温度で、
ヘリウム希釈されたＳｉＨ₄（２０％）を使用するＬＰ
ＣＶＤ法によって形成することができる（LEEE Trans、
on Electron Devices. Vol.ED−３６，Ｎｏ．２．ｐｐ
３５１〜３５３、１９８３又はＳＳＤＭ．ｐｐ８７３〜
８７６．１９９０を参照）。あるいは、通常の多結晶シ
リコンを堆積する温度条件（６００℃以上）の下で約１
０００Åの厚さ分多結晶シリコンを堆積させてから、こ
の多結晶シリコン表面上に半球状の突出部を多数有する
多結晶シリコンを約１５００Åの厚さで形成するように
して製造することも可能である。このようにして形成さ
れた多結晶シリコン層５６表面の半球状の突出部の直径
又は高さは約０．０７〜０．１５μｍである。多結晶シ
リコン層５６を形成した後、この多結晶シリコン層５６
をドーピングするために砒素のイオン注入が３×１０¹⁵
ions／ｃｍ² の線量と１００Ｋｅｖのエネルギーで行わ
れる。このとき燐で多結晶シリコン層５６をドーピング
してもよいが、後述する工程で良好なマイクロトレンチ
構造を多結晶シリコン層５６上に形成するためには砒素
のドーピングが好ましい。この後、ドーピングされた多
結晶シリコン層５６上にＳｉＯ₂のマスク層５８が通常
のＣＶＤ法によって３００Åの厚さで堆積される。本実
施例ではこのマスク層５８として、Ｓｉ₃Ｎ₄、Ｔａ₂
Ｏ₅のような高誘電率を有する誘電体物質が使用され
る。しかし、後述のマイクロトレンチを形成するための
エッチング工程を考慮すると、多結晶シリコン／誘電体
物質の選択比がより高い誘電体物質を使用するのが好ま
しい。マスク層５８を堆積した後、ストレージキャパシ
タ領域３８を限定するためのパターニングが通常の写真
蝕刻法によって行われ、これにより図４に示すようなパ
ターン形成された突出部を多数有する多結晶シリコン層
５６とパターン形成されたＳｉＯ₂のマスク層５８とが
形成される。ここで、本発明の特徴部分であるマイクロ
トレンチを形成するためのエッチング工程を添付の図６
〜図８及び図９〜図１１を用いて詳細に説明する。尚、
図６〜図１１は図４中の点線で囲った部分１００を拡大
したものである。また、図９〜図１１は、半球状の突出
部間の距離Ｓがマスク層５８の厚さＸの２倍（２Ｘ）以
上ある場合の突出部の配置を示しており、図６〜図８
は、距離Ｓ＝０である場合の突出部の配置を示してい
る。事実上、多結晶シリコン層５６が、非晶質から多結
晶構造に遷移する温度範囲で前記条件のＬＰＣＶＤ法に
よって堆積されるとき、突出部間の距離Ｓは、Ｓ＝０で
ある場合とＳ＞２Ｘである場合の混合状態となる。即
ち、図６に示す突出部の配置と図９に示す突出部の配置
が同時に現れることとなる。図６を参照すると分かるよ
うに、通常のＬＤＤＭＯＳＦＥＴ製造工程で使用され
る側壁形成のためのＳｉＯ₂エッチバックは、マスク層
５８の厚さＸ（＝３００Å）をもってエッチング完了時
点とされる。マスク層５８の堆積時、多結晶シリコン層
５６の突出部間の谷の部分はより厚いＳｉＯ₂層が堆積
されることになるので、前記のエッチバックの結果、エ
ッチングマスク層６２が図７に示すように残留し、突出
部の上部６６のみが露出する。その後、多結晶シリコン
／ＳｉＯ₂の選択比が４０の異方性エッチングが、深さ
０．２μｍの溝を形成するように行われる。本実施例に
おいてこのようなエッチングは、例えばＬＡＭ社のモデ
ル名「Rainbow ４４００」を使用して、３５０ミリバー
ルの気圧の下、パワー２００ｗａｔｔで、ＨＢＲ(Hydro
-bromide) ：Ｃｌ₂＝４０ＳＣＣＭ：１２０ＳＣＣＭの
混合ガスを用いて実行した。その結果、図８に示すよう
に、円筒形の内壁を有する断面略Ｕ字状の溝が多結晶シ
リコン層５６内に形成される。さらに、この溝の底面に
は前記露出部分６６に対応する半球状部６４が形成さ
れ、これによってストレージ電極３６（多結晶シリコン
層５６）の表面積がより一層増加することになる。以上
のようにしてマイクロトレンチを形成してから、ストレ
ージ電極３６の表面に、通常のＣＶＤ方法によって約７
０Åの厚さのＳｉ₃Ｎ₄層を形成し、そしてこのＳｉ₃
Ｎ₄層の表面を熱酸化させて約２０ÅのＳｉＯ₂層を形
成することで、ＮＯ構造（自然酸化されたＳｉＯ₂層を
加算すればＯＮＯ構造）の誘電体層４０を被覆する。そ
の後、誘電体層４０上に、通常の方法でドーピングされ
た多結晶シリコン層を形成して通常の写真蝕刻法により
パターンニングすることで、プレート電極層４２が形成
される。一方、図９〜図１１の場合には、マスク層５８
をエッチバックすると、図１０に示すようにエッチング
マスク層６２が突出部６０の側壁にそれぞれ形成される
ことになり、各突出部６０の間の多結晶シリコン層５６
の表面の一部分６８と突出部の上部６６とのみが露出す
る。その後、前述のようなサブミクロンのエッチングが
行われ、その結果、図１１に示すように多数のマイクロ
シリンダ７０を有するストレージ電極３６が形成され
る。この場合も、図８と同様にマイクロシリンダ７０の
底面には露出していた前記上部６６の形状に対応する半
球状部６４が形成される。このとき、前記表面の一部分
６８がエッチングされた部分の底面８０は半球状部６４
より深くエッチングされている。したがって、マイクロ
シリンダ（マイクロトレンチ）７０の製造はフォトレジ
ストを使用せず、セルフアライメントエッチング工程に
よって実施でき、そのため複雑な製造工程を用いずにす
む。尚、図６と図９の混合配置である場合、前述の異方
性エッチング後に、多数のマイクロトレンチを有するポ
ールと多数のマイクロシリンダが提供されることにな
る。そして、このようなストレージ電極３６の表面にＮ
Ｏ層（ＯＮＯ層）の誘電体層４０とプレート電極層４２
とが前述と同様の工程により形成される。以上、ストレ
ージ電極３６の表面上に堆積されたＳｉＯ₂のエッチン
グマスク層６２を有するスタックキャパシタの製造工程
を説明してきたが、このエッチングマスク層６２は、キ
ャパシタの誘電体層として効果的な役割をすることがで
きないので、できればエッチングマスク層６２は取り除
くことが好ましい。ＳｉＯ₂のエッチングマスク層６２
を除去するには、前述の異方性エッチング工程後に、緩
衝ＨＦ溶液（bufferedＨＦsolution）を用いて除去すれ
ばよい。一般に、異方性エッチングはエッチング後のエ
ッジ部分が鋭利になる。また、エッジ部分以外でも、エ
ッチングによって損傷した部分の周辺に鋭利な箇所が発
生することがある。このような鋭利な部分の存在は、ス
トレージ電極３６を覆う薄い誘電体層４０を形成する際
の信頼性を損なうばかりではなく、ストレージキャパシ
タのブレークダウン電圧を低下させてしまう原因とな
る。このような鋭利な部分を丸くする工程を、異方性エ
ッチング終了後誘電体層４０を形成する前に（エッチン
グマスク層６２を有するストレージキャパシタの場
合）、あるいはエッチングマスク層６２の除去後誘電体
層４０を形成する前に（エッチングマスク層６２のない
ストレージキャパシタの場合）、行うことができる。即
ち、温度６０℃〜８０℃のＨＣｌ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝
１：１：６の混合溶液に基板を浸してストレージ電極３
６の表面に約１０ÅのＳｉＯ₂膜を形成する。その後、
このような化学的酸化工程で形成された酸化膜を緩衝Ｈ
Ｆ溶液をもって取り除くことによって鋭利な部分は除去
される。また、本実施例では半球状の突出部を有する多
結晶シリコン層５６を厚さ２５００Åで形成し、そして
これに溝を深さ２０００Åでエッチングによって形成す
るようにしているが、本発明はこれらの数値に限定され
るものではない。例えば、多結晶シリコン層５６をさら
に厚い層とし、多結晶シリコン／誘電体物質の選択比に
よりエッチングで溝をより深く形成することにより、ス
トレージ電極３６の表面積を一層増加させることが可能
である。上記実施例の図３〜図５で、上述の如くプレー
ト電極層４２の形成までを示した。ここで、これ以後の
工程を説明しておく。即ち、プレート電極層４２形成後
ＢＰＳＧ(Boro phospho-silicate glass) 又はＰＳＧの
ような保護膜層４６（図２）を半導体基板１０上に塗布
し、平坦化のためのリフロー工程を行う。その後、開口
５０（図２）を通常の方法により形成し、この開口５０
を通じてＮ⁺領域４８を形成してから、アルミニウムの
ビットライン５２（図２）を形成するものである。ま
た、上記実施例によれば、ビットライン５２はトランス
ファトランジスタの上部とストレージキャパシタ４４の
上部とにオーバーラップしつつ伸張しており、また、ト
ランスファトランジスタのゲート電極は多結晶シリコン
で形成されているが、本発明はこれに限定されるもので
はない。あるいは、第１電極をなす多結晶シリコンは再
結晶シリコンとしてもよい。さらに、本発明は、上記実
施例のようなスタックキャパシタに限らず、半導体基板
に溝を形成し、この溝内にストレージキャパシタを形成
する場合にも適用可能である。あるいは、絶縁基板上の
限定領域に高容量のキャパシタが要求される場合、絶縁
基板上に本発明による多数のマイクロトレンチを有する
ストレージ電極を形成し、この上に誘電体層を形成して
から、その上に第２電極であるプレート電極を形成する
ことで必要なキャパシタを製造することができる。以
上、本発明によるストレージノードの構造及びその製造
方法に対して上記のような一つの実施例を上げて説明し
たが、このような構造及びその製造方法の他にも本発明
の思想の範囲内でその他の実施例も可能である。以下
に、これらその他可能な実施例を説明する。実施例１（図１２〜図２３）：図１２は本発明の他の実
施例によるＤＲＡＭメモリセルアレイの一部分を拡大し
た平面図であり、そして図１３は図１２の３−３線に沿
った２ビットに対応するメモリセルの断面図である。
尚、上記実施例（図１〜図１１）と同じ構成要素には同
じ符号を付し、重複する説明は省略する。図１２及び図
１３より分かるように、Ｐ形の半導体基板１０上にメモ
リセルの領域を限定するフィールド酸化膜１２が形成さ
れている。このＰ形の半導体基板１０はＰ形のウェルと
することもできる。フィールド酸化膜１２によって限定
されたアクティブ領域１４には、フィールド酸化膜１２
に隣接したソース領域１６と、Ｎ形のチャネル領域１８
を通じてソース領域１６と離隔されたドレイン領域２０
と、Ｎ−チャネル領域１８上に形成されたゲート酸化膜
２２と、ゲート酸化膜２２上部に形成され、ソース領域
１６及びドレイン領域２０に隣接したゲート電極２４
と、から構成されるメモリセルのトランスファトランジ
スタが形成されている。ゲート電極２４はワードライン
２６と接続され、また、フィールド酸化膜１２上には隣
接するアクティブ領域に形成されたトランスファトラン
ジスタのゲート電極と接続されるワードライン２８が形
成されている。そしてゲート電極２４とワードライン２
８とは第１絶縁層３０によって絶縁されている。第１絶
縁層３０は開口１３５をもっており、この開口１３５を
通じてトランスファトランジスタのドレイン領域２０と
ビットライン１５０とが接触するようになっている。こ
のビットライン１５０を覆う第２絶縁層１９０と第１絶
縁層３０とには、ソース領域１６の一部を露出させるた
めの開口１２５が形成されている。また、第２絶縁層１
９０の表面は平坦化されている。開口１２５を通じてス
トレージ電極２００がソース領域１６と接触し、第２絶
縁層１９０上で、隣接するゲート電極２４とワードライ
ン２８との上部に伸張されてストレージキャパシタの領
域を限定する。ストレージ電極層２００は多数のマイク
ロトレンチ（又は多数のマイクロシリンダ）をもってい
る。このマイクロトレンチの構造については後述する。
ストレージ電極２００の表面上には誘電体層４０が形成
され、その上にプレート電極層４００が形成されてい
る。以上のように、図１２及び図１３に示したＤＲＡＭ
メモリセルの構造は、ビットラインがストレージキャパ
シタの下部に形成されたＤＡＳＨ(Diagonal ActiveStac
ked capacitor cell with a Highly-packed stroage no
de)構造に適用されたものであることが分る。このＤＡ
ＳＨ構造については、ＩＥＤＭ１９８８、ｐｐ．５９
６〜５９９に詳しい。ＤＡＳＨ構造のＤＲＡＭメモリセ
ルでは、ストレージキャパシタの水平方向での拡張をビ
ットラインのデザインルールに影響されることなく設計
できるので、通常のビットラインの下部にストレージキ
ャパシタを形成する場合より工程が容易で、また、キャ
パシタの容量を容易に増加できるという長所がある。し
たがって、ストレージキャパシタの領域を限定するスト
レージ電極２００は、隣接するメモリセルに属する他の
ストレージキャパシタのストレージ電極に接触しない範
囲内で拡張可能であることが分かる。それでは、図１４
〜図２３を参照しながら、図１３に示したメモリセルの
製造工程を詳細に説明する。図１４は、１対のトランス
ファトランジスタを基板に形成した後に、ビットライン
１５０を形成する工程までを示している。ビットライン
１５０形成の前までの工程は図３に関連して説明したも
のと同じである。第１絶縁層３０上にはビットライン１
５０が形成されるので、ＢＰＳＧ等のリフロー工程を利
用して第１絶縁層３０の表面を平坦化するとよい。その
後、トランスファトランジスタのドレイン領域２０とビ
ットライン１５０との接続のために、通常の写真蝕刻法
によってドレイン領域２０の上部にある第１絶縁層３０
の一部をドレイン領域２０の一部表面が露出するまで除
去して開口１３５を形成する。そしてこの開口１３５を
通じるようにしてアルミニウムのビットライン１５０が
形成される。次に図１５について説明する。ビットライ
ン１５０の形成後、基板１０上にＢＰＳＧ又はＰＳＧ等
の第２絶縁層１９０を約５０００Åの厚さで塗布してか
ら、表面の平坦化のためにリフローを実施する。この第
２絶縁層１９０は通常のシリコン酸化膜か、あるいは、
シリコン酸化膜とシリコン窒化膜とからなる複合層を使
用してもよい。ただし、どちらの場合でも、第２絶縁層
の塗布後には表面の平坦化工程が行われる。尚、この平
坦化は、シリコン酸化膜層を基板上に塗布し、さらにそ
の上にレジスト物質を塗布してから、レジスト物質とシ
リコン酸化膜層との蝕刻比を調整したエッチング工程に
より平坦化する方法を用いてもよい。次に図１６につい
て説明する。第２絶縁層１９０の形成及び平坦化が終了
した後、通常の写真蝕刻法を使用して、ソース領域１６
の一部表面を露出せしめる開口１２５を第２絶縁層１９
０と第１絶縁層３０とを通じて形成する。そして開口１
２５形成のために使用されたフォトレジストを除去して
から、図４に関連して説明したように、表面に半球状の
突出部を多数有する厚さ２５００Åの多結晶シリコン層
５６が、開口１２５を通じてソース領域１６の一部表面
と接触するようにして第２絶縁層１９０上に形成され
る。そして、多結晶シリコン層５６を形成した後、この
多結晶シリコン層５６をドーピングするために砒素のイ
オン注入が図４と同様にして行われる。その後、ドーピ
ングされた多結晶シリコン層５６上にＳｉＯ₂のマスク
層２５０を通常のＣＶＤ法によって３００〜５００Å程
度の厚さで堆積させる。このマスク層２５０としては、
Ｓｉ₃Ｎ₄、Ｔａ₂Ｏ₅のような高誘電率を有する誘電
体物質が使用可能であるが、後述のマイクロトレンチ形
成のためのエッチング工程を考慮すると、より高い多結
晶シリコン／誘電体物質の選択比を有する誘電体物質を
使用する方がよい。そして、マスク層２５０を堆積後、
ストレージキャパシタの領域を限定するためのパターニ
ングが通常の写真蝕刻法によって行なわれる。以下、図
１８〜図２０及び図２１〜図２３を参照して本発明の特
徴部分であるマイクロトレンチを形成する工程を詳細に
説明する。尚、同図は、図１６中の点線で囲った部分５
００を拡大したものである。また、図２１〜図２３はＨ
ＳＧ（半球状の突出部）間の距離がシリコン酸化物のマ
スク層２５０の厚さの２倍以上の場合、図１８〜図２０
はＨＳＧ間の距離が０である場合を示す。図１８より分
かるように、通常のＬＤＤＭＯＳＦＥＴ製造工程で使
用される側壁を形成するためのシリコン酸化膜のエッチ
バック工程が、シリコン酸化膜２５０の厚さ３００〜５
００Åをエッチング完了のエンドポイント(end point)
として実施される。これは、図６で示したのと同様であ
る。そして、図７の場合と同様に、シリコン酸化膜２５
０の堆積時に多結晶シリコン層５６のＨＳＣ２２１間の
谷の部分２２３にはより厚いシリコン酸化膜層が堆積さ
れるので、エッチバックの結果としてエッチングマスク
層２５１が残っており、ＨＳＧ２２１の上部２２２のみ
が露出している。その後、図１９で、厚さ２５００Åの
多結晶シリコン層５６が完全にエッチングされてエッチ
ングマスク層２５１の下部を除いた第２絶縁層１９０の
一部表面が露出するまで、多結晶シリコン／酸化シリコ
ンの選択比４０の異方性エッチングが実施される。この
ようなエッチングは、ＬＡＭ社のモデル名「Rainbow ４
４００」を使用して３５０ミリバールの気圧の下、２０
０ｗａｔｔの電力で、ＨＢＲ(Hydro-bromide) ：Ｃｌ₂
＝４０ＳＣＣＭ：１２０ＳＣＣＭの混合ガスを使用して
行うことができる。その結果、形成されたマイクロトレ
ンチ２３０は多結晶シリコン層５６を貫通するスルーホ
ールのような形状となる。ここで、前述の図８のマイク
ロトレンチ形成のエッチング工程では溝の深さを０．２
μｍとしており、本実施例とは異なっていることが分か
る。このようにしてスルーホール形状のマイクロトレン
チ２３０が形成された後、通常の多結晶シリコンが形成
される温度条件である６００℃以上の温度で、ＳｉＨ₄
ガスをデコンポジション(decomposition) 用として２０
〜２５Å／ｍｉｎの堆積率をもってＬＰＣＶＤ法によ
り、ドーピングされた薄い多結晶シリコン層２４０をマ
イクロトレンチ２３０の内・外面を含む基板１０の全面
に堆積する。この多結晶シリコン層２４０の厚さは、少
なくともＨＳＧ２２１の直径（０．０７〜０．１５μ
ｍ）の１／２より薄ければストレージキャパシタの表面
積に影響しないので、３００〜７００Å程度にするとよ
い。また、多結晶シリコン層２４０は基板１０の全面上
に形成されるので、通常の写真蝕刻法を利用してストレ
ージキャパシタの領域を限定するパターニング工程を行
え、これによりストレージ電極２００のパターンが完成
される。その結果、ストレージ電極２００は、多結晶シ
リコン層５６と薄い多結晶シリコン層２４０とからな
り、多数のマイクロトレンチ２３０を有する構造となる
ことが分かる。次に、図２０では、ストレージ電極２０
０が完成された後、多結晶シリコン層２４０の表面（又
はストレージ電極２００の表面）に通常のＣＶＤ法によ
って約７０Åの厚さのＳｉ₃Ｎ₄層を形成し、そしてこ
のＳｉ₃Ｎ₄層を熱酸化させて約２０Åの薄いＳｉＯ₂
層を形成することによって構成されるＮＯ層（自然酸化
されたＳｉＯ₂層を加えるとＯＮＯ層になる）の誘電体
層４０が塗布される。その後、誘電体層４０上にドーピ
ングされた多結晶シリコンのプレート電極４００を形成
すると図１７に示したようなストレージキャパシタが完
成する。一方、図２１〜図２３の場合、マスク層２５０
をエッチバックすると、図２１に示すようなエッチング
マスク層２５１が各ＨＳＧ２２１の側壁２２５に形成さ
れ、ＨＳＧ２２１間の多結晶シリコン層５６の表面の一
部分２２６とＨＳＧ２２１の上部２２２のみが露出す
る。その後、前述の図１９と同様にして、多結晶シリコ
ン層５６を貫通して第２絶縁体層１９０の一部表面が露
出するまでエッチングを行い、薄い多結晶シリコン層２
４０を基板１０の全面に堆積させてから、ストレージ電
極２００のパターニングを実施することで、図２２のよ
うな構造のストレージ電極２００が形成され、そして、
誘電体層４０及びプレート電極１００が形成される。Ｈ
ＳＧの間隔が一定でない場合にも上記と同様の方法によ
ってストレージキャパシタを形成できることは、この分
野で通常の知識をもつものなら容易に理解できるであろ
う。本実施例においては、多結晶シリコン／酸化シリコ
ンの選択比を大きくしてエッチングマスク層２５１に覆
われない部分の多結晶シリコン層５６を完全に除去して
から、マイクロトレンチの連結及びストレージ電極２０
０形成のための多結晶シリコン層２４０の形成を行うの
で、マイクロトレンチ形成のためのエッチングの深さ調
整の必要がない。以上の説明は、ストレージ電極にエッ
チングマスク層として使用された酸化シリコンが包含さ
れる場合に関するものであった。しかし、このエッチン
グマスク層（２５１）はキャパシタの誘電体層として効
果的な役割をすることができず、キャパシタの表面積の
増加にも寄与していないので、前述の異方性エッチング
後に緩衝ＨＦ(Buffered HF) 溶液で除去するようにして
もよい。本実施例においては、ビットラインがストレー
ジキャパシタの下部で伸張しているＤＡＳＨ構造のメモ
リセルに対して説明したが、これに限定されるものでは
ないことも理解して置く必要がある。即ち、図２に示し
た構造にも本実施例を適用可能である。ただし、そのよ
うな場合にはストレージ電極となる多結晶シリコン層
（５６）堆積の前に、その下部の第１絶縁層表面を平坦
化しておく必要がある。実施例２（図２４〜図３６）：図１３の構造を形成する
ための製造工程として、図１４〜図２３を例として説明
したが、その他の方法によっても形成可能である。これ
を図２４〜図２７及び図２８〜図３６を参照して説明す
る。まず、図２４では、表面にＨＳＧを有する厚さ２５
００Åの多結晶シリコン層５６を、開口１２５を介して
ソース領域１６の一部表面と接触するようにして第２絶
縁層１９０上に形成し、砒素のイオン注入を行ってか
ら、図２５に示すように、厚さ２０〜５００Å程度のＳ
ｉＮ層３３０を通常のＬＰＣＶＤ法によって多結晶シリ
コン層５６上に堆積させ、そしてＳｉＮ層３３０上に厚
さ約２０００ÅのＳＯＧ(Spin On Glass) ３４０を塗布
する。このＳＯＧ層３４０は、ＨＳＧの高さより大き
く、ＨＳＧが形成された多結晶シリコン層５６の表面が
完全に平坦に覆われるように形成する必要がある。図２
５中の点線で囲った部分の拡大図を図２８に示す。そし
て図２９で、ＳＯＧ３４０の塗布及び平坦化後に、ＳＯ
Ｇ３４０をエッチバック（ドライエッチング）してＨＳ
Ｇ２２１の上部に形成されたＳｉＮ層３３０の一部分３
３１を露出させる。このＳｉＮ層３３０の露出程度はエ
ッチング量やエッチング時間等により適切に調節でき
る。次に、図３０で、露出したＳｉＮ層の一部分３３１
をエッチングで除去する。これは、ＬＡＭ社のモデル名
「Rainbow ４４００」を使用したドライエッチング、あ
るいは燐酸（Ｈ₃ＰＯ₄）を利用したウエットエッチン
グにより可能である。その後、ＳＯＧ３４０の残りの部
分ＳＯＧ３４２は、ＢＯＥ(Buffered-Oxide Etchant)溶
液に約１分間基板を浸すことによって図３１に示すよう
に完全に除去される。図３２で、残存するＳＯＧ３４２
を除去した後、露出している多結晶シリコン層５６のＨ
ＳＧ２２１の上部を酸化させて１００〜１０００Å程度
の厚さの酸化層２３１を形成する。この酸化工程はドラ
イＯ₂を利用するか、あるいは、温度６０〜８０℃で、
ＨＣＬ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：６の混合溶液に基
板を浸すことによって実施できる。このとき、ＳｉＮ層
３３０上にもわずかに酸化層２３２が形成されるが、こ
れはＢＯＥ溶液に短時間（約１０秒間）基板を浸すこと
によって除去できる。酸化層２３１はマイクロトレンチ
形成のためのエッチングマスクとして使用される。この
ような酸化後、図３３に示すように、ＨＳＧ２２１間に
残っているＳｉＮ層３３０はＨ₃ＰＯ₄溶液によって除
去される。ここで、図２６に示すように、酸化層（エッ
チングマスク層）２３１が形成された後、ストレージ電
極のパターン形成のため、通常の写真蝕刻法によって多
結晶シリコン層５６はパターニングされる。このパター
ニングに際して、多結晶シリコン層５６がビットライン
１５０の上部に形成されているので、水平方向での面積
拡張についてビットラインのデザインルールに影響され
ないことが分る。その後、図３３までの工程で形成され
たエッチングマスク層２３１をマスクとして多結晶シリ
コン／酸化シリコンの選択比４０の異方性エッチングが
深さ約０．２μｍまで行なわれる。このようなエッチン
グは、ＬＡＭ社のモデル名「Rainbow ４４００」を使用
し、３５０ミリバールの気圧の下、パワー２００ｗａｔ
ｔで、ＨＲＲ(Hydro bromide) ：Ｃｌ₂＝４０ＳＣＣ
Ｍ：１２０ＳＣＣＭの混合ガス雰囲気をもって実施でき
る。その結果、図３４に示すように、底面にエッチング
前の多結晶シリコン層５６の表面形状に対応する丸い傾
斜面部を有するマイクロトレンチ２２４が形成される。
同図より分かるように、エッチング前のＨＳＧの存在に
よりこのマイクロトレンチ２２４の底面と側面との境界
部分は緩慢な傾斜となっている。このような構造により
後述の工程で塗布される誘電体のステップカバレッジを
従来に比べて改善させることができる。そして、マイク
ロトレンチを形成した後、実質的にキャパシタの表面積
として寄与しないエッチングマスク層２３１を図３５に
示すように除去することでストレージ電極２０１の形状
が完成される。同図より分かるように、エッチングマス
ク層２３１が除去された後のストレージ電極２０１の表
面は、鋭利な部分がなく、全体に丸みを帯びている。こ
れもやはり良好な誘電体の塗布を提供し、ストレージキ
ャパシタのプレークダウン電圧が不必要に低電圧となる
現象を防止するものである。その後、ストレージ電極２
０１の表面に通常のＣＶＤ法によって約７０Åの厚さの
Ｓｉ₃Ｎ₄層を形成し、このＳｉ₃Ｎ₄層の表面を熱酸
化させて約２０Åの薄いＳｉＯ₂を形成することによっ
て構成されるＮＯ層（自然酸化されたＳｉＯ ₂層を加え
るとＯＮＯ層になる）の誘電体層４０が塗布される。そ
して、図３６で、誘電体層４０上にドーピングされた多
結晶シリコンのプレート電極４００を形成するとストレ
ージキャパシタが完成する。その後、ＨＰＳＧ(boro-ph
osphosiligate glass) やＰＳＧ等を基板１０の全面に
塗布し、平坦化のためのリフロー(reflow)工程を行な
う。その結果、図２７に示すようなＤＲＡＭセルの構造
が完成する。上記の図２４〜図３６の製造方法において
は、ストレージ電極になる多結晶シリコン層２２０の厚
さを２５００Åとし、トレンチの深さを２０００Åとし
たが、本実施例はこれらの数値に限定されるものではな
い。例えば、多結晶シリコン層５６をさらに厚くし、多
結晶シリコン／酸化シリコンの選択比によりトレンチを
さらに深くエッチングすることによって、ストレージ電
極２０１の表面積を一層増加することもできる。一方、
図示されていないが、ＨＳＧ間の距離が０である場合に
も図２４〜図３６の実施例を適用できることは、この分
野で通常の知識をもつものなら容易に理解できるであろ
う。実施例３（図３７〜５１）：本発明によるストレージキ
ャパシタを製造する方法として、さらに上記と違う他の
実施例を図３７〜図５１を参照して説明する。まず、図
３７は、第１導電形の半導体基板１０上に図３と同様に
してゲート電極２４、ワードライン２８を形成してか
ら、基板１０の全面に第１層間絶縁膜６００、例えばＢ
ＰＳＧ或いは酸化膜系統の膜を堆積してこれを平坦化
し、そしてこの第１層間絶縁膜６００上に第１絶縁膜６
１０、例えば５００〜１０００Å程度の厚さの窒化膜、
及び第２絶縁膜６２０、例えば１０００〜２０００Å程
度の厚さの酸化膜を順次堆積する。第１絶縁膜６１０で
ある窒化膜は後続の工程で蝕刻沮止膜として使用され
る。図３８は、第１コンタクトホールＣＨ１、及び第１
導電層（多結晶シリコン層）５６の形成工程を図示した
もので、まず、第２絶縁膜６２０上にフォトレジストを
塗布し、マスク露光及び現像等の工程を経て所望のフォ
トレジストパターンを形成してから、このフォトレジス
トパターンを用いて第２絶縁膜６２０、第１絶縁膜６１
０、及び第１層間絶縁膜６００を蝕刻することによっ
て、キャパシタの第１電極として使用されるストレージ
電極をトランジスタのソース領域１６と接続させるため
の第１コンタクトホールＣＨ１を形成する。そして、こ
の第１コンタクトホールＣＨ１を形成するためのフォト
レジストパターンを除去した後、基板１０の全面に２０
００〜６０００Å程度の厚さで、不純物がドーピンされ
たＨＳＧを有する多結晶シリコン層５６を堆積する。こ
こで、多結晶シリコン層５６の表面は図３８に示すよう
に突出部と突出部とが接している状態、即ち前述の距離
Ｓが０である場合を示しているが、上記の他の実施例の
場合と同様に突出部と突出部とが所定距離離隔している
場合でも適用可能である。図３９は、多結晶シリコン層
５６のパターン及び第３絶縁膜６３０の形成工程を示し
たもので、まず多結晶シリコン層５６上にフォトレジス
トを塗布し、マスク露光及び現像等の工程を経て所望の
フォトレジストパターンを形成し、このフォトレジスト
パターンを使用して多結晶シリコン層５６を蝕刻するこ
とで、図示のような多結晶シリコン層パターン５６′を
形成する。そして、フォトレジストパターンを除去し、
基板１０の全面に第３絶縁膜６３０、例えば３００〜１
０００Å程度の厚さのＨＴＯ(High Temperature Oxide)
膜を堆積する。図４０は第３絶縁膜６３０の蝕刻工程を
図示したもので、図３９の工程後に、多結晶シリコン層
パターン５６′の突出部の頂上部位が露出するまで基板
１０全面にエッチバックを実施することによって、多結
晶シリコン層パターン５６′の突出部と突出部との間に
第３絶縁膜を残す（６３０′）。このとき、多結晶シリ
コン層パターン５６′の側壁部分の第３絶縁膜も残る
（６３０′）。図４２はストレージ電極の形成工程を図
示したもので、前記の残留している第３絶縁膜６３０′
を蝕刻マスクとして使用して多結晶シリコン層パターン
５６′を蝕刻し、ストレージ電極２０２を形成する。即
ち、蝕刻マスクとして使用された第３絶縁膜６３０′が
残っている部分は多結晶シリコン層が蝕刻されず、第３
絶縁膜６３０′がなく、多結晶シリコン層が露出した部
分はマイクロトレンチ、或いはマイクロシリンダが形成
され、ストレージ電極２０２が完成される。また、多結
晶シリコン層パターン５６′の側壁に残っている第３絶
縁膜６３０′によって、ストレージ電極を形成するため
の蝕刻工程時に、多結晶シリコン層５６′の側壁の部位
は若干のスローブをもって傾斜蝕刻される。尚、このと
き、多結晶シリコン層パターン５６′の蝕刻工程は、蝕
刻マスクとして使用された第３絶縁膜（例えば酸化膜）
との蝕刻選択比が大きいブロモ水素（ＨＢｒ）と塩素
（Ｃｌ₂）の混合ガスを使用して実施する。図４２は、
ストレージキャパシタの形成工程を図示したもので、図
４１の工程後、まず、蝕刻マスクとして使用された第３
絶縁膜６３０′をＢＯＥ(BufferedOxide Etchant)溶液
又は希釈された弗化水素（ＨＦ）溶液を使用したウエッ
トエッチングによって除去し、次に、露出したストレー
ジ電極２０２の全表面に覆い被さるように、例えば酸化
膜−窒化膜−酸化膜の構造であるＯＮＯ構造或いはＮＯ
構造の誘電体層４０を堆積させる。そして誘電体層４０
を覆うように第２導電層、例えば不純物がドーピングさ
れた多結晶シリコンを堆積してから、パターニングする
ことによってプレート電極４００を形成する。このよう
にしてストレージ電極２０２、誘電体層４０、及びプレ
ート電極４００からなるキャパシタを完成する。その
後、ドレイン領域２０を露出させてビットラインを形成
する（図示せず）。尚、ビットラインはストレージ電極
を形成するための第１導電層（多結晶シリコン層）の形
成前に形成することもできる。図４３〜図５０は、図３
７〜図４２に示した工程の応用例を示す。図４３の工程
は図３７の工程と同じである。その後、図４４におい
て、図３８と同様に第１コンタクトホールＣＨ１が形成
され、そして、多結晶シリコン層５６及び第３絶縁膜６
４０が順次形成される。その後、図４５で、第３絶縁膜
６４０上にフォトレジストを塗布し、マスク露光及び現
像等の工程を経て所望のフォトレジストパターン７００
を形成する。そして、フォトレジストパターン７００を
使用して第３絶縁膜６４０、多結晶シリコン層５６を順
次蝕刻することによって、図示のような多結晶シリコン
層パターン５６ａを形成する。このとき、ＢＯＥ又は希
釈された沸化水素を使用したウエットエッチングによ
り、多結晶シリコン層パターン５６ａに沿って第３絶縁
膜６４０を蝕刻し、矢示Ａの部分が蝕刻された第３絶縁
膜パターン６４０ａを形成する。この第３絶縁膜パター
ン６４０ａを形成するための蝕刻程度は５００〜１００
０Å程である。ここで、この矢示Ａの部分について図５
１の平面図を参照すると分かるように、多結晶シリコン
層パターン５６ａはフォトレジストパターン７００とそ
の大きさが同じであり、一方、第３絶縁膜パターン６４
０ａは多結晶シリコン層パターン５６ａの周縁から一定
の幅入り込んでいる。図４６においては、図４５のフォ
トレジストパターン７００を除去した後、第３絶縁膜パ
ターン６４０ａをマスクとして多結晶シリコン層パター
ン５６ａを５００Å程度蝕刻することによって、図示の
ように多結晶シリコン層パターン５６ａの上部の周縁に
沿って段差面（矢示Ｂ）が形成される。その後、図４７
において、第３絶縁膜パターン６４０ａを除去し、基板
１０の全面上に５００〜１０００Å程度の厚さのＨＴＯ
膜である第４絶縁膜６５０を堆積する。尚、第４絶縁膜
６５０堆積前の第３絶縁膜パターン６４０ａを除去する
工程を省略することもできる。その後、図４８におい
て、第４絶縁膜６５０が形成された基板１０の全面に対
してエッチング工程を実施することによって、多結晶シ
リコン層パターン５６ａの突出部間と多結晶シリコン層
パターン５６ａの側壁とにのみ第４絶縁膜パターン６５
０ａが残る。このとき、図４６の工程で形成された多結
晶シリコン層パターン５６ａ上部周縁の段差面の部分に
も第４絶縁膜６５０が残留し、これがスペーサ６５１と
なっていることに注目しなければならない。このスペー
サ６５１は後続の工程で形成されるストレージ電極の側
壁に沿ったシリンダを形成するのに使用される。その
後、図４９で、第４絶縁膜パターン６５０ａ及びスペー
サ６５１を蝕刻マスクとして多結晶シリコン層パターン
５６ａを４０００Å程度蝕刻することによって、マイク
ロトレンチ及び／又はマイクロシリンダを有するストレ
ージ電極２０４の形状を完成する。その後、図５０で、
第４絶縁膜パターン６５０ａ及びスペーサ６５１を除去
してから、誘電体層４０を塗布し、不純物がドーピング
された多結晶シリコンを堆積してプレート電極４００を
形成することによって、ストレージキャパシタを完成す
る。

【発明の効果】以上のように、本発明によるストレージ
キャパシタの構造およびその製造方法等の実施例を記述
したが、上述の実施例間の望ましい組合や応用が本発明
の技術分野の通常の知識をもつものによって可能であろ
う。例えば、本発明は半導体基板内に溝(groove)を形成
し、この溝内にスタックキャパシタを形成する場合にも
適用されることができる。また他の応用としては、絶縁
基板上の限定された領域に高容量を有するキャパシタが
要求される場合に絶縁基板上に本発明により多数のマイ
クロトレンチを有するストレージ電極を形成し、この上
に誘電体層を形成してから、この上に第２電極になるプ
レート電極を形成することによって必要なキャパシタが
製造されることができる。前述の本発明の実施例から理
解することができるように、本発明は制限領域内からも
っと増加された表面積を有するストレージノードを提供
することによって、より大きな容量を有するスタックキ
ャパシタを得ることができ、また均一性が良好なマイク
ロトレンチおよび／またはマイクロシリンダが形成され
ることによって良好な信頼性を達成することができる。
またその他の利点は製造工程が簡単するということであ
る。

【図面の簡単な説明】

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】半導体メモリ装置のキャパシタ及びそ
の製造方法

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板上の制限領域に形
成され高容量を有するキャパシタに関するもので、特
に、半導体基板上に形成されたソース領域及びドレイン
領域とこれらの領域に隣接したゲート電極とから構成さ
れるトランスファトランジスタ、及び、前記ソース領域
と接触し、多数のマイクロトレンチ及び／又は多数のマ
イクロシリンダを有するストレージ電極とこのストレー
ジ電極を覆う誘電体層と誘電体層を覆うプレート電極と
から構成されるストレージキャパシタを備えた半導体装
置のメモリセルに関するものである。

【０００２】

【従来の技術】ダイナミックナンダムアクセスメモリ
（以下、ＤＲＡＭ）は、通常、各メモリセルが一つのト
ランスファトランジスタと一つのストレージキャパシタ
とから構成される多数のメモリセルをもっている。した
がって、メモリセルの高集積化に伴ってＤＲＡＭの占有
面積は増加する。しかしながら、このような面積の増加
は歩留低下の原因となってしまうので、面積を増加させ
ることなくメモリセルの高集積化を実現する必要があ
る。そのためには、ストレージキャパシタに与えられる
限られた狭い領域内でストレージキャパシタの占有面積
を増加させることなく容量を増加させることが要求され
る。このような要求に答える方法として、スタックキャ
パシタセルやトレンチキャパシタセルのような各種の技
術が提案されている。

【０００３】このスタックキャパシタセルは、トレンチ
キャパシタセルに比べ製造工程が簡単で、ソフトエラー
に対しより高い免役性をもっているので、メガビット級
ＤＲＡＭにおいて広く採用されている。スタックキャパ
シタセルでは、制限された領域内でストレージキャパシ
タの容量を増加させるために、ストレージ電極の表面積
を増加する方法、誘電体膜の厚さを減少する方法、ある
いは誘電率の高い誘電体を使用する方法が提案されてい
る。

【０００４】ストレージ電極の表面積を増加させるため
の従来例として、ストレージ電極をエングレーブ(engra
ve) する技術が“Extended Abstracts of the 21st Con
ference on Solid State Devices and Materials（ＳＳ
ＤＭ）１９８９、ｐｐ．１３７〜１４０”に開示されて
いる。この技術は、選択酸化されたＮ形のシリコン基板
上にＬＰＣＶＤ法によって多結晶シリコンを堆積し、該
堆積された多結晶シリコンをＰＯＣｌ₃ソースを使用し
た拡散によってドーピングし、このドーピングされた多
結晶シリコン上にスピン−オン−ガラス（spin-on-glas
s ：ＳＯＧ）とレジストの混合物を塗布してこの混合物
の膜をベークし、ＨＦ溶液内で前記ＳＯＧをエッチング
することによって多結晶シリコン上にレジスト粒子のみ
残し、この分散されたレジスト粒子をエッチングマスク
として多結晶シリコンをエッチングした後レジスト粒子
を除去し、そして多結晶シリコンをパターニングしてス
トレージ電極を形成するようになっている。要するに、
多結晶シリコン上に残ったレジスト粒子をエッチングマ
スクとして使用することでエングレーブされたストレー
ジ電極を形成する結果、ストレージ電極の表面積が増加
されるものである。このとき、ストレージ電極の表面積
の増加具合は、レジスト粒子の大きさと多結晶シリコン
のエッチング時間により決められる。そしてレジスト粒
子の大きさは、レジストとＳＯＧの混合比と、多結晶シ
リコン上に塗布される混合物の厚さによって調節され
る。しかしながら、このような方法では、均一な粒子の
大きさを有するレジストの使用、及び、レジストとＳＯ
Ｇの混合比に応じて塗布される混合物の厚さの調節が必
要となるので、ストレージ電極をエングレーブする際の
再現性、信頼性の面で問題がある。さらには、表面積増
加のためのエングレーブ工程の複雑性も問題となってい
る。

【０００５】一方、ストレージ電極の表面積を増加させ
るための他の従来例として、半球状グレイン(Hemispher
ical-Grein) ストレージ電極を有するメモリセルが“Ｉ
ＥＤＭ、１９９０、ｐｐ．６５５〜６５６”（又は、Ｓ
ＳＤＭ、１９９０、ｐｐ．８７３〜８７６及びＳＳＤ
Ｍ、１９９０、ｐｐ．８６９〜８７２）に開示されてい
る。この技術は、ＬＰＣＶＤ法による多結晶シリコンの
堆積時において、一定の条件下で、多結晶シリコンはシ
リコンのバンプ又は半球状グレインを有する凹凸の表面
をもつという事実を利用するものである。このような凹
凸の表面は非晶質から多結晶への遷移温度周辺の狭い温
度範囲（５℃）内で強く現れ、ストレージ電極の表面積
を従来より約２倍増加させるということが論文に開示さ
れている。この方法によれば、現在使用されている装備
をもってしても堆積温度を５℃の範囲内で十分制御でき
るので、製造工程が容易となり、信頼の高い再現性を得
られるという利点がある。しかし、従来のストレージ電
極の２倍程度しか表面積を増加させられないので、一層
狭い面積により高容量が要求される数十あるいは数百メ
ガビットＤＲＡＭに用いるには限界がある。

【０００６】

【発明が解決しようとする課題】したがって本発明で
は、制限面積内で、より一層高容量をもてるストレージ
キャパシタを提供することを目的とする。また、制限面
積内で、より一層表面積を増加させたトレージ電極を有
するストレージキャパシタを提供することを目的とす
る。さらに、より簡単な製造工程によって、制限面積内
でより一層高容量をもったストレージキャパシタを提供
できるようにすることを目的とする。そしてまた、制限
面積内に、高容量で信頼性の高いストレージキャパシタ
を有する半導体メモリ装置を提供することを目的とす
る。さらにまた、制限面積内に、高容量で再現性のよい
ストレージキャパシタを有する半導体メモリ装置を提供
することを目的とする。

【０００７】

【課題を解決するための手段】このような目的を達成す
るために本発明は、基板上の制限領域に形成された導体
層の第１電極と、該第１電極上に形成された誘電体層
と、該誘電体層上に形成された第２電極とから構成され
るキャパシタであって、少なくとも第１電極表面の所定
の領域に多数のマイクロトレンチが形成されていること
を特徴とする。

【０００８】また、トアンスファトランジスタとストレ
ージキャパシタとを備えた半導体メモリ装置のメモリセ
ルであって、トランスファトランジスタは、第１導電形
の半導体基板に形成された第２導電形のソース領域及び
ドレイン領域と、該ソース領域及びドレイン領域に隣接
し、ゲート絶縁膜を介してソース領域とドレイン領域と
の間のチャネル領域と絶縁された第１導体層と、該第１
導体層を絶縁せしめる第１絶縁層とから構成され、そし
て前記ソース領域に隣接するようにフィールド酸化膜が
半導体基板に形成されており、ストレージキャパシタ
は、前記ソース領域に接触すると共に、前記第１導体層
の少なくとも一部分とフィールド酸化膜の少なくとも一
部分とにオーバーラップするように形成された第１電極
と、該第１電極を覆う誘電体層と、該誘電体層を覆う第
２電極とから構成されているメモリセルにおいて、少な
くともストレージキャパシタの第１電極表面の所定の領
域に多数のマイクロシリンダが形成されていることを特
徴とする。

【０００９】そして、このような多数のマイクロトレン
チ、又は多数のマイクロシリンダを有する形状とされた
第１電極としてのストレージ電極を製造する方法が、ス
トレージ電極の表面に突部を形成する工程、該突部の各
側面にエッチングマスク層を形成する工程、及び該エッ
チングマスク層をマスクとして異方性エッチングを実施
する工程を含んでなることを特徴としている。

【００１０】また、基板上の制限領域で、絶縁層上に伸
張されている導体層の第１電極と、該第１電極上に形成
された誘電体層と、該誘電体層上に形成された第２電極
とを有するキャパシタにおいて、第１電極は、前記絶縁
層を底面とする多数のマイクロトレンチを有する第１の
導体層と、該第１の導体層を覆う薄い第２の導体層とか
ら構成されていることを特徴とする。

【００１１】あるいは、トランスファトランジスタとス
トレージキャパシタとを備えた半導体メモリ装置のメモ
リセルであって、トラスファトランジスタは、第１導電
形の半導体基板に形成された第２導電形のソース領域及
びドレイン領域と、該ソース領域及びドレイン領域に隣
接し、ゲート絶縁膜を介してソース領域とドレイン領域
との間のチャネル領域と絶縁された第１導体層と、該第
１導体層を絶縁せしめる第１絶縁層とから構成され、そ
して前記ソース領域に隣接するようにフィールド酸化膜
が半導体基板に形成され、また前記ドレイン領域に接触
し、前記第１絶縁層上で伸張される第２導体層、及び該
第２導体層を絶縁せしめる第２絶縁層が形成されてお
り、ストレージキャパシタは、前記ソース領域に接触す
ると共に、前記第１導体層の少なくとも一部分とフィー
ルド酸化膜の少なくとも一部分とにオーバーラップする
ように形成された導体層の第１電極と、該第１電極を覆
う誘電体層と、該誘電体層を覆う第２電極とから構成さ
れているメモリセルにおいて、第１電極は、第２絶縁層
を底面とする多数のマイクロシリンダを有する第１の導
体層と、該第１の導体層を覆う薄い第２の導体層とから
構成されていることを特徴とする。

【００１２】また、トランスファトランジスタとストレ
ージキャパシタとを備えた半導体メモリ装置のメモリセ
ルであって、トランスファトランジスタは、第１導電形
の半導体基板に形成された第２導電形のソース領域及び
ドレイン領域と、該ソース領域及びドレイン領域に隣接
し、ゲート酸化膜を介してソース領域とドレイン領域と
の間のチャネル領域と絶縁された第１導体層と、該第１
導体層を絶縁せしめる絶縁層とから構成され、そして前
記ソース領域に隣接するようにフィールド酸化膜が半導
体基板に形成され、ストレージキャパシタは、前記ソー
ス領域に接触すると共に、前記第１導体層の少なくとも
一部分とフィールド酸化膜の少なくとも一部分とにオー
バーラップするように形成された導体層の第１電極と、
該第１電極を覆う誘電体層と、該誘電体層を覆う第２電
極とから構成されているメモリセルにおいて、第１電極
は、前記絶縁層を底面とする多数のマイクロシリンダを
有する第１の導体層と、該第１の導体層を覆う薄い第２
の導体層とから構成されていることを特徴とする。

【００１３】そして、このような多数のマイクロトレン
チ、又は多数のマイクロシリンダを有する形状とされた
第１電極としてのストレージ電極を形成する方法が、ス
トレージ電極下部の絶縁層の表面を平坦化する工程、ス
トレージ電極の表面に突部を形成する工程、該突部の各
側面にエッチングマスク層を形成する工程、該エッチン
グマスク層をマスクとした異方性エッチングを実施し
て、ストレージ電極を貫通し、前記絶縁層表面の一部を
露出せしめるスルーホールを形成する工程、及び該スル
ーホールの内外面を覆う多結晶シリコンの薄い導体層を
形成する工程を含んでなることを特徴としている。

【００１４】あるいは、多数の半球状の突部を有する多
結晶シリコン層を利用して半導体メモリ装置のストレー
ジキャパシタを製造する方法において、半球状の突部の
上部表面にエッチングマスク層を形成する工程、多結晶
シリコン層をパターンニングする工程、エッチングマス
ク層をマスクとして多結晶シリコン層を異方性蝕刻する
工程、及びエッチングマスク層を除去する工程を含んで
なる過程によってストレージ電極を形成するようになっ
ていることを特徴とする。

【００１５】また、トランスファトランジスタとストレ
ージキャパシタとを備えた半導体メモリ装置であって、
トランスファトランジスタは、第１導電形の半導体基板
に形成された第２導電形のソース領域及びドレイン領域
と、該ソース領域及びドレイン領域に隣接し、ゲート酸
化膜を介してソース領域とドレイン領域との間のチャネ
ル領域と絶縁された第１導体層と、該第１導体層を絶縁
せしめる第１絶縁層とから構成され、そして前記ドレイ
ン領域に接触し、前記第１絶縁層上で伸張される第２導
体層、及び該第２導体層を絶縁せしめる第２絶縁層が形
成されており、また前記ソース領域に隣接するようにフ
ィールド酸化膜が半導体基板に形成され、ストレージキ
ャパシタは、前記ソース領域に接触すると共に、前記第
１導体層の少なくとも一部分とフィールド酸化膜の少な
くとも一部分とにオーバーラップするように形成された
導体層の第１電極と、該第１電極を覆う誘電体層と、該
誘電体層を覆う第２電極とから構成されている半導体メ
モリ装置の製造方法において、前記ソース領域に接触す
ると共に前記第２絶縁層の上部に伸張され、多数の半球
状の突部を有する多結晶シリコン層を形成する第１工程
と、半球状の突部の上部表面にエッチングマスク層を形
成する第２工程と、多結晶シリコン層をパターンニング
する第３工程と、エッチングマスク層をマスクとして多
結晶シリコン層を異方性蝕刻する第４工程と、エッチン
グマスク層を除去する第５工程とを連続的に進行するこ
とによって第１電極が形成されることを特徴とする。

【００１６】このとき、エッチングマスク層は、半球状
の突部の上部表面を酸化させることによって形成され、
また、異方性蝕刻は、半球状の突部間の多結晶シリコン
層に対して行なわれるようになっていることも特徴とし
ている。

【００１７】

【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。尚、図中、同じ構成要素には同じ符
号を付し、重複する説明は省略する。図１は本発明に係
るＤＲＡＭメモリセルアレイ中の一部分を拡大した平面
図を示しており、そして図２は図１の２−２線に沿った
断面図で、２ビットに対応するメモリセルの断面を示し
ている。

【００１８】Ｐ形の半導体基板１０上にメモリセルの領
域を限定するフィールド酸化膜１２が形成されている。
この半導体基板１０はＰ形のウェル領域とすることもで
きる。フィールド酸化膜１２によって囲まれている半導
体基板１０の主表面上のアクティブ領域１４には、フィ
ールド酸化膜１２に隣接したＮ形のソース領域１６と、
Ｎ−チャネル領域１８を介してソース領域１６と離隔さ
れたＮ形のドレイン領域２０と、Ｎ−チャネル領域１８
上のゲート酸化膜２２上にあり、ソース領域１６及びド
レイン領域２０に隣接したゲート電極２４と、から構成
されるトランスファトランジスタが形成されている。こ
のトランスファトランジスタのゲート電極２４はワード
ライン２６に接続されている。

【００１９】また、フィールド酸化膜１２上には、隣接
するアクティブ領域に形成されたトランスファトランジ
スタのゲート電極に接続されるワードライン２８が形成
されている。このワードライン２８と前記のゲート電極
２４とは絶縁層３０によって絶縁されている。

【００２０】絶縁層３０はソース領域１６の一部分を露
出させるための開口３２をもっている。ストレージ電極
３６（第１電極）は、この開口３２を介してソース接触
領域３４でソース領域１６と接触し、隣接しているゲー
ト電極２４及びワードライン２８の上部に伸張され、ス
トレージキャパシタ領域３８を形作っている。このスト
レージ電極３６の上部は、後述するように、ストレージ
キャパシタのストレージ電極の表面積を増加するための
本発明の特徴部分である多数のマイクロトレンチ及び／
又は多数のマイクロシリンダをもっている。

【００２１】ストレージ電極３６の表面上には誘電体層
４０が形成されており、さらにその上にプレート電極４
２（第２電極）が形成されている。したがって同図のス
トレージキャパシタ４４は、ストレージ電極３６、誘電
体層４０、及びプレート電極４２から構成されるもので
ある。

【００２２】プレート電極４２の上部及び露出した絶縁
層３０の上部には保護膜層４６が形成されている。この
保護膜層４６には、トランスファトランジスタのドレイ
ン領域２０に隣接し半導体基板１０の主表面に伸張する
高濃度にドーピングされたＮ ⁺領域４８を露出させるた
めの開口５０が形成されている。そして導体物質からな
るビットライン５２が、この開口５０を介してビットラ
イン接触領域５４でＮ ⁺領域４８に接触するようになっ
ている。また、ビットライン５２は保護膜層４６上で帯
状に伸張されてワードライン２６、２８と交叉してい
る。尚、ビットライン５２上には図示せぬ第２保護膜層
が塗布されている。

【００２３】以上のように本発明の好適な実施例による
ＤＲＡＭメモリセルは、それぞれ１つのトランジスタと
１つのキャパシタとから構成されている。このキャパシ
タは、半導体基板１０上のストレージキャパシタ領域３
８が占有する面積（即ち０．４×１．２μｍ²）内に多
数のマイクロトレンチ及び／又はマイクロシリンダ構造
をもつストレージ電極を有するスタックキャパシタであ
る。しかし、本発明はこのようなストレージ電極の面積
増加に限定されるものではない。

【００２４】図３〜図１１を参照しながら、前述のＤＲ
ＡＭメモリセルの製造工程を詳細に説明する。尚、この
ようなメモリセルの使用法については、この技術分野で
通常の知識を有する者には公知の事実であるので、その
説明は省略する。

【００２５】図３には、１対のトランスファトランジス
タが半導体基板上１０に形成された状態の図２相当の断
面図を示している。このトランジスタの製造工程は公知
のものであるが、一応の理解のため簡単に説明してお
く。半導体基板１０は１×１０¹⁵ atoms／ｃｍ³の濃度
を有する〔１００〕結晶面のＰ形シリコンウェーハ
上に形成された濃度４〜５×１０¹⁶ atoms／ｃｍ²のＰ
形ウェルである。この半導体基板１０の表面の一部分に
図１に示したアクティブ領域１４を限定するための厚さ
約３０００Åのフィールド酸化膜１２が形成される。そ
の後に、約１５０Åの厚さの図２に示したゲート酸化膜
２２が通常のドライＯ₂酸化法によってアクティブ領域
１４内の半導体基板１０上に形成され、そしてゲート電
極を形成するために高濃度の燐(phosphorus)がドーピン
グされた多結晶シリコン層が半導体基板１０上に形成さ
れる。多結晶シリコンを塗布した後、ゲート電極２４、
ワードライン２６、２８が通常の写真蝕刻法によってパ
ターニングされる。このパターニングによって、ゲート
電極２４及びワードライン２６、２８の下部にある部分
を除いたゲート酸化膜２２は、アクティブ領域１４内の
半導体基板１０の表面が露出するまで除去される。その
後、ソース領域１６及びドレイン領域２０を形成するた
め、燐のイオン注入が１．６×１０¹³ions／ｃｍ² の線
量と６０Ｋｅｖのエネルギーで行われる。そして燐イオ
ン注入後、ゲート電極２４とワードライン２６とワード
ライン２８とソース領域１６とドレイン領域２０とを絶
縁するために、約８２０℃の温度でＬＰＣＶＤ方法によ
りＳｉＯ₂の絶縁層３０が厚さ約２７００Åに堆積さ
れ、その結果、良質の均一性を有するシリコン酸化膜層
を得ることができる。

【００２６】次に図４を参照すると分かるように、上記
のようにして絶縁層３０を形成してから、通常の写真蝕
刻法によってソース領域１６の表面の一部分を露出させ
る開口３２が絶縁層３０に形成される。そして開口３２
を形成するために使用されたフォトレジストの除去後、
表面に半球状の突部を多数有する厚さ約２５００Åの多
結晶シリコン層５６が、開口３２を介してソース接触領
域３４でソース領域１６に接触するようにして半導体基
板１０の表面上に形成される。

【００２７】このような表面に半球状の突部を多数有す
る多結晶シリコン層は、１気圧、５５０℃の温度で、ヘ
リウム希釈されたＳｉＨ₄（２０％）を使用するＬＰＣ
ＶＤ法によって形成することができる（LEEE Trans、on
Electron Devices. Vol. ED−３６，Ｎｏ．２．ｐｐ３
５１〜３５３、１９８３又はＳＳＤＭ．ｐｐ８７３〜８
７６．１９９０を参照）。あるいは、通常の多結晶シリ
コンを堆積する温度条件（６００℃以上）の下で約１０
００Åの厚さ分多結晶シリコンを堆積させてから、この
多結晶シリコン表面上に半球状の突部を多数有する多結
晶シリコンを約１５００Åの厚さで形成するようにして
製造することも可能である。このようにして形成された
多結晶シリコン層５６表面の半球状の突部の直径又は高
さは約０．０７〜０．１５μｍである。

【００２８】多結晶シリコン層５６を形成した後、この
多結晶シリコン層５６をドーピングするために砒素のイ
オン注入が３×１０¹⁵ions／ｃｍ² の線量と１００Ｋｅ
ｖのエネルギーで行われる。このとき燐で多結晶シリコ
ン層５６をドーピングしてもよいが、後述する工程で良
好なマイクロトレンチ構造を多結晶シリコン層５６上に
形成するためには砒素のドーピングが好ましい。この
後、ドーピングされた多結晶シリコン層５６上にＳｉＯ
₂のマスク層５８が通常のＣＶＤ法によって３００Åの
厚さで堆積される。本実施例ではこのマスク層５８とし
て、Ｓｉ₃Ｎ₄、Ｔａ₂Ｏ₅のような高誘電率を有する
誘電体物質が使用される。しかし、後述のマイクロトレ
ンチを形成するためのエッチング工程を考慮すると、多
結晶シリコン／誘電体物質の選択比がより高い誘電体物
質を使用するのが好ましい。

【００２９】マスク層５８を堆積した後、ストレージキ
ャパシタ領域３８を限定するためのパターニングが通常
の写真蝕刻法によって行われ、これにより図４に示すよ
うなパターン形成された突部を多数有する多結晶シリコ
ン層５６とパターン形成されたＳｉＯ₂のマスク層５８
とが形成される。

【００３０】ここで、本発明の特徴部分であるマイクロ
トレンチ及び／又はマイクロシリンダを形成するための
エッチング工程を添付の図６〜図８及び図９〜図１１を
用いて詳細に説明する。尚、図６〜図１１は図４中の点
線で囲った部分１００を拡大したものである。また、図
９〜図１１は、半球状の突部間の距離Ｓがマスク層５８
の厚さＸの２倍（２Ｘ）以上ある場合の突部の配置を示
しており、図６〜図８は、距離Ｓ＝０である場合の突部
の配置を示している。事実上、多結晶シリコン層５６
が、非晶質から多結晶構造に遷移する温度範囲で前記条
件のＬＰＣＶＤ法によって堆積されるとき、突部間の距
離Ｓは、Ｓ＝０である場合とＳ＞２Ｘである場合の混合
状態となる。即ち、図６に示す突部の配置と図９に示す
突部の配置が同時に現れることとなる。

【００３１】図６を参照すると分かるように、通常のＬ
ＤＤＭＯＳＦＥＴ製造工程で使用される側壁形成のた
めのＳｉＯ₂エッチバックは、マスク層５８の厚さＸ
（＝３００Å）をもってエッチング完了時点とされる。
マスク層５８の堆積時、多結晶シリコン層５６の突部間
の谷の部分はより厚いＳｉＯ₂層が堆積されることにな
るので、前記のエッチバックの結果、エッチングマスク
層６２が図７に示すように残留し、突部の上部６６のみ
が露出する。その後、多結晶シリコン／ＳｉＯ₂の選択
比が４０の異方性エッチングが、深さ０．２μｍの溝を
形成するように行われる。

【００３２】本実施例においてこのようなエッチング
は、例えばＬＡＭ社のモデル名「Rainbow ４４００」を
使用して、３５０ミリバールの気圧の下、パワー２００
ｗａｔｔで、ＨＢＲ(Hydro-bromide) ：Ｃｌ₂＝４０Ｓ
ＣＣＭ：１２０ＳＣＣＭの混合ガスを用いて実行した。

【００３３】その結果、図８に示すように、円筒形の内
壁を有する断面略Ｕ字状の溝が多結晶シリコン層５６内
に形成される。さらに、この溝の底面には前記露出部分
６６に対応する半球状部６４が形成され、これによって
ストレージ電極３６（多結晶シリコン層５６）の表面積
がより一層増加することになる。

【００３４】以上のようにしてマイクロトレンチを形成
してから、ストレージ電極３６の表面に、通常のＣＶＤ
方法によって約７０Åの厚さのＳｉ₃Ｎ₄層を形成し、
そしてこのＳｉ₃Ｎ₄層の表面を熱酸化させて約２０Å
のＳｉＯ₂層を形成することで、ＮＯ構造（自然酸化さ
れたＳｉＯ₂層を加算すればＯＮＯ構造）の誘電体層４
０を被覆する。その後、誘電体層４０上に、通常の方法
でドーピングされた多結晶シリコン層を形成して通常の
写真蝕刻法によりパターンニングすることで、プレート
電極４２が形成される。

【００３５】一方、図９〜図１１の場合には、マスク層
５８をエッチバックすると、図１０に示すようにエッチ
ングマスク層６２が突部６０の側壁にそれぞれ形成され
ることになり、各突部６０の間の多結晶シリコン層５６
の表面の一部分６８と突部の上部６６とのみが露出す
る。その後、前述のようなサブミクロンのエッチングが
行われ、その結果、図１１に示すように多数のマイクロ
シリンダ７０を有するストレージ電極３６が形成され
る。この場合も、図８と同様にマイクロシリンダ７０の
底面には露出していた前記上部６６の形状に対応する半
球状部６４が形成される。このとき、前記表面の一部分
６８がエッチングされた部分の底面８０は半球状部６４
より深くエッチングされている。したがって、マイクロ
シリンダ（マイクロトレンチ）７０の製造はフォトレジ
ストを使用せず、セルフアライメントエッチング工程に
よって実施でき、そのため複雑な製造工程を用いずにす
む。

【００３６】尚、図６と図９の混合配置である場合、前
述の異方性エッチング後に、多数のマイクロトレンチを
有するポールと多数のマイクロシリンダが提供されるこ
とになる。そして、このようなストレージ電極３６の表
面にＮＯ層（ＯＮＯ層）の誘電体層４０とプレート電極
４２とが前述と同様の工程により形成される。

【００３７】以上、ストレージ電極３６の表面上に堆積
されたＳｉＯ₂のエッチングマスク層６２を有するスタ
ックキャパシタの製造工程を説明してきたが、このエッ
チングマスク層６２は、キャパシタの誘電体層として効
果的な役割をもたないので、できればエッチングマスク
層６２は取り除くことが好ましい。ＳｉＯ₂のエッチン
グマスク層６２を除去するには、前述の異方性エッチン
グ工程後に、緩衝ＨＦ溶液（bufferedＨＦsolution）を
用いて除去すればよい。

【００３８】一般に、異方性エッチングはエッチング後
のエッジ部分が鋭利になる。また、エッジ部分以外で
も、エッチングによって損傷した部分の周辺に鋭利な箇
所が発生することがある。このような鋭利な部分の存在
は、ストレージ電極３６を覆う薄い誘電体層４０を形成
する際の信頼性を損なうばかりではなく、ストレージキ
ャパシタのブレークダウン電圧を低下させてしまう原因
となる。

【００３９】このような鋭利な部分を丸くする工程を、
異方性エッチング終了後誘電体層４０を形成する前に
（エッチングマスク層６２を有するストレージキャパシ
タの場合）、あるいはエッチングマスク層６２の除去後
誘電体層４０を形成する前に（エッチングマスク層６２
のないストレージキャパシタの場合）、行うことができ
る。即ち、温度６０℃〜８０℃のＨＣｌ：Ｈ₂Ｏ₂：Ｈ
₂Ｏ＝１：１：６の混合溶液に基板を浸してストレージ
電極３６の表面に約１０ÅのＳｉＯ₂膜を形成する。そ
の後、このような化学的酸化工程で形成された酸化膜を
緩衝ＨＦ溶液をもって取り除くことによって鋭利な部分
は除去される。

【００４０】また、本実施例では半球状の突部を有する
多結晶シリコン層５６を厚さ２５００Åで形成し、そし
てこれに溝を深さ２０００Åでエッチングによって形成
するようにしているが、本発明はこれらの数値に限定さ
れるものではない。例えば、多結晶シリコン層５６をさ
らに厚い層とし、多結晶シリコン／誘電体物質の選択比
によりエッチングで溝をより深く形成することにより、
ストレージ電極３６の表面積を一層増加させることが可
能である。

【００４１】上記実施例の図３〜図５で、上述の如くプ
レート電極４２の形成までを示した。ここで、これ以後
の工程を説明しておく。即ち、プレート電極４２形成後
ＢＰＳＧ(Boro phospho-silicate glass) 又はＰＳＧの
ような保護膜層４６（図２）を半導体基板１０上に塗布
し、平坦化のためのリフロー工程を行う。その後、開口
５０（図２）を通常の方法により形成し、この開口５０
を通じてＮ⁺領域４８を形成してから、アルミニウムの
ビットライン５２（図２）を形成するものである。ま
た、上記実施例によれば、ビットライン５２はトランス
ファトランジスタの上部とストレージキャパシタ４４の
上部とにオーバーラップしつつ伸張しており、また、ト
ランスファトランジスタのゲート電極は多結晶シリコン
で形成されているが、本発明はこれに限定されるもので
はない。あるいは、第１電極をなす多結晶シリコンは再
結晶シリコンとしてもよい。さらに、本発明は、上記実
施例のようなスタックキャパシタに限らず、半導体基板
に溝を形成し、この溝内にストレージキャパシタを形成
する場合にも適用可能である。あるいは、絶縁基板上の
限定領域に高容量のキャパシタが要求される場合、絶縁
基板上に本発明による多数のマイクロトレンチを有する
ストレージ電極を形成し、この上に誘電体層を形成して
から、その上に第２電極であるプレート電極を形成する
ことで必要なキャパシタを製造することができる。

【００４２】以上、本発明によるストレージ電極の構造
及びその製造方法に対して上記のような一つの実施例を
上げて説明したが、このような構造及びその製造方法の
他にも本発明の思想の範囲内でその他の実施例も可能で
ある。以下に、これらその他可能な実施例を説明する。

【００４３】実施例１（図１２〜図２３）：図１２は本
発明の他の実施例によるＤＲＡＭメモリセルアレイの一
部分を拡大した平面図であり、そして図１３は図１２の
３−３線に沿った２ビットに対応するメモリセルの断面
図である。尚、上記実施例（図１〜図１１）と同じ構成
要素には同じ符号を付し、重複する説明は省略する。

【００４４】図１２及び図１３より分かるように、Ｐ形
の半導体基板１０上にメモリセルの領域を限定するフィ
ールド酸化膜１２が形成されている。このＰ形の半導体
基板１０はＰ形のウェルとすることもできる。

【００４５】フィールド酸化膜１２によって限定された
アクティブ領域１４には、フィールド酸化膜１２に隣接
したソース領域１６と、Ｎ形のチャネル領域１８を通じ
てソース領域１６と離隔されたドレイン領域２０と、Ｎ
−チャネル領域１８上に形成されたゲート酸化膜２２
と、ゲート酸化膜２２上部に形成され、ソース領域１６
及びドレイン領域２０に隣接したゲート電極２４と、か
ら構成されるメモリセルのトランスファトランジスタが
形成されている。

【００４６】ゲート電極２４はワードライン２６と接続
され、また、フィールド酸化膜１２上には隣接するアク
ティブ領域に形成されたトランスファトランジスタのゲ
ート電極と接続されるワードライン２８が形成されてい
る。そしてゲート電極２４とワードライン２８とは第１
絶縁層３０によって絶縁されている。

【００４７】第１絶縁層３０は開口１３５をもってお
り、この開口１３５を通じてトランスファトランジスタ
のドレイン領域２０とビットライン１５０とが接触する
ようになっている。このビットライン１５０を覆う第２
絶縁層１９０と第１絶縁層３０とには、ソース領域１６
の一部を露出させるための開口１２５が形成されてい
る。また、第２絶縁層１９０の表面は平坦化されてい
る。

【００４８】開口１２５を通じてストレージ電極２００
がソース領域１６と接触し、第２絶縁層１９０上で、隣
接するゲート電極２４とワードライン２８との上部に伸
張されてストレージキャパシタの領域を限定する。スト
レージ電極２００は多数のマイクロトレンチ（又は多数
のマイクロシリンダ）をもっている。このマイクロトレ
ンチの構造については後述する。ストレージ電極２００
の表面上には誘電体層４０が形成され、その上にプレー
ト電極４００が形成されている。

【００４９】以上のように、図１２及び図１３に示した
ＤＲＡＭメモリセルの構造は、ビットラインがストレー
ジキャパシタの下部に形成されたＤＡＳＨ(Diagonal Ac
tiveStacked capacitor cell with a Highly-packed st
roage node)構造に適用されたものであることが分る。
このＤＡＳＨ構造については、ＩＥＤＭ１９８８、ｐ
ｐ．５９６〜５９９に詳しい。ＤＡＳＨ構造のＤＲＡＭ
メモリセルでは、ストレージキャパシタの水平方向での
拡張をビットラインのデザインルールに影響されること
なく設計できるので、通常のビットラインの下部にスト
レージキャパシタを形成する場合より工程が容易で、ま
た、キャパシタの容量を容易に増加できるという長所が
ある。したがって、ストレージキャパシタの領域を限定
するストレージ電極２００は、隣接するメモリセルに属
する他のストレージキャパシタのストレージ電極に接触
しない範囲内で拡張可能であることが分かる。

【００５０】それでは、図１４〜図２３を参照しなが
ら、図１３に示したメモリセルの製造工程を詳細に説明
する。図１４は、１対のトランスファトランジスタを基
板に形成した後に、ビットライン１５０を形成する工程
までを示している。ビットライン１５０形成の前までの
工程は図３に関連して説明したものと同じである。第１
絶縁層３０上にはビットライン１５０が形成されるの
で、ＢＰＳＧ等のリフロー工程を利用して第１絶縁層３
０の表面を平坦化するとよい。その後、トランスファト
ランジスタのドレイン領域２０とビットライン１５０と
の接続のために、通常の写真蝕刻法によってドレイン領
域２０の上部にある第１絶縁層３０の一部をドレイン領
域２０の一部表面が露出するまで除去して開口１３５を
形成する。そしてこの開口１３５を通じるようにしてア
ルミニウムのビットライン１５０が形成される。

【００５１】次に図１５について説明する。ビットライ
ン１５０の形成後、基板１０上にＢＰＳＧ又はＰＳＧ等
の第２絶縁層１９０を約５０００Åの厚さで塗布してか
ら、表面の平坦化のためにリフローを実施する。この第
２絶縁層１９０は通常のシリコン酸化膜か、あるいは、
シリコン酸化膜とシリコン窒化膜とからなる複合層を使
用してもよい。ただし、どちらの場合でも、第２絶縁層
の塗布後には表面の平坦化工程が行われる。尚、この平
坦化は、シリコン酸化膜層を基板上に塗布し、さらにそ
の上にレジスト物質を塗布してから、レジスト物質とシ
リコン酸化膜層との蝕刻比を調整したエッチング工程に
より平坦化する方法を用いてもよい。

【００５２】次に図１６について説明する。第２絶縁層
１９０の形成及び平坦化が終了した後、通常の写真蝕刻
法を使用して、ソース領域１６の一部表面を露出せしめ
る開口１２５を第２絶縁層１９０と第１絶縁層３０とを
通じて形成する。そして開口１２５形成のために使用さ
れたフォトレジストを除去してから、図４に関連して説
明したように、表面に半球状の突部を多数有する厚さ２
５００Åの多結晶シリコン層５６が、開口１２５を通じ
てソース領域１６の一部表面と接触するようにして第２
絶縁層１９０上に形成される。

【００５３】そして、多結晶シリコン層５６を形成した
後、この多結晶シリコン層５６をドーピングするために
砒素のイオン注入が図４と同様にして行われる。その
後、ドーピングされた多結晶シリコン層５６上にＳｉＯ
₂のマスク層２５０を通常のＣＶＤ法によって３００〜
５００Å程度の厚さで堆積させる。このマスク層２５０
としては、Ｓｉ₃Ｎ₄、Ｔａ₂Ｏ₅のような高誘電率を
有する誘電体物質が使用可能であるが、後述のマイクロ
トレンチ形成のためのエッチング工程を考慮すると、よ
り高い多結晶シリコン／誘電体物質の選択比を有する誘
電体物質を使用する方がよい。そして、マスク層２５０
を堆積後、ストレージキャパシタの領域を限定するため
のパターニングが通常の写真蝕刻法によって行なわれ
る。

【００５４】以下、図１８〜図２０及び図２１〜図２３
を参照して本発明の特徴部分であるマイクロトレンチ
（又はマイクロシリンダ）を形成する工程を詳細に説明
する。尚、同図は、図１６中の点線で囲った部分５００
を拡大したものである。また、図２１〜図２３はＨＳＧ
（半球状の突部）間の距離がシリコン酸化物のマスク層
２５０の厚さの２倍以上の場合、図１８〜図２０はＨＳ
Ｇ間の距離が０である場合を示す。

【００５５】図１８より分かるように、通常のＬＤＤ
ＭＯＳＦＥＴ製造工程で使用される側壁を形成するため
のシリコン酸化膜のエッチバック工程が、シリコン酸化
膜２５０の厚さ３００〜５００Åをエッチング完了のエ
ンドポイント(end point) として実施される。これは、
図６で示したのと同様である。そして、図７の場合と同
様に、シリコン酸化膜２５０の堆積時に多結晶シリコン
層５６のＨＳＣ２２１間の谷の部分２２３にはより厚い
シリコン酸化膜層が堆積されるので、エッチバックの結
果としてエッチングマスク層２５１が残っており、ＨＳ
Ｇ２２１の上部２２２のみが露出している。

【００５６】その後、図１９で、厚さ２５００Åの多結
晶シリコン層５６が完全にエッチングされてエッチング
マスク層２５１の下部を除いた第２絶縁層１９０の一部
表面が露出するまで、多結晶シリコン／酸化シリコンの
選択比４０の異方性エッチングが実施される。このよう
なエッチングは、ＬＡＭ社のモデル名「Rainbow ４４０
０」を使用して３５０ミリバールの気圧の下、２００ｗ
ａｔｔの電力で、ＨＢＲ(Hydro-bromide) ：Ｃｌ₂＝４
０ＳＣＣＭ：１２０ＳＣＣＭの混合ガスを使用して行う
ことができる。その結果、形成されたマイクロトレンチ
２３０は多結晶シリコン層５６を貫通するスルーホール
のような形状となる。ここで、前述の図８のマイクロト
レンチ形成のエッチング工程では溝の深さを０．２μｍ
としており、本実施例とは異なっていることが分かる。

【００５７】このようにしてスルーホール形状のマイク
ロトレンチ２３０が形成された後、通常の多結晶シリコ
ンが形成される温度条件である６００℃以上の温度で、
ＳｉＨ₄ガスをデコンポジション(decomposition) 用と
して２０〜２５Å／ｍｉｎの堆積率をもってＬＰＣＶＤ
法により、ドーピングされた薄い多結晶シリコン層２４
０をマイクロトレンチ２３０の内・外面を含む基板１０
の全面に堆積する。この多結晶シリコン層２４０の厚さ
は、少なくともＨＳＧ２２１の直径（０．０７〜０．１
５μｍ）の１／２より薄ければストレージキャパシタの
表面積に影響しないので、３００〜７００Å程度にする
とよい。また、多結晶シリコン層２４０は基板１０の全
面上に形成されるので、通常の写真蝕刻法を利用してス
トレージキャパシタの領域を限定するパターニング工程
を行え、これによりストレージ電極２００のパターンが
完成される。その結果、ストレージ電極２００は、多結
晶シリコン層５６と薄い多結晶シリコン層２４０とから
なり、多数のマイクロトレンチ２３０を有する構造とな
ることが分かる。

【００５８】次に、図２０では、ストレージ電極２００
が完成された後、多結晶シリコン層２４０の表面（又は
ストレージ電極２００の表面）に通常のＣＶＤ法によっ
て約７０Åの厚さのＳｉ₃Ｎ₄層を形成し、そしてこの
Ｓｉ₃Ｎ₄層を熱酸化させて約２０Åの薄いＳｉＯ₂層
を形成することによって構成されるＮＯ層（自然酸化さ
れたＳｉＯ₂層を加えるとＯＮＯ層になる）の誘電体層
４０が塗布される。その後、誘電体層４０上にドーピン
グされた多結晶シリコンのプレート電極４００を形成す
ると図１７に示したようなストレージキャパシタが完成
する。

【００５９】一方、図２１〜図２３の場合、マスク層２
５０をエッチバックすると、図２１に示すようなエッチ
ングマスク層２５１が各ＨＳＧ２２１の側壁２２５に形
成され、ＨＳＧ２２１間の多結晶シリコン層５６の表面
の一部分２２６とＨＳＧ２２１の上部２２２のみが露出
する。その後、前述の図１９と同様にして、多結晶シリ
コン層５６を貫通して第２絶縁体層１９０の一部表面が
露出するまでエッチングを行い、薄い多結晶シリコン層
２４０を基板１０の全面に堆積させてから、ストレージ
電極２００のパターニングを実施することで、図２２の
ような構造のストレージ電極２００が形成され、そし
て、誘電体層４０及びプレート電極４００が形成され
る。

【００６０】このとき、ＨＳＧの間隔が一定でない場合
にも上記と同様の方法によってストレージキャパシタを
形成できることは、この分野で通常の知識をもつものな
ら容易に理解できるであろう。

【００６１】本実施例においては、多結晶シリコン／酸
化シリコンの選択比を大きくしてエッチングマスク層２
５１に覆われない部分の多結晶シリコン層５６を完全に
除去してから、マイクロトレンチの連結及びストレージ
電極２００形成のための多結晶シリコン層２４０の形成
を行うので、マイクロトレンチ形成のためのエッチング
の深さ調整の必要がない。

【００６２】以上の説明は、ストレージ電極にエッチン
グマスク層として使用された酸化シリコンが包含される
場合に関するものであった。しかし、このエッチングマ
スク層（２５１）はキャパシタの誘電体層として効果的
な役割をもたず、キャパシタの表面積の増加にも寄与し
ていないので、前述の異方性エッチング後に緩衝ＨＦ(B
uffered HF) 溶液で除去するようにしてもよい。

【００６３】本実施例においては、ビットラインがスト
レージキャパシタの下部で伸張しているＤＡＳＨ構造の
メモリセルに対して説明したが、これに限定されるもの
ではないことも理解して置く必要がある。即ち、図２に
示した構造にも本実施例を適用可能である。ただし、そ
のような場合にはストレージ電極となる多結晶シリコン
層（５６）堆積の前に、その下部の第１絶縁層表面を平
坦化しておく必要がある。

【００６４】実施例２（図２４〜図３６）：図１３の構
造を形成するための製造工程として、図１４〜図２３を
例として説明したが、その他の方法によっても形成可能
である。これを図２４〜図２７及び図２８〜図３６を参
照して説明する。

【００６５】まず、図２４では、表面にＨＳＧを有する
厚さ２５００Åの多結晶シリコン層５６を、開口１２５
を介してソース領域１６の一部表面と接触するようにし
て第２絶縁層１９０上に形成し、砒素のイオン注入を行
ってから、図２５に示すように、厚さ２０〜５００Å程
度のＳｉＮ層３３０を通常のＬＰＣＶＤ法によって多結
晶シリコン層５６上に堆積させ、そしてＳｉＮ層３３０
上に厚さ約２０００ÅのＳＯＧ(Spin On Glass) ３４０
を塗布する。このＳＯＧ層３４０は、ＨＳＧの高さより
大きく、ＨＳＧが形成された多結晶シリコン層５６の表
面が完全に平坦に覆われるように形成する必要がある。

【００６６】図２５中の点線で囲った部分の拡大図を図
２８に示す。そして図２９で、ＳＯＧ３４０の塗布及び
平坦化後に、ＳＯＧ３４０をエッチバック（ドライエッ
チング）してＨＳＧ２２１の上部に形成されたＳｉＮ層
３３０の一部分３３１を露出させる。このＳｉＮ層３３
０の露出程度はエッチング量やエッチング時間等により
適切に調節できる。次に、図３０で、露出したＳｉＮ層
の一部分３３１をエッチングで除去する。これは、ＬＡ
Ｍ社のモデル名「Rainbow ４４００」を使用したドライ
エッチング、あるいは燐酸（Ｈ₃ＰＯ₄）を利用したウ
エットエッチングにより可能である。その後、ＳＯＧ３
４０の残りの部分ＳＯＧ３４２は、ＢＯＥ(Buffered-Ox
ide Etchant)溶液に約１分間基板を浸すことによって図
３１に示すように完全に除去される。

【００６７】図３２で、残存するＳＯＧ３４２を除去し
た後、露出している多結晶シリコン層５６のＨＳＧ２２
１の上部を酸化させて１００〜１０００Å程度の厚さの
酸化層２３１を形成する。この酸化工程はドライＯ₂を
利用するか、あるいは、温度６０〜８０℃で、ＨＣＬ：
Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：６の混合溶液に基板を浸す
ことによって実施できる。このとき、ＳｉＮ層３３０上
にもわずかに酸化層２３２が形成されるが、これはＢＯ
Ｅ溶液に短時間（約１０秒間）基板を浸すことによって
除去できる。酸化層２３１はマイクロトレンチ形成のた
めのエッチングマスクとして使用される。このような酸
化後、図３３に示すように、ＨＳＧ２２１間に残ってい
るＳｉＮ層３３０はＨ₃ＰＯ₄溶液によって除去され
る。

【００６８】ここで、図２６に示すように、酸化層（エ
ッチングマスク層）２３１が形成された後、ストレージ
電極のパターン形成のため、通常の写真蝕刻法によって
多結晶シリコン層５６はパターニングされる。このパタ
ーニングに際して、多結晶シリコン層５６がビットライ
ン１５０の上部に形成されているので、水平方向での面
積拡張についてビットラインのデザインルールに影響さ
れないことが分る。

【００６９】その後、図３３までの工程で形成されたエ
ッチングマスク層２３１をマスクとして多結晶シリコン
／酸化シリコンの選択比４０の異方性エッチングが深さ
約０．２μｍまで行なわれる。このようなエッチング
は、ＬＡＭ社のモデル名「Rainbow ４４００」を使用
し、３５０ミリバールの気圧の下、パワー２００ｗａｔ
ｔで、ＨＲＲ(Hydro bromide) ：Ｃｌ₂＝４０ＳＣＣ
Ｍ：１２０ＳＣＣＭの混合ガス雰囲気をもって実施でき
る。その結果、図３４に示すように、底面にエッチング
前の多結晶シリコン層５６の表面形状に対応する丸い傾
斜面部を有するマイクロトレンチ２２４が形成される。
同図より分かるように、エッチング前のＨＳＧの存在に
よりこのマイクロトレンチ２２４の底面と側面との境界
部分は緩慢な傾斜となっている。このような構造により
後述の工程で塗布される誘電体のステップカバレッジを
従来に比べて改善させることができる。

【００７０】そして、マイクロトレンチを形成した後、
実質的にキャパシタの表面積として寄与しないエッチン
グマスク層２３１を図３５に示すように除去することで
ストレージ電極２０１の形状が完成される。同図より分
かるように、エッチングマスク層２３１が除去された後
のストレージ電極２０１の表面は、鋭利な部分がなく、
全体に丸みを帯びている。これもやはり良好な誘電体の
塗布を提供し、ストレージキャパシタのプレークダウン
電圧が不必要に低電圧となる現象を防止するものであ
る。

【００７１】その後、ストレージ電極２０１の表面に通
常のＣＶＤ法によって約７０Åの厚さのＳｉ₃Ｎ₄層を
形成し、このＳｉ₃Ｎ₄層の表面を熱酸化させて約２０
Åの薄いＳｉＯ₂を形成することによって構成されるＮ
Ｏ層（自然酸化されたＳｉＯ₂層を加えるとＯＮＯ層に
なる）の誘電体層４０が塗布される。そして、図３６
で、誘電体層４０上にドーピングされた多結晶シリコン
のプレート電極４００を形成するとストレージキャパシ
タが完成する。その後、ＨＰＳＧ(boro-phosphosiligat
e glass) やＰＳＧ等を基板１０の全面に塗布し、平坦
化のためのリフロー(reflow)工程を行なう。その結果、
図２７に示すようなＤＲＡＭセルの構造が完成する。

【００７２】上記の図２４〜図３６の製造方法において
は、ストレージ電極になる多結晶シリコン層２２０の厚
さを２５００Åとし、トレンチの深さを２０００Åとし
たが、本実施例はこれらの数値に限定されるものではな
い。例えば、多結晶シリコン層５６をさらに厚くし、多
結晶シリコン／酸化シリコンの選択比によりトレンチを
さらに深くエッチングすることによって、ストレージ電
極２０１の表面積を一層増加することもできる。

【００７３】一方、図示されていないが、ＨＳＧ間の距
離が０である場合にも図２４〜図３６の実施例を適用で
きることは、この分野で通常の知識をもつものなら容易
に理解できるであろう。

【００７４】実施例３（図３７〜５１）：本発明による
ストレージキャパシタを製造する方法として、さらに上
記と違う他の実施例を図３７〜図５１を参照して説明す
る。まず、図３７は、第１導電形の半導体基板１０上に
図３と同様にしてゲート電極２４、ワードライン２８を
形成してから、基板１０の全面に第１層間絶縁膜６０
０、例えばＢＰＳＧ或いは酸化膜系統の膜を堆積してこ
れを平坦化し、そしてこの第１層間絶縁膜６００上に第
１絶縁膜６１０、例えば５００〜１０００Å程度の厚さ
の窒化膜、及び第２絶縁膜６２０、例えば１０００〜２
０００Å程度の厚さの酸化膜を順次堆積する。第１絶縁
膜６１０である窒化膜は後続の工程でエッチストップ膜
として使用される。

【００７５】図３８は、第１コンタクトホールＣＨ１、
及び第１導体層（多結晶シリコン層）５６の形成工程を
図示したもので、まず、第２絶縁膜６２０上にフォトレ
ジストを塗布し、マスク露光及び現像等の工程を経て所
望のフォトレジストパターンを形成してから、このフォ
トレジストパターンを用いて第２絶縁膜６２０、第１絶
縁膜６１０、及び第１層間絶縁膜６００を蝕刻すること
によって、キャパシタの第１電極として使用されるスト
レージ電極をトランジスタのソース領域１６と接続させ
るための第１コンタクトホールＣＨ１を形成する。そし
て、この第１コンタクトホールＣＨ１を形成するための
フォトレジストパターンを除去した後、基板１０の全面
に２０００〜６０００Å程度の厚さで、不純物がドーピ
ンされたＨＳＧを有する多結晶シリコン層５６を堆積す
る。ここで、多結晶シリコン層５６の表面は図３８に示
すように突部と突部とが接している状態、即ち前述の距
離Ｓが０である場合を示しているが、上記の他の実施例
の場合と同様に突部と突部とが所定距離離隔している場
合でも適用可能である。

【００７６】図３９は、多結晶シリコン層５６のパター
ン及び第３絶縁膜６３０の形成工程を示したもので、ま
ず多結晶シリコン層５６上にフォトレジストを塗布し、
マスク露光及び現像等の工程を経て所望のフォトレジス
トパターンを形成し、このフォトレジストパターンを使
用して多結晶シリコン層５６を蝕刻することで、図示の
ような多結晶シリコン層パターン５６′を形成する。そ
して、フォトレジストパターンを除去し、基板１０の全
面に第３絶縁膜６３０、例えば３００〜１０００Å程度
の厚さのＨＴＯ(High Temperature Oxide)膜を堆積す
る。

【００７７】図４０は第３絶縁膜６３０の蝕刻工程を図
示したもので、図３９の工程後に、多結晶シリコン層パ
ターン５６′の突部の頂上部位が露出するまで基板１０
全面にエッチバックを実施することによって、多結晶シ
リコン層パターン５６′の突部と突部との間に第３絶縁
膜を残す（６３０′）。このとき、多結晶シリコン層パ
ターン５６′の側壁部分の第３絶縁膜も残る（６３
０′）。

【００７８】図４１はストレージ電極の形成工程を図示
したもので、前記の残留している第３絶縁膜６３０′を
蝕刻マスクとして使用して多結晶シリコン層パターン５
６′を蝕刻し、ストレージ電極２０２を形成する。即
ち、蝕刻マスクとして使用された第３絶縁膜６３０′が
残っている部分は多結晶シリコン層が蝕刻されず、第３
絶縁膜６３０′がなく、多結晶シリコン層が露出した部
分はマイクロトレンチ、或いはマイクロシリンダが形成
され、ストレージ電極２０２が完成される。また、多結
晶シリコン層パターン５６′の側壁に残っている第３絶
縁膜６３０′によって、ストレージ電極を形成するため
の蝕刻工程時に、多結晶シリコン層パターン５６′の側
壁の部位は若干のスロープをもって傾斜蝕刻される。
尚、このとき、多結晶シリコン層パターン５６′の蝕刻
工程は、蝕刻マスクとして使用された第３絶縁膜（例え
ば酸化膜）との蝕刻選択比が大きいブロモ水素（ＨＢ
ｒ）と塩素（Ｃｌ₂）の混合ガスを使用して実施する。

【００７９】図４２は、ストレージキャパシタの形成工
程を図示したもので、図４１の工程後、まず、蝕刻マス
クとして使用された第３絶縁膜６３０′をＢＯＥ(Buffe
redOxide Etchant)溶液又は希釈された弗化水素（Ｈ
Ｆ）溶液を使用したウエットエッチングによって除去
し、次に、露出したストレージ電極２０２の全表面に覆
い被さるように、例えば酸化膜−窒化膜−酸化膜の構造
であるＯＮＯ構造或いはＮＯ構造の誘電体層４０を堆積
させる。そして誘電体層４０を覆うように第２導体層、
例えば不純物がドーピングされた多結晶シリコンを堆積
してから、パターニングすることによってプレート電極
４００を形成する。このようにしてストレージ電極２０
２、誘電体層４０、及びプレート電極４００からなるキ
ャパシタを完成する。その後、ドレイン領域２０を露出
させてビットラインを形成する（図示せず）。尚、ビッ
トラインはストレージ電極を形成するための導体層（多
結晶シリコン層）の形成前に形成することもできる。

【００８０】図４３〜図５０は、図３７〜図４２に示し
た工程の応用例を示す。図４３の工程は図３７の工程と
同じである。その後、図４４において、図３８と同様に
第１コンタクトホールＣＨ１が形成され、そして、多結
晶シリコン層５６及び第３絶縁膜６４０が順次形成され
る。その後、図４５で、第３絶縁膜６４０上にフォトレ
ジストを塗布し、マスク露光及び現像等の工程を経て所
望のフォトレジストパターン７００を形成する。そし
て、フォトレジストパターン７００を使用して第３絶縁
膜６４０、多結晶シリコン層５６を順次蝕刻することに
よって、図示のような多結晶シリコン層パターン５６ａ
を形成する。このとき、ＢＯＥ又は希釈された沸化水素
を使用したウエットエッチングにより、多結晶シリコン
層パターン５６ａに沿って第３絶縁膜６４０を蝕刻し、
矢示Ａの部分が蝕刻された第３絶縁膜パターン６４０ａ
を形成する。この第３絶縁膜パターン６４０ａを形成す
るための蝕刻程度は５００〜１０００Å程である。

【００８１】ここで、この矢示Ａの部分について図５１
の平面図を参照すると分かるように、多結晶シリコン層
パターン５６ａはフォトレジストパターン７００とその
大きさが同じであり、一方、第３絶縁膜パターン６４０
ａは多結晶シリコン層パターン５６ａの周縁から一定の
幅入り込んでいる。

【００８２】図４６においては、図４５のフォトレジス
トパターン７００を除去した後、第３絶縁膜パターン６
４０ａをマスクとして多結晶シリコン層パターン５６ａ
を５００Å程度蝕刻することによって、図示のように多
結晶シリコン層パターン５６ａの上部の周縁に沿って段
差面（矢示Ｂ）が形成される。

【００８３】その後、図４７において、第３絶縁膜パタ
ーン６４０ａを除去し、基板１０の全面上に５００〜１
０００Å程度の厚さのＨＴＯ膜である第４絶縁膜６５０
を堆積する。尚、第４絶縁膜６５０堆積前の第３絶縁膜
パターン６４０ａを除去する工程を省略することもでき
る。

【００８４】その後、図４８において、第４絶縁膜６５
０が形成された基板１０の全面に対してエッチング工程
を実施することによって、多結晶シリコン層パターン５
６ａの突部間と多結晶シリコン層パターン５６ａの側壁
とにのみ第４絶縁膜パターン６５０ａが残る。このと
き、図４６の工程で形成された多結晶シリコン層パター
ン５６ａ上部周縁の段差面の部分にも第４絶縁膜６５０
が残留し、これがスペーサ６５１となっていることに注
目しなければならない。このスペーサ６５１は後続の工
程で形成されるストレージ電極の側壁に沿ったシリンダ
を形成するのに使用される。

【００８５】その後、図４９で、第４絶縁膜パターン６
５０ａ及びスペーサ６５１を蝕刻マスクとして多結晶シ
リコン層パターン５６ａを４０００Å程度蝕刻すること
によって、マイクロトレンチ及び／又はマイクロシリン
ダを有するストレージ電極２０４の形状を完成する。

【００８６】その後、図５０で、第４絶縁膜パターン６
５０ａ及びスペーサ６５１を除去してから、誘電体層４
０を塗布し、不純物がドーピングされた多結晶シリコン
を堆積してプレート電極４００を形成することによっ
て、ストレージキャパシタを完成する。

【００８７】以上、本発明によるストレージキャパシタ
の構造およびその製造方法等の実施例を記述したが、上
記各実施例を様々に組み合わせて応用できることは、本
発明の技術分野で通常の知識をもつものであれば容易に
理解できるであろう。例えば、本発明は半導体基板内に
溝を形成し、この溝内にスタックキャパシタを形成する
場合にも適用できる。また、絶縁基板上の限定された領
域に高容量を有するキャパシタが要求される場合に、絶
縁基板上に本発明により多数のマイクロトレンチを有す
るストレージ電極を形成し、この上に誘電体層を形成し
てから、この上に第２電極になるプレート電極を形成す
ることによって必要なキャパシタを製造する応用例も考
えられる。

【００８８】

【発明の効果】以上述べてきたように本発明は、制限領
域内で、より一層表面積の増加したストレージ電極を提
供できるので、より高容量のキャパシタを得ることが可
能で、また均一性が良好なマイクロトレンチ及び／又は
マイクロシリンダを形成できるため高い信頼性を得られ
る。しかも、このような優れたキャパシタをより簡単な
製造工程で提供できるようになる。その結果、今後の半
導体メモリ装置の高集積、大容量化に大きく貢献できる
ものである。

【図面の簡単な説明】

【図１】本発明の実施例に係るＤＲＡＭメモリセルの一
部平面図。

【図２】図１の２−２線に沿った断面図。

【図３】図２に示す構造のストレージ電極をもったキャ
パシタの製造工程の実施例を説明する図２相当の断面
図。

【図４】図３に続く工程を説明する図２相当の断面図。

【図５】図３に続く工程を説明する図２相当の断面図。

【図６】図５に示す構造のストレージ電極のマイクロト
レンチ（マイクロシリンダ）を形成するための工程の詳
細を説明する部分拡大断面図。

【図７】図６に続く工程を説明する図６相当の断面図。

【図８】図７に続く工程を説明する図６相当の断面図。

【図９】図５に示す構造のストレージ電極のマイクロト
レンチ（マイクロシリンダ）を形成するための工程の詳
細を説明する部分拡大断面図。

【図１０】図９に続く工程を説明する図９相当の断面
図。

【図１１】図１０に続く工程を説明する図９相当の断面
図。

【図１２】本発明の他の実施例に係るＤＲＡＭメモリセ
ルの一部平面図。

【図１３】図１２の３−３線に沿った断面図。

【図１４】図１３に示す構造のストレージ電極をもった
キャパシタの製造工程の実施例を説明する図１３相当の
断面図。

【図１５】図１４に続く工程を説明する図１３相当の断
面図。

【図１６】図１５に続く工程を説明する図１３相当の断
面図。

【図１７】図１６に続く工程を説明する図１３相当の断
面図。

【図１８】図１７に示す構造のストレージ電極のマイク
ロトレンチ（マイクロシリンダ）を形成するための工程
の詳細を説明する部分拡大断面図。

【図１９】図１８に続く工程を説明する図１８相当の断
面図。

【図２０】図１９に続く工程を説明する図１８相当の断
面図。

【図２１】図１７に示す構造のストレージ電極のマイク
ロトレンチ（マイクロシリンダ）を形成するための工程
の詳細を説明する部分拡大断面図。

【図２２】図２１に続く工程を説明する図２１相当の断
面図。

【図２３】図２２に続く工程を説明する図２１相当の断
面図。

【図２４】図１３に示す構造のストレージ電極をもった
キャパシタの製造工程の別の実施例を説明する図１３相
当の断面図。

【図２５】図２４に続く工程を説明する図１３相当の断
面図。

【図２６】図２５に続く工程を説明する図１３相当の断
面図。

【図２７】図２６に続く工程を説明する図１３相当の断
面図。

【図２８】図２７に示す構造のストレージ電極のマイク
ロトレンチ（マイクロシリンダ）を形成するための工程
の詳細を説明する部分拡大断面図。

【図２９】図２８に続く工程を説明する図２８相当の断
面図。

【図３０】図２９に続く工程を説明する図２８相当の断
面図。

【図３１】図３０に続く工程を説明する図２８相当の断
面図。

【図３２】図３１に続く工程を説明する図２８相当の断
面図。

【図３３】図３２に続く工程を説明する図２８相当の断
面図。

【図３４】図３３に続く工程を説明する図２８相当の断
面図。

【図３５】図３４に続く工程を説明する図２８相当の断
面図。

【図３６】図３５に続く工程を説明する図２８相当の断
面図。

【図３７】本発明のさらに他の実施例に係るキャパシタ
の製造工程を説明するＤＲＡＭメモリセルの一部断面
図。

【図３８】図３７に続く工程を説明する図３７相当の断
面図。

【図３９】図３８に続く工程を説明する図３７相当の断
面図。

【図４０】図３９に続く工程を説明する図３７相当の断
面図。

【図４１】図４０に続く工程を説明する図３７相当の断
面図。

【図４２】図４１に続く工程を説明する図３７相当の断
面図。

【図４３】本発明のまたさらに他の実施例に係るキャパ
シタの製造工程を説明するＤＲＡＭメモリセルの一部断
面図。

【図４４】図４３に続く工程を説明する図４３相当の断
面図。

【図４５】図４４に続く工程を説明する図４３相当の断
面図。

【図４６】図４５に続く工程を説明する図４３相当の断
面図。

【図４７】図４６に続く工程を説明する図４３相当の断
面図。

【図４８】図４７に続く工程を説明する図４３相当の断
面図。

【図４９】図４８に続く工程を説明する図４３相当の断
面図。

【図５０】図４９に続く工程を説明する図４３相当の断
面図。

【図５１】図４５におけるパターン形成状態を説明する
平面図。

【符号の説明】１６ソース領域２０ドレイン領域２４ゲート電極３６ストレージ電極（第１電極）４０誘電体層４２プレート電極（第２電極）

Claims

【特許請求の範囲】

【請求項１】基板上の制限領域に形成された導体層の
第１電極と、前記第１電極上に形成された誘電体層と、
この誘電体層上に形成された第２電極とから構成される
キャパシタにおいて、前記導体層の表面の所定の領域が少なくとも多数のマイ
クロトレンチを有する第１電極であることを特徴とする
キャパシタ。
【請求項２】前記導体層は多結晶シリコンであること
を特徴とする請求項１記載のキャパシタ。
【請求項３】第１導電型の半導体基板に形成された第
１導電型と反対の第２導電型のソースおよびドレイン領
域と、前記ソースおよびドレイン領域と隣接し、ゲート
酸化膜を通じて前記ソースとドレイン領域との間のチャ
ネル領域と絶縁された第１導体層と、前記第１導体層を
絶縁するために覆っている第１絶縁層とから構成される
トランスファトランジスタと、前記ソース領域に隣接
し、前記基板上に形成されたフィールド酸化膜と、前記
ソース領域と接触し、前記第１導体層の少なくとも一部
分をオーバーラップし、前記フィールド酸化膜の少なく
とも一部分に伸張する第１電極と、前記第１電極を覆う
誘電体層と、前記誘電体層を覆う第２電極とから構成さ
れるストレージキャパシタを有する半導体メモリ装置の
メモリセルにおいて、前記第１電極の表面の所定の領域が少なくとも多数のマ
イクロシリンダを有することを特徴とするメモリセル。
【請求項４】前記マイクロシリンダは内部の底面に半
球の形状を有することを特徴とする請求項３記載のメモ
リセル。
【請求項５】基板上の制限領域に絶縁層の上面に形成
された導体層の第１電極と、前記第１電極上に形成され
た誘電体層と、前記誘電体層上に形成された第２電極と
から構成されたキャパシタにおいて、前記第１電極が、底面が絶縁層の一部の表面となり、そ
の内面が導体層となっている多数個のマイクロトレンチ
と、前記マイクロトレンチの底面およびその内面を少な
くとも覆っており、前記導体層の表面を覆う薄い導体層
とからなっていることを特徴とするキャパシタ。
【請求項６】前記薄い導体層が多結晶シリコンである
ことを特徴とする請求項５記載のキャパシタ。
【請求項７】前記マイクロトレンチが導体層の第１電
極を貫通するスルーホールであることを特徴とする請求
項５記載のキャパシタ。
【請求項８】第１導電型の半導体基板に形成された第
１導電型と反対の第２導電型のソースおよびドレイン領
域とソースおよびドレイン領域と隣接し、ゲート酸化膜
を通じてソースおよびドレイン領域との間のチャネル領
域と絶縁された第１導体層と第１導体層を絶縁するため
に覆っている第１絶縁層とから構成されたトランスファ
トランジスタと、前記ドレイン領域と接触し、前記第１
絶縁層上から伸張する第２導体層と、前記第２導体層を
絶縁するために覆っている第２絶縁層と、前記ソース領
域に隣接し、前記基板上に形成されたフィールド酸化膜
と、前記ソース領域と接触し、前記第１導体層の上部の
少なくとも一部分をオーバーラップし、前記フィールド
酸化膜の上部の少なくとも一部分を伸張する導体層の第
１電極と第１電極を覆っている誘電体層と誘電体層を覆
う第２電極とから構成されるストレージキャパシタを有
する半導体メモリ装置のメモリセルにおいて、前記第１電極が、底面が第２絶縁層の一部の表面とな
り、その内面が導体層となっている多数個のマイクロシ
リンダと、前記マイクロシリンダの底面およびその内面
を少なくとも覆っており、前記導体層の表面を覆う薄い
導体層とからなっていることを特徴とするメモリセル。
【請求項９】前記第１導体層がワードラインであり、
前記第２導体層がビットラインであることを特徴とする
請求項８記載のメモリセル。
【請求項１０】前記マイクロシリンダが導体層の第１
電極を貫通するスルーホールであることを特徴とする請
求項８記載のメモリセル。
【請求項１１】前記薄い導体層が多結晶シリコンであ
ることを特徴とする請求項８記載のメモリセル。
【請求項１２】前記第２絶縁層は表面が平坦化された
層であることを特徴とする請求項８記載のメモリセル。
【請求項１３】第１導電型の半導体基板に形成された
第１導電型と反対の第２導電型のソースおよびドレイン
領域とソースおよびドレイン領域と隣接し、ゲート酸化
膜を通じてソースおよびドレイン領域との間のチャネル
領域と絶縁された第１導体層と第１導体層を絶縁するた
めに覆っている絶縁層とから構成されたトランスファト
ランジスタと、前記ソース領域に隣接し、前記基板上に
形成されたフィールド酸化膜と、前記ソース領域と接触
し、前記第１導体層の上部の少なくとも一部分をオーバ
ーラップし、前記フィールド酸化膜の上部の少なくとも
一部分を伸張する導体層の第１電極と前記第１電極を覆
っている誘電体層と誘電体層を覆う第２電極とから構成
されるストレージキャパシタを有する半導体メモリ装置
のメモリセルにおいて、前記第１電極が、底面が絶縁層の一部の表面となり、そ
の内面が導体層となっている多数個のマイクロシリンダ
と、前記マイクロシリンダの底面およびその内面を少な
くとも覆っており、前記導体層の表面を覆う薄い導体層
とからなっていることを特徴とするメモリセル。
【請求項１４】前記マイクロシリンダが導体層の第１
電極を貫通するスルーホールであることを特徴とする請
求項１３記載のメモリセル。
【請求項１５】前記薄い導体層が多結晶シリコンであ
ることを特徴とする請求項１３記載のメモリセル。
【請求項１６】多数のマイクロトレンチ、または多数
のマイクロシリンダによって形状化のストレージノード
を製造する方法において、前記ストレージノードの表面に突出を形成し、前記突出
を有するストレージノード上に突出の各各の側壁にエッ
チングマスク層を形成し、前記エッチングマスク層をマ
スクとして異方性エッチングを実施したことを特徴とす
るストレージノードの製造方法。
【請求項１７】前記異方性エッチング後に、前記マイ
クロトレンチ、またはマイクロシリンダの鋭利な角部を
除去する工程をもっと有することを特徴とする請求項１
６記載のストレージノード製造方法。
【請求項１８】多数個のマイクロトレンチ、または多
数個のマイクロシリンダによって形状化されたストレー
ジノードを製造する方法において、前記ストレージノードの下部の絶縁層の表面を平坦化
し、前記ストレージノードの表面に突出を形成し、前記
突出の各々の側壁にエッチングマスクを形成し、前記エ
ッチングマスク層をマスクとした異方性エッチングを実
施して前記ストレージノードを貫通し、前記絶縁層の表
面の一部を露出させるスルーホールを形成し、前記スル
ーホールの内外面を覆う多結晶シリコンの薄い導体層を
形成したことを特徴とするストレージノード製造方法。
【請求項１９】多数個の半球の突出を有する多結晶シ
リコン層を利用して半導体メモリ装置のストレージキャ
パシタを製造する方法において、前記半球の突出の上部の表面にエッチングマスク層を形
成し、前記多結晶シリコン層をパターンニングし、前記
エッチングマスク層をマスクとして多結晶シリコン層を
異方性蝕刻し、前記エッチングマスク層を除去すること
によってストレージ電極を形成したことを特徴とするス
トレージキャパシタの製造方法。
【請求項２０】前記エッチングマスク層が半球の突出
の上部の表面を酸化させることによって形成されること
を特徴とする請求項１９記載のストレージキャパシタの
製造方法。
【請求項２１】前記異方性蝕刻が半球の突出間の多結
晶シリコン層に対して行なわれることを特徴とする請求
項１９記載のストレージキャパシタの製造方法。
【請求項２２】前記エッチングマスク層が除去されて
から、前記ストレージ電極の表面に誘電体層を形成し、
前記誘電体層の表面にプレート電極を形成したことを特
徴とする請求項１９記載のストレージキャパシタの製造
方法。
【請求項２３】第１導電型の半導体基板に形成された
第１導電型と反対の第２導電型のソースおよびドレイン
領域とソースおよびドレイン領域と隣接し、ゲート酸化
膜を通じてソースおよびドレイン領域との間のチャネル
領域と絶縁された第１導体層と第１導体層を絶縁するた
めに覆っている第１絶縁層とから構成されたトランスフ
ァトランジスタと、前記ドレイン領域と接触し、前記第
１絶縁層上から伸張する第２導体層と、第２導体層を絶
縁するために覆っている第２絶縁層と、前記ソース領域
に隣接し、前記基板上に形成されたフィールド酸化膜
と、前記ソース領域と接触し、前記第１導体層の上部の
少なくとも一部分をオーバーラップし、前記フィールド
酸化膜の上部の少なくとも一部分を伸張する導体層の第
１電極と第１電極を覆っている誘電体層と誘電体層を覆
う第２電極とから構成されるストレージキャパシタを有
する半導体メモリ装置の製造方法において、前記第１電極が、前記ソース領域と接触し、前記第２絶
縁層の上部を覆っており、多数個の半球の突出を有する
多結晶シリコン層を形成する第１工程と、前記半球の突
出の上部の表面にエッチングマスク層を形成する第２工
程と、前記多結晶シリコン層をパターンニングする第３
工程と、前記エッチングマスク層をマスクとして多結晶
シリコン層を異方性蝕刻する第４工程と、前記エッチン
グマスク層を除去する第５工程が連続的に進行されるこ
とによって形成されることを特徴とする半導体装置の製
造方法。
【請求項２４】前記エッチングマスク層が半球の突出
の上部の表面を酸化させることによって形成されること
を特徴とする請求項２３記載のストレージキャパシタの
製造方法。
【請求項２５】前記異方性蝕刻が半球の突出間の多結
晶シリコン層に対して行なわれることを特徴とする請求
項２３記載の半導体装置の製造方法。
【請求項２６】アクティブ領域を有する半導体基板に
形成された平坦化された絶縁層上にストレージキャパシ
タのストレージ電極を製造する方法において、前記アクティブ領域と接触し、所定の間隔の多数個の半
球の突出を有する多結晶シリコン層を絶縁層上に形成
し、前記多結晶シリコン層上にＳｉＮ層を形成し、前記
ＳｉＮ層上に表面が平坦化されたＳＯＧを塗布し、前記
ＳＯＧを前記半球の突出の上部に形成されたＳｉＮ層の
一部が露出されるときまでエッチングし、前記露出され
たＳｉＮ層の一部を除去して半球の突出の上部の表面を
露出させ、前記半球の突出の上部の表面を酸化してエッ
チングマスク層を形成し、前記エッチングマスク層をマ
スクとして多結晶シリコン層を異方性蝕刻し、前記エッ
チングマスク層を除去したことを特徴とするストレージ
電極の製造方法。
【請求項２７】前記異方性蝕刻が半球の突出間の多結
晶シリコン層に対して行なわれることを特徴とする請求
項２６記載のストレージ電極の製造方法。
【請求項２８】アクティブ領域を有する半導体基板に
形成された平坦化された絶縁層上にストレージキャパシ
タのストレージ電極を製造する方法において、前記平坦化された絶縁層上に第１層間絶縁膜、第１およ
び第２絶縁膜を順次に形成する第１工程と、前記アクテ
ィブ領域を露出させるために第１層間絶縁膜、第１およ
び第２絶縁膜に第１コンタクトホールを形成する第２工
程と、前記第２絶縁膜上に多数個の半球の突出をもって
おり、前記アクティブ領域と接触する多結晶シリコン層
を形成する第３工程と、前記多結晶シリコン層を蝕刻し
て所定のパタンとから作る第４工程と、前記半導体基板
の全面に多結晶シリコン層を覆う絶縁膜を形成してエッ
チバック工程を実施することによって絶縁膜の残ってい
る部分とからなっている蝕刻マスクパターンを形成する
第５工程と、前記蝕刻マスクパターンをマスクとして利
用して多結晶シリコン層を蝕刻する第６工程を具備した
ことを特徴とするストレージ電極の製造方法。
【請求項２９】前記第１絶縁膜が窒化物からなること
を特徴とする請求項２８記載のストレージ電極の製造方
法。
【請求項３０】前記蝕刻マスクパターンが半球の突出
の間と多結晶シリコンの所定のパターンの側壁に形成さ
れることを特徴とする請求項２８記載のストレージ電極
の製造方法。
【請求項３１】アクティブ領域を有する半導体基板に
形成された平坦化された絶縁層上にストレージキャパシ
タのストレージ電極を製造する方法において、前記平坦化された絶縁層上に第１層間絶縁膜、第１およ
び第２絶縁膜を順次に形成する第１工程と、前記アクテ
ィブ領域を露出させるために第１層間絶縁膜、第１およ
び第２絶縁膜に第１コンタクトホールを形成する第２工
程と、前記第２絶縁膜上に多数個の半球の突出をもって
おり、前記アクティブ領域と接触する多結晶シリコン層
を形成する第３工程と、前記多結晶シリコン層上に第３
絶縁膜を形成する第４工程と、前記多結晶シリコンと第
３絶縁膜を所定のパターンによって蝕刻する第５工程
と、前記パターンニングされた第３絶縁膜の一部を蝕刻
して第３絶縁膜の物質とから構成された第１蝕刻マスク
パターンを形成する第６工程と、前記第１蝕刻マスクパ
ターンをマスクとして利用して多結晶シリコン層を所定
の厚さ程蝕刻する第７工程と、基板の全面に第４絶縁膜
を浸漬する第８工程と、前記第４絶縁膜の全面に対して
エッチバック工程を実施することによって第４絶縁膜の
物質とから構成された第２蝕刻マスクパターンを形成す
る第９工程と、前記第２蝕刻マスクパターンをマスクと
して利用して多結晶シリコン層を蝕刻する第１０工程を
具備したことを特徴とするストレージ電極の製造方法。
【請求項３２】前記第１蝕刻マスクパターンの平面の
形状が第５工程からパターンニングされた多結晶シリコ
ン層の平面の形状内に入っていることを特徴とする請求
項３１記載のストレージ電極の製造方法。
【請求項３３】前記第２蝕刻マスクパターンが半球の
突出の間と第５工程および第７工程からパターンニング
された多結晶シリコンの側壁に形成されることを特徴と
する請求項３１記載のストレージ電極の製造方法。