JPH08288392A - コンタクトホールのプラグ形成方法 - Google Patents
コンタクトホールのプラグ形成方法Info
- Publication number
- JPH08288392A JPH08288392A JP7337095A JP33709595A JPH08288392A JP H08288392 A JPH08288392 A JP H08288392A JP 7337095 A JP7337095 A JP 7337095A JP 33709595 A JP33709595 A JP 33709595A JP H08288392 A JPH08288392 A JP H08288392A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- forming
- lower wiring
- film
- plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 45
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 239000010936 titanium Substances 0.000 claims description 17
- 229910052719 titanium Inorganic materials 0.000 claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 13
- 239000000956 alloy Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 238000005530 etching Methods 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 84
- 239000010410 layer Substances 0.000 description 38
- 238000004519 manufacturing process Methods 0.000 description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 229910016006 MoSi Inorganic materials 0.000 description 5
- 229910010038 TiAl Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 239000012790 adhesive layer Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910002796 Si–Al Inorganic materials 0.000 description 2
- 238000002083 X-ray spectrum Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】コンタクトホール下部の導電膜の容積を膨張さ
せてアスペクト比を減少し、エッチング比率を減少して
配線工程を単純化する。 【解決手段】半導体基板４１上に第１絶縁膜４２を形成
しその上に金属ケイ化物と、金属と、金属ケイ化物とを
積層して下部配線膜４３を形成し、パターニングして下
部配線パターン４４を形成する工程と、下部配線パター
ン４４と第１絶縁膜４２上に絶縁膜４５を形成し、下部
配線膜４４に対応する絶縁膜４５の部位にコンタクトホ
ール４６を形成する工程と、熱処理を施して、下部配線
膜４３の合金反応と容積膨張とにより、コンタクトホー
ル４６の内部にプラグを形成する工程とからなり、金属
ケイ化物の金属には、Ｃｏ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、
Ｗ等を、下部配線膜４３にはアルミニウムを用い、熱処
理としては、温度３００〜６００℃、時間数秒〜１分間
の急速熱処理を施す。
せてアスペクト比を減少し、エッチング比率を減少して
配線工程を単純化する。 【解決手段】半導体基板４１上に第１絶縁膜４２を形成
しその上に金属ケイ化物と、金属と、金属ケイ化物とを
積層して下部配線膜４３を形成し、パターニングして下
部配線パターン４４を形成する工程と、下部配線パター
ン４４と第１絶縁膜４２上に絶縁膜４５を形成し、下部
配線膜４４に対応する絶縁膜４５の部位にコンタクトホ
ール４６を形成する工程と、熱処理を施して、下部配線
膜４３の合金反応と容積膨張とにより、コンタクトホー
ル４６の内部にプラグを形成する工程とからなり、金属
ケイ化物の金属には、Ｃｏ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、
Ｗ等を、下部配線膜４３にはアルミニウムを用い、熱処
理としては、温度３００〜６００℃、時間数秒〜１分間
の急速熱処理を施す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の多層配
線形成時のコンタクトホールのプラグ形成方法に関し、
特にコンタクトホール下部の導電膜の容積を膨張させて
アスペクト比(aspect ratio、コンタクトホールの直径
に対する高さの比)を減少し、配線工程の単純化を可能
とするコンタクトホールのプラグ形成方法に関する。
線形成時のコンタクトホールのプラグ形成方法に関し、
特にコンタクトホール下部の導電膜の容積を膨張させて
アスペクト比(aspect ratio、コンタクトホールの直径
に対する高さの比)を減少し、配線工程の単純化を可能
とするコンタクトホールのプラグ形成方法に関する。
【０００２】
【従来の技術】半導体素子の集積度向上に伴い、多層配
線についての要求が高まってきており、同時に、素子の
水平寸度もデザインルールに基づいて減少してきてい
る。
線についての要求が高まってきており、同時に、素子の
水平寸度もデザインルールに基づいて減少してきてい
る。
【０００３】しかしながら、多層金属層の層間膜（ＩＭ
Ｄ、Inter-Metal Dielectric）の厚さは殆ど変わらない
ので、金属層間の接続部分であるコンタクトホールのア
スペクト比が増大する。従って、コンタクトホールを形
成した後に、コンタクトホール下部の金属層を接続する
金属層の蒸着工程において、ステップカバレージ（段差
の被覆）不良やコンタクトホールの深さの相違が生じ
る。その結果、コンタクトホールを金属で完全に充填す
ることができず、配線の接続が不良になって、半導体素
子内に不具合が生じる。
Ｄ、Inter-Metal Dielectric）の厚さは殆ど変わらない
ので、金属層間の接続部分であるコンタクトホールのア
スペクト比が増大する。従って、コンタクトホールを形
成した後に、コンタクトホール下部の金属層を接続する
金属層の蒸着工程において、ステップカバレージ（段差
の被覆）不良やコンタクトホールの深さの相違が生じ
る。その結果、コンタクトホールを金属で完全に充填す
ることができず、配線の接続が不良になって、半導体素
子内に不具合が生じる。
【０００４】上記問題点を解消するための一般に用いら
れるている従来の方法には、図８〜図９に示すようなも
のがある。図示のように、ＣＶＤ（化学気相蒸着）でタ
ングステン膜１５を蒸着し、これをエッチバックして、
コンタクトホール１２内にプラグを形成する。
れるている従来の方法には、図８〜図９に示すようなも
のがある。図示のように、ＣＶＤ（化学気相蒸着）でタ
ングステン膜１５を蒸着し、これをエッチバックして、
コンタクトホール１２内にプラグを形成する。
【０００５】この方法においては、先ず図８（Ａ）に示
すように、半導体基板１０の上に形成された下部配線膜
と、後に形成する上部配線膜とを絶縁するために、層間
絶縁膜１１を形成する。その後、層間絶縁膜１１を選択
的に食刻して、下部配線膜を接続するためのコンタクト
ホール１２を形成する。
すように、半導体基板１０の上に形成された下部配線膜
と、後に形成する上部配線膜とを絶縁するために、層間
絶縁膜１１を形成する。その後、層間絶縁膜１１を選択
的に食刻して、下部配線膜を接続するためのコンタクト
ホール１２を形成する。
【０００６】次ぎに、図８（Ｂ）に示すように、コンタ
クトホール１２の内面上と層間絶縁膜１１上とに、チタ
ンと窒化チタン（ＴｉＮ／Ｔｉ）からなる障壁金属層１
４を形成する。
クトホール１２の内面上と層間絶縁膜１１上とに、チタ
ンと窒化チタン（ＴｉＮ／Ｔｉ）からなる障壁金属層１
４を形成する。
【０００７】次ぎに、図８（Ｃ）に示すように、ＣＶＤ
でタングステン膜１５を障壁金属層１４上に蒸着する。
その後、図９（Ｄ）示すように、タングステン膜１５を
エッチバックして、コンタクトホール内部にのみタング
ステンを残存させることにより、コンタクトホール１２
の内部にタングステンからなるプラグ１６を形成する。
でタングステン膜１５を障壁金属層１４上に蒸着する。
その後、図９（Ｄ）示すように、タングステン膜１５を
エッチバックして、コンタクトホール内部にのみタング
ステンを残存させることにより、コンタクトホール１２
の内部にタングステンからなるプラグ１６を形成する。
【０００８】次ぎに、図９（Ｅ）に示すように、アルミ
ニウム等からなる上部配線膜１７を形成し、パターニン
グして、配線を形成する。
ニウム等からなる上部配線膜１７を形成し、パターニン
グして、配線を形成する。
【０００９】他の１つの従来例を図１０〜図１１に示
す。この例では、アルミニウムの流動性を用いてプラグ
を形成する。以下この方法を説明する。
す。この例では、アルミニウムの流動性を用いてプラグ
を形成する。以下この方法を説明する。
【００１０】先ず図１０（Ａ）に示すように、半導体基
板２０の上に形成された下部配線膜と後に形成する上部
配線膜とを絶縁するために、層間絶縁膜２１を形成す
る。次いで、層間絶縁膜２１を選択食刻して、下部導電
膜を接続するためのコンタクトホール２２を形成する。
板２０の上に形成された下部配線膜と後に形成する上部
配線膜とを絶縁するために、層間絶縁膜２１を形成す
る。次いで、層間絶縁膜２１を選択食刻して、下部導電
膜を接続するためのコンタクトホール２２を形成する。
【００１１】次いで、図１０（Ｂ）に示すように、コン
タクトホール２２の内面上と層間絶縁膜２１上とに、チ
タンと窒化チタンとからなる障壁金属層２４を形成す
る。
タクトホール２２の内面上と層間絶縁膜２１上とに、チ
タンと窒化チタンとからなる障壁金属層２４を形成す
る。
【００１２】次ぎに、図１０（Ｃ）に示すように、後に
形成するアルミニウム層の接着強度を向上するために、
障壁金属層２４上にチタンからなる接着層(Glue layer)
２５を形成する。次いで、図１１（Ｄ）に示すように、
接着層２５の上に、アルミニウムを１００℃前後の低い
温度で蒸着して、薄いアルミニウム層２６を形成する。
次いで、アルミニウムを再度５００℃以上の高い温度で
蒸着して、もう一つのアルミニウム層を形成する。この
状態ではアルミニウムが流動化して、コンタクトホール
２２内を充填するアルミニウム層２７が形成される。次
いで、アルミニウム層２７をパターニングして、配線を
形成する。
形成するアルミニウム層の接着強度を向上するために、
障壁金属層２４上にチタンからなる接着層(Glue layer)
２５を形成する。次いで、図１１（Ｄ）に示すように、
接着層２５の上に、アルミニウムを１００℃前後の低い
温度で蒸着して、薄いアルミニウム層２６を形成する。
次いで、アルミニウムを再度５００℃以上の高い温度で
蒸着して、もう一つのアルミニウム層を形成する。この
状態ではアルミニウムが流動化して、コンタクトホール
２２内を充填するアルミニウム層２７が形成される。次
いで、アルミニウム層２７をパターニングして、配線を
形成する。
【００１３】
【発明が解決しようとする課題】以上説明した従来の方
法のうち、コンタクトホール１２内にタングステンから
なるプラグ１６を形成する方法においては、ＣＶＤでタ
ングステンを蒸着した後、タングステン膜１５をエッチ
バックする必要があるので、工程コストが高く生産性も
低いという問題がある。
法のうち、コンタクトホール１２内にタングステンから
なるプラグ１６を形成する方法においては、ＣＶＤでタ
ングステンを蒸着した後、タングステン膜１５をエッチ
バックする必要があるので、工程コストが高く生産性も
低いという問題がある。
【００１４】一方、アルミニウムの流動性を用いてコン
タクトホール２２を充填する方法においては、コンタク
トホール２２の直径が減少してアスペクト比が大になる
と、障壁金属層２４と接着層２５とはスパッタリング方
法で蒸着するので、障壁金属層２４と接着層２５との厚
さが、コンタクトホール２２の上部において、コンタク
トホール２２の下部におけるよりも厚くなるというオー
バハング効果(overhang effect)が生じる。また、高温
でアルミニウムを蒸着すると、アルミニウムとチタンと
が反応してＴｉＡｌ3が形成され、アルミニウムの流動
を阻害して、コンタクトホール２２が十分には充填され
なくなる。即ち、ＴｉＡｌ3が形成される時には、容積
が３倍以上に膨張して、図１２に示すように、コンタク
トホール２２の上部にＴｉＡｌ3２８が形成されるため
に、コンタクトホール２２の上部の直径が減少し、ＶＬ
ＳＩ（Very Large Scale Integration、超大規模集積回
路）に必要な、深いコンタクトホールを充填するアルミ
ニウムの流動が阻害され、アルミニウムプラグの形成が
難しくなるという問題がある。このような現象の詳細は
次の文献に記述されている。
タクトホール２２を充填する方法においては、コンタク
トホール２２の直径が減少してアスペクト比が大になる
と、障壁金属層２４と接着層２５とはスパッタリング方
法で蒸着するので、障壁金属層２４と接着層２５との厚
さが、コンタクトホール２２の上部において、コンタク
トホール２２の下部におけるよりも厚くなるというオー
バハング効果(overhang effect)が生じる。また、高温
でアルミニウムを蒸着すると、アルミニウムとチタンと
が反応してＴｉＡｌ3が形成され、アルミニウムの流動
を阻害して、コンタクトホール２２が十分には充填され
なくなる。即ち、ＴｉＡｌ3が形成される時には、容積
が３倍以上に膨張して、図１２に示すように、コンタク
トホール２２の上部にＴｉＡｌ3２８が形成されるため
に、コンタクトホール２２の上部の直径が減少し、ＶＬ
ＳＩ（Very Large Scale Integration、超大規模集積回
路）に必要な、深いコンタクトホールを充填するアルミ
ニウムの流動が阻害され、アルミニウムプラグの形成が
難しくなるという問題がある。このような現象の詳細は
次の文献に記述されている。
【００１５】(1)イー ジー コルガン、ジェイ ダブリュ
ウ メイヤー; 『Al と Co、Cr、Mo、Ti、 Wとの薄膜反
応』（E．G．COLGAN AND J．W．MEYER，“THIN-FILM RE
ACTIONS OF Al WITH Co，Cr，Mo，Ti，AND W”J．MATE
R．RESO．VOL． 4 815（1989）） (2)ディー ジャワラニ他； 『チタンとアルミニウムと
の合金薄膜結合における金属間化合物の形成とエレクト
ロミグレーション寿命におけるその役割』（ D．JAWARA
NI，J．P．STARK，H．KAWASAKI，J．O．OLOWOLAFE，C．
C．LEE，J．KLEIN，AND F．PINTCHOVSKI，“INTERMETAL
LIC COMPOUND FORMATION IN Ti/Al ALLOY THIN FILMCOU
PLES AND ITS ROLE IN ELECTROMIGRATION LIFE TIM
E”，J．ELECTROHEM SOC．，141，302（1994）） 本願発明の目的は、上記従来技術における問題点を解決
して、コンタクトホール下部の導電膜の容積を膨張させ
てアスペクト比を減少し、エッチング比率を減少して配
線工程を単純化することを可能とするコンタクトホール
のプラグ形成方法を提供することである。
ウ メイヤー; 『Al と Co、Cr、Mo、Ti、 Wとの薄膜反
応』（E．G．COLGAN AND J．W．MEYER，“THIN-FILM RE
ACTIONS OF Al WITH Co，Cr，Mo，Ti，AND W”J．MATE
R．RESO．VOL． 4 815（1989）） (2)ディー ジャワラニ他； 『チタンとアルミニウムと
の合金薄膜結合における金属間化合物の形成とエレクト
ロミグレーション寿命におけるその役割』（ D．JAWARA
NI，J．P．STARK，H．KAWASAKI，J．O．OLOWOLAFE，C．
C．LEE，J．KLEIN，AND F．PINTCHOVSKI，“INTERMETAL
LIC COMPOUND FORMATION IN Ti/Al ALLOY THIN FILMCOU
PLES AND ITS ROLE IN ELECTROMIGRATION LIFE TIM
E”，J．ELECTROHEM SOC．，141，302（1994）） 本願発明の目的は、上記従来技術における問題点を解決
して、コンタクトホール下部の導電膜の容積を膨張させ
てアスペクト比を減少し、エッチング比率を減少して配
線工程を単純化することを可能とするコンタクトホール
のプラグ形成方法を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本願発明のコンタクトホールのプラグ形成方法は、
（１）半導体基板上に金属ケイ化物と、金属と、金属ケ
イ化物とを積層して下部配線膜を形成する工程と、
（２）上記下部配線膜上に絶縁膜を形成し、上記絶縁膜
の上記下部配線膜に対応する部位にコンタクトホールを
形成する工程と、（３）熱処理を施して、上記下部配線
膜の合金反応と容積膨張とにより、コンタクトホールの
内部にプラグを形成する工程と、を含んでなることを特
徴とする。
に、本願発明のコンタクトホールのプラグ形成方法は、
（１）半導体基板上に金属ケイ化物と、金属と、金属ケ
イ化物とを積層して下部配線膜を形成する工程と、
（２）上記下部配線膜上に絶縁膜を形成し、上記絶縁膜
の上記下部配線膜に対応する部位にコンタクトホールを
形成する工程と、（３）熱処理を施して、上記下部配線
膜の合金反応と容積膨張とにより、コンタクトホールの
内部にプラグを形成する工程と、を含んでなることを特
徴とする。
【００１７】この場合、上記金属ケイ化物の金属は、Ｃ
ｏ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗから選んで用いること
を特徴とする。
ｏ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗから選んで用いること
を特徴とする。
【００１８】またこの場合、上記下部配線膜の金属とし
てアルミニウムを用いることを特徴とする。
てアルミニウムを用いることを特徴とする。
【００１９】またこの場合、上記（３）工程の熱処理
は、急速熱処理であって、該急速熱処理は、温度３００
〜６００℃において、約数秒〜１分間施すことを特徴と
する。
は、急速熱処理であって、該急速熱処理は、温度３００
〜６００℃において、約数秒〜１分間施すことを特徴と
する。
【００２０】またこの場合、上記熱処理は温度約４００
℃において約３０秒間施すことを特徴とする。
℃において約３０秒間施すことを特徴とする。
【００２１】またこの場合、上記（３）工程を実施して
プラグを形成した後、絶縁膜上と上記コンタクトホール
上と上記プラグ上とに上部配線膜を形成することを特徴
とする。
プラグを形成した後、絶縁膜上と上記コンタクトホール
上と上記プラグ上とに上部配線膜を形成することを特徴
とする。
【００２２】また上記目的を達成するための本願発明の
コンタクトホールのプラグ形成方法は、半導体基板上に
下部配線膜を形成する工程と、上記下部配線膜上に絶縁
膜を形成し、上記絶縁膜の上記下部配線膜に対応する部
位にコンタクトホールを形成する工程と、上記絶縁膜上
と上記コンタクトホール内とに導電膜を形成する工程
と、熱処理を施して、上記下部配線膜と上記導電膜との
合金反応と容積膨張とにより、コンタクトホールの内部
にプラグを形成する工程と、を含んでなることを特徴と
する。
コンタクトホールのプラグ形成方法は、半導体基板上に
下部配線膜を形成する工程と、上記下部配線膜上に絶縁
膜を形成し、上記絶縁膜の上記下部配線膜に対応する部
位にコンタクトホールを形成する工程と、上記絶縁膜上
と上記コンタクトホール内とに導電膜を形成する工程
と、熱処理を施して、上記下部配線膜と上記導電膜との
合金反応と容積膨張とにより、コンタクトホールの内部
にプラグを形成する工程と、を含んでなることを特徴と
する。
【００２３】この場合、上記下部配線膜は、金属と、窒
化金属と、アルミニウムと、窒化金属との積層構造で形
成することを特徴とする。
化金属と、アルミニウムと、窒化金属との積層構造で形
成することを特徴とする。
【００２４】またこの場合、上記金属は、Ｃｏ、Ｃｒ、
Ｍｏ、Ｔａ、Ｔｉ、Ｗから選んで用いることを特徴とす
る。
Ｍｏ、Ｔａ、Ｔｉ、Ｗから選んで用いることを特徴とす
る。
【００２５】またこの場合、上記下部配線膜は窒化チタ
ンで形成することを特徴とする。
ンで形成することを特徴とする。
【００２６】またこの場合、上記導電膜はアルミニウム
で形成することを特徴とする。
で形成することを特徴とする。
【００２７】またこの場合、上記導電膜上に上部配線膜
を形成することを特徴とする。
を形成することを特徴とする。
【００２８】
（実施の形態１）図１は、本発明のコンタクトホールの
プラグ形成方法の実施の形態１の製造工程部分断面図で
ある。本発明の実施の形態１は、コンタクトホールの直
径が大きく、高さが小さい場合（アスペクト比が小さい
場合）に適用可能である。
プラグ形成方法の実施の形態１の製造工程部分断面図で
ある。本発明の実施の形態１は、コンタクトホールの直
径が大きく、高さが小さい場合（アスペクト比が小さい
場合）に適用可能である。
【００２９】先ず、図１（Ａ）に示すように、半導体基
板４１上に酸化シリコン（ＳｉＯ2）等からなる第１絶
縁膜４２を形成し、第１絶縁膜４２上に下部配線膜４３
を形成する。この下部配線膜４３は以下のように形成す
る。すなわち、第１絶縁膜４２上にＭｏＳｉｘを約４０
０Åの厚さに蒸着し、該ＭｏＳｉｘ上にアルミニウムを
約５０００Åの厚さに蒸着し、該アルミニウム上にＭｏ
Ｓｉｘを約６００Åの厚さに蒸着する。そこで、パタニ
ングを施して、下部配線パターン４４を形成する。ここ
に、下部配線パターン４４は、ＭｏＳｉｘ（厚さ約４０
０Å）とアルミニウム（厚さ約５０００Å）とＭｏＳｉ
ｘ（厚さ約６００Å）とからなり、ｘの範囲は、ｘ＞
２．０である。
板４１上に酸化シリコン（ＳｉＯ2）等からなる第１絶
縁膜４２を形成し、第１絶縁膜４２上に下部配線膜４３
を形成する。この下部配線膜４３は以下のように形成す
る。すなわち、第１絶縁膜４２上にＭｏＳｉｘを約４０
０Åの厚さに蒸着し、該ＭｏＳｉｘ上にアルミニウムを
約５０００Åの厚さに蒸着し、該アルミニウム上にＭｏ
Ｓｉｘを約６００Åの厚さに蒸着する。そこで、パタニ
ングを施して、下部配線パターン４４を形成する。ここ
に、下部配線パターン４４は、ＭｏＳｉｘ（厚さ約４０
０Å）とアルミニウム（厚さ約５０００Å）とＭｏＳｉ
ｘ（厚さ約６００Å）とからなり、ｘの範囲は、ｘ＞
２．０である。
【００３０】次に、図１（Ｂ）に示すように、酸化シリ
コンからなる第２絶縁膜４５を第１絶縁膜４２と下部配
線パターン４４との上に蒸着し、下部配線パターン上の
第２絶縁膜４５を選択食刻して、コンタクトホール４６
を形成する。
コンからなる第２絶縁膜４５を第１絶縁膜４２と下部配
線パターン４４との上に蒸着し、下部配線パターン上の
第２絶縁膜４５を選択食刻して、コンタクトホール４６
を形成する。
【００３１】その後、急速熱処理（ＲＴＡ:Rapid Therm
al Annealing）を、温度３００〜６００℃、時間数秒〜
１分間、望ましくは、温度約４００℃、時間約３０秒
間、施す。熱処理を施した場合、コンタクトホール４６
の下部に露出している下部配線パターン４４に合金反応
が生じ、その結果、容積が膨張し、図１（Ｃ）に示すよ
うなプラグがコンタクトホール４６内に形成される。
al Annealing）を、温度３００〜６００℃、時間数秒〜
１分間、望ましくは、温度約４００℃、時間約３０秒
間、施す。熱処理を施した場合、コンタクトホール４６
の下部に露出している下部配線パターン４４に合金反応
が生じ、その結果、容積が膨張し、図１（Ｃ）に示すよ
うなプラグがコンタクトホール４６内に形成される。
【００３２】この合金化過程を説明するために、図２
に、下部配線膜４３の表面からの深さと元素濃度との関
係を示す。このうち、図２（Ａ）は、ＭｏＳｉｘを厚さ
約４００Å、アルミニウムを厚さ約５０００Å、ＭｏＳ
ｉｘを厚さ約６００Å蒸着した直後におけるＡｌ、Ｓ
ｉ、Ｏ、Ｍｏの下部配線膜４３の表面からの深さによる
分布を示す。図２（Ｂ）は、急速熱処理方式（ＲＴＡ）
で、温度約４００℃で時間約３０秒間の熱処理を施した
後における合金化進行状態を示す。この状態では、Ｍｏ
−Ｓｉ−Ａｌの合金が多く発生しており、容積が大きく
膨張していることが分かる。
に、下部配線膜４３の表面からの深さと元素濃度との関
係を示す。このうち、図２（Ａ）は、ＭｏＳｉｘを厚さ
約４００Å、アルミニウムを厚さ約５０００Å、ＭｏＳ
ｉｘを厚さ約６００Å蒸着した直後におけるＡｌ、Ｓ
ｉ、Ｏ、Ｍｏの下部配線膜４３の表面からの深さによる
分布を示す。図２（Ｂ）は、急速熱処理方式（ＲＴＡ）
で、温度約４００℃で時間約３０秒間の熱処理を施した
後における合金化進行状態を示す。この状態では、Ｍｏ
−Ｓｉ−Ａｌの合金が多く発生しており、容積が大きく
膨張していることが分かる。
【００３３】図３は、本発明の下部配線膜内の元素を示
すＸ線スペクトル図である。このうち、図３（Ａ）は、
ＭｏＳｉｘを厚さ約４００Å、アルミニウムを厚さ約５
０００Å、ＭｏＳｉｘを厚さ約６００Å蒸着した直後に
おけるアルミニウム層内の元素スペクトルであるが、こ
こではＡｌスペクトルのみが存在することが示されてい
る。図３（Ｂ）は、急速熱処理方式（ＲＴＡ）で、温度
約４００℃で時間約３０秒間の熱処理を施した後におけ
る状態を示す。この状態では、Ｍｏ−Ｓｉ−Ａｌ合金が
多く発生しており、ＭｏＡｌ1.3Ｓｉ0.7が最も多く存在
し、ＡｌとＳｉとＭｏＳｉ2とは比較的均一に分布して
いることが示されている。
すＸ線スペクトル図である。このうち、図３（Ａ）は、
ＭｏＳｉｘを厚さ約４００Å、アルミニウムを厚さ約５
０００Å、ＭｏＳｉｘを厚さ約６００Å蒸着した直後に
おけるアルミニウム層内の元素スペクトルであるが、こ
こではＡｌスペクトルのみが存在することが示されてい
る。図３（Ｂ）は、急速熱処理方式（ＲＴＡ）で、温度
約４００℃で時間約３０秒間の熱処理を施した後におけ
る状態を示す。この状態では、Ｍｏ−Ｓｉ−Ａｌ合金が
多く発生しており、ＭｏＡｌ1.3Ｓｉ0.7が最も多く存在
し、ＡｌとＳｉとＭｏＳｉ2とは比較的均一に分布して
いることが示されている。
【００３４】この現象は、以下のようにして生じる。す
なわち、アルミニウム層の上下に配置されているケイ化
物（ＭｏＳｉｘ）層内に存する過量のＳｉ原子がアルミ
ニウムと反応して共晶(eutectic compound)を形成す
る。この際、耐火メタル（refractory metal）がこの反
応に参加して、プラグが形成されると考えられる。
なわち、アルミニウム層の上下に配置されているケイ化
物（ＭｏＳｉｘ）層内に存する過量のＳｉ原子がアルミ
ニウムと反応して共晶(eutectic compound)を形成す
る。この際、耐火メタル（refractory metal）がこの反
応に参加して、プラグが形成されると考えられる。
【００３５】その後、図１（Ｄ）に示すように、アルミ
ニウムを蒸着し、パタニングして、上部配線膜４７を形
成する。
ニウムを蒸着し、パタニングして、上部配線膜４７を形
成する。
【００３６】（実施の形態２）図４〜図５は、本発明の
コンタクトホールのプラグ形成方法の実施の形態２の製
造工程部分断面図である。実施の形態２は、ＶＬＳＩに
おいて要求される、小さいコンタクトホールの直径と、
深いコンタクトホールの深さ、すなわち、コンタクトホ
ールのアスペクト比が大である場合に適用可能である。
このケースにおいては、コンタクトホールのアスペクト
比は、下部配線膜自体の反応によって減少される。
コンタクトホールのプラグ形成方法の実施の形態２の製
造工程部分断面図である。実施の形態２は、ＶＬＳＩに
おいて要求される、小さいコンタクトホールの直径と、
深いコンタクトホールの深さ、すなわち、コンタクトホ
ールのアスペクト比が大である場合に適用可能である。
このケースにおいては、コンタクトホールのアスペクト
比は、下部配線膜自体の反応によって減少される。
【００３７】本発明のコンタクトホールのプラグ形成方
法の実施の形態２においては、図４（Ａ）に示すよう
に、半導体基板７１上に第１絶縁膜７２を形成した後、
下部配線膜７９を形成する。この下部配線膜７９は、以
下のように形成する。すなわち、ＭｏＳｉ2層７３を厚
さ約４００Åに形成した後、ＭｏＳｉ2層７３の上にア
ルミニウム層７４を厚さ約５０００Åに形成し、アルミ
ニウム層７４の上に再度ＭｏＳｉｘ層７５を厚さ約６０
０Åに程形成する。ここに、ｘ＞２．０である。
法の実施の形態２においては、図４（Ａ）に示すよう
に、半導体基板７１上に第１絶縁膜７２を形成した後、
下部配線膜７９を形成する。この下部配線膜７９は、以
下のように形成する。すなわち、ＭｏＳｉ2層７３を厚
さ約４００Åに形成した後、ＭｏＳｉ2層７３の上にア
ルミニウム層７４を厚さ約５０００Åに形成し、アルミ
ニウム層７４の上に再度ＭｏＳｉｘ層７５を厚さ約６０
０Åに程形成する。ここに、ｘ＞２．０である。
【００３８】次いで、図４（Ｂ）に示すように、下部配
線膜７９の上に酸化シリコン等からなる第２絶縁膜７６
を形成し、第２絶縁膜７６を選択食刻してコンタクトホ
ール７７を形成する。
線膜７９の上に酸化シリコン等からなる第２絶縁膜７６
を形成し、第２絶縁膜７６を選択食刻してコンタクトホ
ール７７を形成する。
【００３９】その後、図５（Ｃ）に示すように、急速熱
処理方式（ＲＴＡ）で、温度約４００℃で時間約３０秒
間の熱処理を施す。この際、下部配線膜自体の反応によ
り、コンタクトホール７７部位において、合金反応（Ｍ
ｏＡｌＳｉ）と容積膨張とが生じ、その結果、コンタク
トホールの深さが小さくなり、アスペクト比が減少す
る。
処理方式（ＲＴＡ）で、温度約４００℃で時間約３０秒
間の熱処理を施す。この際、下部配線膜自体の反応によ
り、コンタクトホール７７部位において、合金反応（Ｍ
ｏＡｌＳｉ）と容積膨張とが生じ、その結果、コンタク
トホールの深さが小さくなり、アスペクト比が減少す
る。
【００４０】次いで、図５（Ｄ）に示すように、従来の
方法と同様な方法で、アルミニウムを冷熱蒸着方式（co
ld-hot deposition method）により蒸着して、上部配線
膜７８を形成する。
方法と同様な方法で、アルミニウムを冷熱蒸着方式（co
ld-hot deposition method）により蒸着して、上部配線
膜７８を形成する。
【００４１】（実施の形態３）図６〜図７は、本発明の
コンタクトホールのプラグ形成方法の実施の形態３の製
造工程部分断面図である。実施の形態３は、コンタクト
ホールの直径が小で、コンタクトホールの深さが大であ
る場合に適用可能である。
コンタクトホールのプラグ形成方法の実施の形態３の製
造工程部分断面図である。実施の形態３は、コンタクト
ホールの直径が小で、コンタクトホールの深さが大であ
る場合に適用可能である。
【００４２】本実施の形態においては、下部配線膜と上
部配線膜との反応により合金が形成される。その結果、
コンタクトホールのアスペクト比が減少し、プラグが形
成される。
部配線膜との反応により合金が形成される。その結果、
コンタクトホールのアスペクト比が減少し、プラグが形
成される。
【００４３】この方法は、以下のように実行する。すな
わち、図６（Ａ）に示すように、先ず、半導体基板８１
の上に酸化シリコン等からなる第１絶縁膜８２を形成
し、第１絶縁膜８２の上に下部配線膜９１を形成する。
この下部配線膜９１は、チタン層８３を厚さ約５００Å
に蒸着し、チタン層８３の上にアルミニウム層８４を厚
さ約５０００Åに蒸着し、アルミニウム層８４の上に窒
化チタン層８５を厚さ約５００Åに蒸着し、窒化チタン
層８５の上にチタン層８６を厚さ約５００Åに蒸着して
形成する。
わち、図６（Ａ）に示すように、先ず、半導体基板８１
の上に酸化シリコン等からなる第１絶縁膜８２を形成
し、第１絶縁膜８２の上に下部配線膜９１を形成する。
この下部配線膜９１は、チタン層８３を厚さ約５００Å
に蒸着し、チタン層８３の上にアルミニウム層８４を厚
さ約５０００Åに蒸着し、アルミニウム層８４の上に窒
化チタン層８５を厚さ約５００Åに蒸着し、窒化チタン
層８５の上にチタン層８６を厚さ約５００Åに蒸着して
形成する。
【００４４】次いで、図６（Ｂ）に示すように、下部配
線膜９１の上に第２絶縁膜８７を形成し、第２絶縁膜８
７を選択食刻してコンタクトホール９２を形成する。
線膜９１の上に第２絶縁膜８７を形成し、第２絶縁膜８
７を選択食刻してコンタクトホール９２を形成する。
【００４５】次いで、図６（Ｃ）に示すように、アルミ
ニウム層８８を第２絶縁膜８７の上とコンタクトホール
９２の内面とに、厚さ約１０００Åに形成する。
ニウム層８８を第２絶縁膜８７の上とコンタクトホール
９２の内面とに、厚さ約１０００Åに形成する。
【００４６】その後、図７（Ｄ）に示すように、急速熱
処理方式（ＲＴＡ）で、温度約４００℃で時間約３０秒
間の熱処理を施す。この際、コンタクトホール９２の下
部において、ＴｉＡｌ3層８９が形成され、容積膨張が
生じる。その結果、コンタクトホール９２の下部が充填
され、アスペクト比が減少する。
処理方式（ＲＴＡ）で、温度約４００℃で時間約３０秒
間の熱処理を施す。この際、コンタクトホール９２の下
部において、ＴｉＡｌ3層８９が形成され、容積膨張が
生じる。その結果、コンタクトホール９２の下部が充填
され、アスペクト比が減少する。
【００４７】次ぎに、図７（Ｅ）に示すように、５００
℃以上の高温でアルミニウムを形成して、上部配線膜９
０を形成する。この際、アルミニウムの流動が生じて、
コンタクトホールが充分に充填され、下部配線膜と上部
配線膜とを接続するプラグが形成される。
℃以上の高温でアルミニウムを形成して、上部配線膜９
０を形成する。この際、アルミニウムの流動が生じて、
コンタクトホールが充分に充填され、下部配線膜と上部
配線膜とを接続するプラグが形成される。
【００４８】上記説明の如く、本発明のコンタクトホー
ルのプラグ形成方法の実施においては、アルミニウムと
合金反応を起こす金属を使用する。アルミニウムと合金
反応を起こす金属としては、Ｃｏ、Ｃｒ、Ｍｏ、Ｔａ、
Ｔｉ、Ｗ等から１または１以上の金属を選ぶとよい。
ルのプラグ形成方法の実施においては、アルミニウムと
合金反応を起こす金属を使用する。アルミニウムと合金
反応を起こす金属としては、Ｃｏ、Ｃｒ、Ｍｏ、Ｔａ、
Ｔｉ、Ｗ等から１または１以上の金属を選ぶとよい。
【００４９】
【発明の効果】上記本願発明のコンタクトホールのプラ
グ形成方法によれば、コンタクトホールのアスペクト比
が大きい場合にも、下部配線膜自体の合金反応により、
コンタクトホールのアスペクト比を減少させ得るので、
ＶＬＳＩに要求されるようなアスペクト比の大きいコン
タクトホールの場合にもコンタクトホールを確実に充填
してプラグを形成することが可能となり、またエッチン
グ比率を減少して配線工程を単純化することが可能とな
るという効果がある。
グ形成方法によれば、コンタクトホールのアスペクト比
が大きい場合にも、下部配線膜自体の合金反応により、
コンタクトホールのアスペクト比を減少させ得るので、
ＶＬＳＩに要求されるようなアスペクト比の大きいコン
タクトホールの場合にもコンタクトホールを確実に充填
してプラグを形成することが可能となり、またエッチン
グ比率を減少して配線工程を単純化することが可能とな
るという効果がある。
【図１】本発明のコンタクトホールのプラグ形成方法の
実施の形態１の製造工程部分断面図である。
実施の形態１の製造工程部分断面図である。
【図２】本発明の下部配線膜の表面からの深さと元素濃
度との関係を示すグラフである。
度との関係を示すグラフである。
【図３】本発明の下部配線膜内の元素を示すＸ線スペク
トル図である。
トル図である。
【図４】本発明のコンタクトホールのプラグ形成方法の
実施の形態２の製造工程部分断面図である。
実施の形態２の製造工程部分断面図である。
【図５】本発明のコンタクトホールのプラグ形成方法の
実施の形態２の製造工程部分断面図である。
実施の形態２の製造工程部分断面図である。
【図６】本発明のコンタクトホールのプラグ形成方法の
実施の形態３の製造工程部分断面図である。
実施の形態３の製造工程部分断面図である。
【図７】本発明のコンタクトホールのプラグ形成方法の
実施の形態３の製造工程部分断面図である。
実施の形態３の製造工程部分断面図である。
【図８】従来のコンタクトホールのプラグ形成方法の第
１例の製造工程部分断面図である。
１例の製造工程部分断面図である。
【図９】従来のコンタクトホールのプラグ形成方法の第
１例の製造工程部分断面図である。
１例の製造工程部分断面図である。
【図１０】従来のコンタクトホールのプラグ形成方法の
第２例の製造工程部分断面図である。
第２例の製造工程部分断面図である。
【図１１】従来のコンタクトホールのプラグ形成方法の
第２例の製造工程部分断面図である。
第２例の製造工程部分断面図である。
【図１２】従来のコンタクトホールのプラグ形成方法に
おける問題点を説明するための部分断面図である。
おける問題点を説明するための部分断面図である。
４１、７１、８１…半導体基板、 ４２、７２、８２…第１絶縁膜、 ４３、７９、９１…下部配線膜、 ４４…下部配線パターン、 ４５、７６、８７…第２絶縁膜、 ４６、７７、９２…コンタクトホール、 ４７、７８、９０…上部配線膜、 ７３…ＭｏＳｉ2層、 ７４、８４、８８…アルミニウム層、 ７５…ＭｏＳｉｘ層、 ８３、８６…チタン層、 ８５…窒化チタン層、 ８９…ＴｉＡｌ3層
Claims (12)
- 【請求項１】（１）半導体基板上に金属ケイ化物と、金
属と、金属ケイ化物とを積層して下部配線膜を形成する
工程と、 （２）上記下部配線膜上に絶縁膜を形成し、上記絶縁膜
の上記下部配線膜に対応する部位にコンタクトホールを
形成する工程と、 （３）熱処理を施して、上記下部配線膜の合金反応と容
積膨張とにより、コンタクトホールの内部にプラグを形
成する工程と、 を含んでなることを特徴とするコンタクトホールのプラ
グ形成方法。 - 【請求項２】請求項１に記載のコンタクトホールのプラ
グ形成方法において、上記金属ケイ化物の金属は、Ｃ
ｏ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、Ｗから選んで用いること
を特徴とするコンタクトホールのプラグ形成方法。 - 【請求項３】請求項１に記載のコンタクトホールのプラ
グ形成方法において、上記下部配線膜の金属としてアル
ミニウムを用いることを特徴とするコンタクトホールの
プラグ形成方法。 - 【請求項４】請求項１に記載のコンタクトホールのプラ
グ形成方法において、上記（３）工程の熱処理は、急速
熱処理であって、該急速熱処理は、温度３００〜６００
℃において、約数秒〜１分間施すことを特徴とするコン
タクトホールのプラグ形成方法。 - 【請求項５】請求項４に記載のコンタクトホールのプラ
グ形成方法において、上記熱処理は温度約４００℃にお
いて約３０秒間施すことを特徴とするコンタクトホール
のプラグ形成方法。 - 【請求項６】請求項１に記載のコンタクトホールのプラ
グ形成方法において、上記（３）工程を実施してプラグ
を形成した後、絶縁膜上と上記コンタクトホール上と上
記プラグ上とに上部配線膜を形成することを特徴とする
コンタクトホールのプラグ形成方法。 - 【請求項７】半導体基板上に下部配線膜を形成する工程
と、 上記下部配線膜上に絶縁膜を形成し、上記絶縁膜の上記
下部配線膜に対応する部位にコンタクトホールを形成す
る工程と、 上記絶縁膜上と上記コンタクトホール内とに導電膜を形
成する工程と、 熱処理を施して、上記下部配線膜と上記導電膜との合金
反応と容積膨張とにより、コンタクトホールの内部にプ
ラグを形成する工程と、 を含んでなることを特徴とするコンタクトホールのプラ
グ形成方法。 - 【請求項８】請求項７に記載のコンタクトホールのプラ
グ形成方法において、上記下部配線膜は、金属と、窒化
金属と、アルミニウムと、窒化金属との積層構造で形成
することを特徴とするコンタクトホールのプラグ形成方
法。 - 【請求項９】請求項８に記載のコンタクトホールのプラ
グ形成方法において、上記金属は、Ｃｏ、Ｃｒ、Ｍｏ、
Ｔａ、Ｔｉ、Ｗから選んで用いることを特徴とするコン
タクトホールのプラグ形成方法。 - 【請求項１０】請求項７に記載のコンタクトホールのプ
ラグ形成方法において、上記下部配線膜は窒化チタンで
形成することを特徴とするコンタクトホールのプラグ形
成方法。 - 【請求項１１】請求項７に記載のコンタクトホールのプ
ラグ形成方法において、上記導電膜はアルミニウムで形
成することを特徴とするコンタクトホールのプラグ形成
方法。 - 【請求項１２】請求項７に記載のコンタクトホールのプ
ラグ形成方法において、上記導電膜上に上部配線膜を形
成することを特徴とするコンタクトホールのプラグ形成
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008455A KR0165813B1 (ko) | 1995-04-12 | 1995-04-12 | 접속홀의 플러그 형성 방법 |
| KR1995-8455 | 1995-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288392A true JPH08288392A (ja) | 1996-11-01 |
| JP2845788B2 JP2845788B2 (ja) | 1999-01-13 |
Family
ID=19411962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7337095A Expired - Fee Related JP2845788B2 (ja) | 1995-04-12 | 1995-12-25 | コンタクトホールのプラグ形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5824597A (ja) |
| JP (1) | JP2845788B2 (ja) |
| KR (1) | KR0165813B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020534681A (ja) * | 2017-09-16 | 2020-11-26 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | シリサイド化による金属含有膜の体積膨張 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040222525A1 (en) * | 1997-03-14 | 2004-11-11 | Rhodes Howard E. | Advanced VLSI metallization |
| US6656834B1 (en) * | 2001-06-20 | 2003-12-02 | Advanced Micro Devices, Inc. | Method of selectively alloying interconnect regions by deposition process |
| US6977437B2 (en) * | 2003-03-11 | 2005-12-20 | Texas Instruments Incorporated | Method for forming a void free via |
| KR100573897B1 (ko) * | 2003-12-30 | 2006-04-26 | 동부일렉트로닉스 주식회사 | 반도체 제조 방법 |
| US20060099800A1 (en) * | 2004-11-09 | 2006-05-11 | Chintamani Palsule | Method for fabricating low leakage interconnect layers in integrated circuits |
| KR100711920B1 (ko) * | 2005-12-28 | 2007-04-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 및 그의 형성 방법 |
| US7804148B2 (en) * | 2006-02-16 | 2010-09-28 | International Business Machines Corporation | Opto-thermal mask including aligned thermal dissipative layer, reflective layer and transparent capping layer |
| TWI680535B (zh) | 2016-06-14 | 2019-12-21 | 美商應用材料股份有限公司 | 金屬及含金屬化合物之氧化體積膨脹 |
| TWI719262B (zh) | 2016-11-03 | 2021-02-21 | 美商應用材料股份有限公司 | 用於圖案化之薄膜的沉積與處理 |
| CN109923662A (zh) | 2016-11-08 | 2019-06-21 | 应用材料公司 | 用于图案化应用的自底向上的柱状体的几何控制 |
| US10770349B2 (en) | 2017-02-22 | 2020-09-08 | Applied Materials, Inc. | Critical dimension control for self-aligned contact patterning |
| US10636659B2 (en) | 2017-04-25 | 2020-04-28 | Applied Materials, Inc. | Selective deposition for simplified process flow of pillar formation |
| US10840186B2 (en) | 2017-06-10 | 2020-11-17 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
| TW201906035A (zh) | 2017-06-24 | 2019-02-01 | 美商微材料有限責任公司 | 生產完全自我對準的介層窗及觸點之方法 |
| US10510602B2 (en) | 2017-08-31 | 2019-12-17 | Mirocmaterials LLC | Methods of producing self-aligned vias |
| WO2019046402A1 (en) | 2017-08-31 | 2019-03-07 | Micromaterials Llc | METHODS FOR GENERATING SELF-ALIGNED INTERCONNECTION HOLES |
| WO2019050735A1 (en) | 2017-09-06 | 2019-03-14 | Micromaterials Llc | METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES |
| JP2019106538A (ja) | 2017-12-07 | 2019-06-27 | マイクロマテリアルズ エルエルシー | 制御可能な金属およびバリアライナー凹部のための方法 |
| EP3499557A1 (en) | 2017-12-15 | 2019-06-19 | Micromaterials LLC | Selectively etched self-aligned via processes |
| KR20190104902A (ko) | 2018-03-02 | 2019-09-11 | 마이크로머티어리얼즈 엘엘씨 | 금속 산화물들을 제거하기 위한 방법들 |
| US10790191B2 (en) | 2018-05-08 | 2020-09-29 | Micromaterials Llc | Selective removal process to create high aspect ratio fully self-aligned via |
| TW202011547A (zh) | 2018-05-16 | 2020-03-16 | 美商微材料有限責任公司 | 用於產生完全自對準的通孔的方法 |
| US10699953B2 (en) | 2018-06-08 | 2020-06-30 | Micromaterials Llc | Method for creating a fully self-aligned via |
| US11164938B2 (en) | 2019-03-26 | 2021-11-02 | Micromaterials Llc | DRAM capacitor module |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218144A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 電極・配線構造 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970176A (en) * | 1989-09-29 | 1990-11-13 | Motorola, Inc. | Multiple step metallization process |
| US5272101A (en) * | 1990-04-12 | 1993-12-21 | Actel Corporation | Electrically programmable antifuse and fabrication processes |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
| JP2921773B2 (ja) * | 1991-04-05 | 1999-07-19 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| JPH05267471A (ja) * | 1991-04-05 | 1993-10-15 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR940003566B1 (ko) * | 1991-04-15 | 1994-04-23 | 삼성전자 주식회사 | 반도체 장치의 다층배선의 형성방법 |
| JP2755035B2 (ja) * | 1992-03-28 | 1998-05-20 | ヤマハ株式会社 | 多層配線形成法 |
| JP2889430B2 (ja) * | 1992-05-14 | 1999-05-10 | シャープ株式会社 | コンタクト部形成方法 |
| KR960010056B1 (ko) * | 1992-12-10 | 1996-07-25 | 삼성전자 주식회사 | 반도체장치 및 그 제조 방법 |
| JPH07161813A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| US5385868A (en) * | 1994-07-05 | 1995-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Upward plug process for metal via holes |
-
1995
- 1995-04-12 KR KR1019950008455A patent/KR0165813B1/ko not_active IP Right Cessation
- 1995-12-25 JP JP7337095A patent/JP2845788B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-15 US US08/929,372 patent/US5824597A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218144A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 電極・配線構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020534681A (ja) * | 2017-09-16 | 2020-11-26 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | シリサイド化による金属含有膜の体積膨張 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0165813B1 (ko) | 1999-02-01 |
| JP2845788B2 (ja) | 1999-01-13 |
| KR960039147A (ko) | 1996-11-21 |
| US5824597A (en) | 1998-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2845788B2 (ja) | コンタクトホールのプラグ形成方法 | |
| JP2533414B2 (ja) | 半導体集積回路装置の配線接続構造およびその製造方法 | |
| US5759916A (en) | Method for forming a void-free titanium nitride anti-reflective coating(ARC) layer upon an aluminum containing conductor layer | |
| JPS63142835A (ja) | 集積半導体回路とその製法 | |
| US6306761B1 (en) | Method of manufacturing semiconductor device | |
| JPH0897209A (ja) | 半導体装置およびその製造方法 | |
| JP2000049162A (ja) | 半導体装置の製造方法 | |
| KR20040012705A (ko) | 집적 회로에서의 구리 상호 접속부 형성 방법 | |
| US5750439A (en) | Method of making aluminum alloy wiring with less silicon nodule | |
| JP2003045878A (ja) | 半導体素子の配線形成方法 | |
| KR100707656B1 (ko) | 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자 | |
| JP3277909B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11330236A (ja) | 多層配線を有する電子装置及びその製造方法 | |
| JP3109269B2 (ja) | 半導体装置の製造方法 | |
| JPH07283318A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH05102328A (ja) | 窒化チタン膜の成膜方法および半導体装置の製造方法ならびに半導体装置 | |
| JP2994934B2 (ja) | 配線の形成方法 | |
| JP2000294640A (ja) | 半導体装置の製造方法 | |
| JPH08111455A (ja) | 配線形成方法 | |
| JP2002313913A (ja) | コンタクトプラグ構造及びその製造方法 | |
| JPH11340227A (ja) | 半導体装置及びその製造方法 | |
| JPH08222629A (ja) | 配線構造及び配線構造の製造方法 | |
| JPH06275622A (ja) | 配線構造体の製造方法 | |
| JPH08153794A (ja) | 半導体装置 | |
| JP2000183063A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071030 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081030 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091030 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091030 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101030 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111030 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111030 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |