JP2015053443A - 半導体装置 - Google Patents

Abstract

【課題】ＳＲＡＭの配線間容量を低減させることが可能な半導体装置を提供すること。
【解決手段】一実施の形態によれば、半導体装置１は、記憶ノードＮ１，Ｎ２を構成する配線ＡＬ１，ＡＬ２がそれ以外の配線が設けられたＭ１層よりも下位のＭ０層に設けられているメモリセルＭＣ、を複数有するＳＲＡＭ１０、を備える。それにより、半導体装置１は、Ｍ１層以上の配線層に設けられた配線間の容量を低減させることができる。その結果、半導体装置１は、例えば、ＳＲＡＭ１０の回路規模を小さくすること等ができる。

【選択図】図２

Description

本発明は半導体装置に関し、例えば配線間容量の低減に適した半導体装置に関する。

特許文献１には、ＣＭＯＳ型のＳＲＡＭに設けられたメモリセルの構成が開示されている。

このメモリセルは、６個のＭＯＳトランジスタにより構成されている。具体的には、このメモリセルは、ＰＭＯＳ負荷トランジスタＴＰ１，ＴＰ２と、ＮＭＯＳ駆動トランジスタＴＮ１，ＴＮ２と、ＮＭＯＳアクセストランジスタＴＮ３，ＴＮ４と、を有する。ＰＭＯＳ負荷トランジスタＴＰ１及びＮＭＯＳ駆動トランジスタＴＮ１により第１インバータが構成される。ＰＭＯＳ負荷トランジスタＴＰ２及びＮＭＯＳ駆動トランジスタＴＮ２により第２インバータが構成される。第１インバータの出力は第２インバータの入力に供給され、第２インバータの出力は第１インバータの入力に供給されている。それにより、データの記憶が可能となる。また、ＮＭＯＳアクセストランジスタＴＮ３は、第１インバータの出力と一対のビット線対の一方ＢＬとの間に設けられ、ワード線ＷＬの電位に応じてオンオフが制御される。ＮＭＯＳアクセストランジスタＴＮ４は、第２インバータの出力と一対のブット線対の他方／ＢＬとの間に設けられ、ワード線ＷＬの電位に応じてオンオフが制御される。それにより、メモリセルに記憶されたデータが読み出されたり、メモリセルにデータが書き込まれたりする。

その他、特許文献２には、ＳＲＡＭとＤＲＡＭとを混載した半導体装置が開示されている。

特開２００３−１１５５５１号公報 特開２００８−１１７８６４号公報

関連技術では、ＳＲＡＭの微細化及び高集積化に伴って配線間隔が狭くなってしまい、配線間容量が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、記憶ノードを構成する第１配線が当該第１配線とは別の第２配線が設けられた第２配線層よりも下位の第１配線層に設けられているメモリセル、を複数有するＳＲＡＭ、を備える。

前記一実施の形態によれば、ＳＲＡＭの配線間容量を低減させることが可能な半導体装置を提供することができる。

実施の形態１にかかる半導体装置に搭載されたＳＲＡＭに設けられたメモリセルの構成例を示す回路図である。 実施の形態１にかかる半導体装置に搭載されたＳＲＡＭに設けられたメモリセルの拡散層からＭ１層までのレイアウト構成例を示す平面図である。 実施の形態１にかかる半導体装置に搭載されたＳＲＡＭに設けられたメモリセルのＭ１層及びビアのレイアウト構成例を示す平面図である。 実施の形態１にかかる半導体装置に搭載されたＳＲＡＭに設けられたメモリセルのＭ０層のレイアウト構成例を示す平面図である。 実施の形態１にかかる半導体装置に搭載されたＳＲＡＭに設けられたメモリセルの拡散層からＭ１層までのレイアウト構成例を模式的に示す断面図である。 実施の形態１に至る前の構想に係るメモリセルの拡散層からＭ１層までのレイアウト構成例を示す平面図である。 実施の形態１に至る前の構想に係るメモリセルのＭ１層及びビアのレイアウト構成例を示す平面図である。 実施の形態１に至る前の構想に係るメモリセルの拡散層からＭ１層までのレイアウト構成を模式的に示す断面図である。 実施の形態２にかかる半導体装置のレイアウト構成を模式的に示す断面図である。 ＤＲＡＭに設けられたメモリセルの構成例を示す回路図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１に搭載されたＳＲＡＭ１０に設けられたメモリセルＭＣの構成例を示す回路図である。なお、ＳＲＡＭ１０では、複数のメモリセルＭＣが行列状に配置されており、アドレスによって指定されたメモリセルＭＣに記憶されたデータが読み出されたり、アドレスによって指定されたメモリセルＭＣにデータが書き込まれたりする。

メモリセルＭＣは、６個のＭＯＳトランジスタにより構成されている。具体的には、メモリセルＭＣは、ＰＭＯＳ負荷トランジスタ（第１ＰＭＯＳトランジスタ）ＭＰ１と、ＰＭＯＳ負荷トランジスタ（第２ＰＭＯＳトランジスタ）ＭＰ２と、ＮＭＯＳ駆動トランジスタ（第１ＮＭＯＳトランジスタ）ＭＮ１と、ＮＭＯＳ駆動トランジスタ（第２ＮＭＯＳトランジスタ）ＭＮ２と、ＮＭＯＳアクセストランジスタ（第３ＮＭＯＳトランジスタ）ＭＮ３と、ＮＭＯＳアクセストランジスタ（第４ＮＭＯＳトランジスタ）ＭＮ４と、を有する。

ＰＭＯＳ負荷トランジスタＭＰ１及びＮＭＯＳ駆動トランジスタＭＮ１により第１インバータが構成されている。ＰＭＯＳ負荷トランジスタＭＰ２及びＮＭＯＳ駆動トランジスタＭＮ２により第２インバータが構成されている。第１インバータの出力は第２インバータの入力に供給され、第２インバータの出力は第１インバータの入力に供給されている。即ち、第１及び第２インバータは、ループ状に接続されている。それにより、データの記憶が可能となる。

より具体的には、ＰＭＯＳ負荷トランジスタＭＰ１では、ソースが電源電圧ＶＤＤの供給される電源線（以下、電源線ＶＤＤと称す）に接続され、ドレインが記憶ノードＮ１に接続され、ゲートが記憶ノードＮ２に接続されている。ＮＭＯＳ駆動トランジスタＭＮ１では、ソースが接地電圧ＶＳＳの供給されるグランド線（以下、グランド線ＶＳＳと称す）に接続され、ドレインが記憶ノードＮ１に接続され、ゲートが記憶ノードＮ２に接続されている。ＰＭＯＳ負荷トランジスタＭＰ２では、ソースが電源線ＶＤＤに接続され、ドレインが記憶ノードＮ２に接続され、ゲートが記憶ノードＮ１に接続されている。ＮＭＯＳ駆動トランジスタＭＮ２では、ソースがグランド線ＶＳＳに接続され、ドレインが記憶ノードＮ２に接続され、ゲートが記憶ノードＮ１に接続されている。

また、ＮＭＯＳアクセストランジスタＭＮ３は、記憶ノードＮ１とビット線対ＢＬ，／ＢＬの一方ＢＬとの間に設けられ、ワード線ＷＬの電位に応じてオンオフが制御される。ＮＭＯＳアクセストランジスタＭＮ４は、記憶ノードＮ２とビット線対ＢＬ，／ＢＬの他方／ＢＬとの間に設けられ、ワード線ＷＬの電位に応じてオンオフが制御される。それにより、メモリセルＭＣに記憶されたデータが読み出されたり、メモリセルＭＣにデータが書き込まれたりする。

図２は、図１に示すメモリセルＭＣの拡散層からＭ１層までのレイアウト構成例を示す平面図である。なお、メモリセルＭＣは、図中の一点鎖線で囲まれた領域によって形成されている。そして、例えば、このような形状の複数のメモリセルＭＣが、それぞれ隣接するメモリセルＭＣとの間でミラー反転の関係となるようにして行列状に配置されている。

図２に示すように、ｎ型拡散層ＤＮ１上には、ポリシリコン配線ＰＬ１が設けられている。それにより、ポリシリコン配線ＰＬ１をゲート、ｎ型拡散層ＤＮ１のうちポリシリコン配線ＰＬ１を挟む２つのｎ型拡散領域をドレイン及びソース、とするＮＭＯＳ駆動トランジスタＭＮ１が形成されている（紙面の左上）。

また、ｎ型拡散層ＤＮ１上には、ポリシリコン配線ＰＬ３が設けられている。それにより、ポリシリコン配線ＰＬ３をゲート、ｎ型拡散層ＤＮ１のうちポリシリコン配線ＰＬ３を挟む２つのｎ型拡散領域をドレイン及びソース、とするＮＭＯＳアクセストランジスタＭＮ３が形成されている（紙面の左下）。なお、ＮＭＯＳ駆動トランジスタＭＮ１及びＮＭＯＳアクセストランジスタＭＮ３のそれぞれのドレインは、共通のｎ型拡散領域（第１拡散領域）により形成されている。

また、ｎ型拡散層ＤＮ２上には、ポリシリコン配線ＰＬ２が設けられている。それにより、ポリシリコン配線ＰＬ２をゲート、ｎ型拡散層ＤＮ２のうちポリシリコン配線ＰＬ２を挟む２つのｎ型拡散領域をドレイン及びソース、とするＮＭＯＳ駆動トランジスタＭＮ２が形成されている（紙面の右下）。

また、ｎ型拡散層ＤＮ２上には、ポリシリコン配線ＰＬ４が設けられている。それにより、ポリシリコン配線ＰＬ４をゲート、ｎ型拡散層ＤＮ２のうちポリシリコン配線ＰＬ４を挟む２つのｎ型拡散領域をドレイン及びソース、とするＮＭＯＳアクセストランジスタＭＮ４が形成されている（紙面の右上）。なお、ＮＭＯＳ駆動トランジスタＭＮ２及びＮＭＯＳアクセストランジスタＭＮ４のそれぞれのドレインは、共通のｎ型拡散領域（第３拡散領域）により形成されている。

また、ｐ型拡散層ＤＰ１上には、ポリシリコン配線ＰＬ１が延在して設けられている。それにより、ポリシリコン配線ＰＬ１をゲート、ｐ型拡散層ＤＰ１のうちポリシリコン配線ＰＬ１を挟む２つのｐ型拡散領域をドレイン及びソース、とするＰＭＯＳ負荷トランジスタＭＰ１が形成されている（紙面の中央上）。ここで、ＰＭＯＳ負荷トランジスタＭＰ１及びＮＭＯＳ駆動トランジスタＭＮ１のそれぞれのゲートは、ポリシリコン配線ＰＬ１を介して接続されている。

また、ｐ型拡散層ＤＰ２上には、ポリシリコン配線ＰＬ２が延在して設けられている。それにより、ポリシリコン配線ＰＬ２をゲート、ｐ型拡散層ＤＰ２のうちポリシリコン配線ＰＬ２を挟む２つのｐ型拡散領域をドレイン及びソース、とするＰＭＯＳ負荷トランジスタＭＰ２が形成されている（紙面の中央下）。ここで、ＰＭＯＳ負荷トランジスタＭＰ２及びＮＭＯＳ駆動トランジスタＭＮ２のそれぞれのゲートは、ポリシリコン配線ＰＬ２を介して接続されている。

また、ＮＭＯＳ駆動トランジスタＭＮ１及びＮＭＯＳアクセストランジスタＭＮ３のそれぞれのドレインを共通に形成するｎ型拡散領域（第１拡散領域）上には、コンタクト（第１コンタクト）Ｃ１が設けられている。ＰＭＯＳ負荷トランジスタＭＰ１のドレインを形成するｐ型拡散領域（第２拡散領域）上には、コンタクト（第２コンタクト）Ｃ２が設けられている。そして、コンタクトＣ１，Ｃ２は、Ｍ０層（第１配線層）に設けられた配線（第１配線）ＡＬ１を介して接続されている。つまり、ＰＭＯＳ負荷トランジスタＭＰ１及びＮＭＯＳ駆動トランジスタＭＮ１のそれぞれのドレインは、Ｍ０層に設けられた配線ＡＬ１を介して接続されている。なお、配線ＡＬ１は、記憶ノードＮ１に相当する。また、Ｍ０層は、ワード線ＷＬ、ビット線ＢＬ，／ＢＬ、電源線ＶＤＤ、グランド線ＶＳＳ等（第２配線）が設けられたＭ１層以上の配線層（第２配線層）よりも下位の配線層である。

なお、コンタクトＣ２は、ポリシリコン配線ＰＬ２にも接続されている。つまり、ＰＭＯＳ負荷トランジスタＭＰ１及びＮＭＯＳ駆動トランジスタＭＮ１のそれぞれのドレインと、ＰＭＯＳ負荷トランジスタＭＰ２及びＮＭＯＳ駆動トランジスタＭＮ２のそれぞれのゲートとは、コンタクトＣ２を介して接続されている。

また、ＮＭＯＳ駆動トランジスタＭＮ２及びＮＭＯＳアクセストランジスタＭＮ４のそれぞれのドレインを共通に形成するｎ型拡散領域（第３拡散領域）上には、コンタクト（第３コンタクト）Ｃ３が設けられている。ＰＭＯＳ負荷トランジスタＭＰ２のドレインを形成するｐ型拡散領域（第４拡散領域）上には、コンタクト（第４コンタクト）Ｃ４が設けられている。そして、コンタクトＣ３，Ｃ４は、Ｍ０層（第１配線層）に設けられた配線（第１配線）ＡＬ２を介して接続されている。つまり、ＰＭＯＳ負荷トランジスタＭＰ２及びＮＭＯＳ駆動トランジスタＭＮ２のそれぞれのドレインは、Ｍ０層に設けられた配線ＡＬ２を介して接続されている。なお、配線ＡＬ２は、記憶ノードＮ２に相当する。

なお、コンタクトＣ４は、ポリシリコン配線ＰＬ１にも接続されている。つまり、ＰＭＯＳ負荷トランジスタＭＰ２及びＮＭＯＳ駆動トランジスタＭＮ２のそれぞれのドレインと、ＰＭＯＳ負荷トランジスタＭＰ１及びＮＭＯＳ駆動トランジスタＭＮ１のそれぞれのゲートとは、コンタクトＣ４を介して接続されている。

その他、ＮＭＯＳ駆動トランジスタＭＮ１のソースは、コンタクトＣ５を介して、Ｍ１層（Ｍ０層より上位の配線層）に設けられたグランド線ＶＳＳ（又はその中継配線）に接続されている。同じく、ＮＭＯＳ駆動トランジスタＭＮ２のソースは、コンタクトＣ６を介して、Ｍ１層に設けられたグランド線ＶＳＳ（又はその中継配線）に接続されている。ＮＭＯＳアクセストランジスタＭＮ３のソースは、コンタクトＣ７を介して、Ｍ１層に設けられたビット線ＢＬ（又はその中継配線）に接続されている。また、ＮＭＯＳアクセストランジスタＭＮ３のゲートは、コンタクトＣ８を介して、Ｍ１層に設けられたワード線ＷＬ（又はその中継配線）に接続されている。同じく、ＮＭＯＳアクセストランジスタＭＮ４のソースは、コンタクトＣ９を介して、Ｍ１層に設けられたビット線／ＢＬ（又はその中継配線）に接続されている。また、ＮＭＯＳアクセストランジスタＭＮ４のゲートは、コンタクトＣ１０を介して、Ｍ１層に設けられたワード線ＷＬ（又はその中継配線）に接続されている。ＰＭＯＳ負荷トランジスタＭＰ１のソースは、コンタクトＣ１１を介して、Ｍ１層に設けられた電源線ＶＤＤ（又はその中継配線）に接続されている。ＰＭＯＳ負荷トランジスタＭＰ２のソースは、コンタクトＣ１２を介して、Ｍ１層に設けられた電源線ＶＤＤ（又はその中継配線）に接続されている。

図３Ａは、図１に示すメモリセルＭＣのＭ１層及びビアのレイアウト構成例を示す平面図である。図３Ｂは、図１に示すメモリセルＭＣのＭ０層のレイアウト構成例を示す平面図である。

図３Ａに示すように、Ｍ１層には、ワード線ＷＬ、ビット線ＢＬ，／ＢＬ、電源線ＶＤＤ、グランド線ＶＳＳ又はそれらの中継配線が設けられている。そして、これらの配線は、ビアＶ５〜Ｖ１２の何れかを介して、さらに上位の配線層に設けられた配線と接続されている。それに対し、Ｍ０層には、図３Ｂに示すように、配線ＡＬ１，ＡＬ２のみが設けられている。

図３Ａ及び図３Ｂに示すように、Ｍ１層以上の配線層ではなくＭ１層よりも下位のＭ０層に配線ＡＬ１，ＡＬ２が設けられることにより、Ｍ１層以上の配線層に設けられた配線の混雑度が緩和される。即ち、Ｍ１層以上の配線層に設けられた配線の間隔が広くなる。それにより、Ｍ１層以上の配線層の配線間容量は低減される。その結果、例えば、配線間容量の影響によるＳＲＡＭ１０の誤動作を防ぐことができる。また、設計ルールを満たす範囲内で配線間隔を狭くすることが可能となるため、メモリセルＭＣの回路規模を小さくすることができる。即ち、ＳＲＡＭ１０の微細化及び高集積化を実現することができる。

図４は、図１に示すメモリセルＭＣの拡散層からＭ１層までのレイアウト構成を模式的に示す断面図である。ここで、図４は、図２のＡ−Ａ’断面図に相当する。

図４に示すように、２つのｎ型拡散領域とポリシリコン配線とによってＮＭＯＳ駆動トランジスタＭＮ１が形成されている。また、２つのｎ型拡散領域とポリシリコン配線とによってＮＭＯＳアクセストランジスタＭＮ３が形成されている。そして、ＮＭＯＳ駆動トランジスタＭＮ１及びＮＭＯＳアクセストランジスタＭＮ３のそれぞれのドレインを共通に形成するｎ型拡散領域（第１拡散領域）は、当該ｎ型拡散領域からＭ０層にまで延びるコンタクトＣ１を介して、Ｍ０層に設けられた配線ＡＬ１に接続されている。一方、ＮＭＯＳ駆動トランジスタＭＮ１のソースを形成するｎ型拡散領域は、当該ｎ型拡散領域からＭ１層にまで延びるコンタクトＣ５を介して、Ｍ１層に設けられたグランド線ＶＳＳに接続されている。また、ＮＭＯＳアクセストランジスタＭＮ３のソースを形成するｎ型拡散領域は、当該ｎ型拡散領域からＭ１層にまで延びるコンタクトＣ７を介して、Ｍ１層に設けられたビット線ＢＬに接続されている。

図４を見ても分かるように、Ｍ０層に配線ＡＬ１，ＡＬ２が設けられることにより、Ｍ１層の配線の混雑度が緩和されている（即ち、Ｍ１層に設けられた配線の間隔が広くなっている）。それにより、Ｍ１層の配線間容量は低減される。

さらに、Ｍ０層に設けられた配線ＡＬ１は、Ｍ１層以上の配線層に設けられた配線と接続されていない。つまり、配線ＡＬ１上にはＭ１層にまで延びるコンタクトは形成されていない。それにより、拡散層からＭ１層にまで延びるコンタクトの数が少なくなりコンタクト間隔が広くなるため、コンタクト間の容量は低減される。

（実施の形態１に至る前の構想に係るメモリセルＭＣｘ）
次に、メモリセルＭＣとの比較のため、本実施の形態に至る前に発明者が検討したメモリセルＭＣｘについて説明する。図５は、メモリセルＭＣｘの拡散層からＭ１層までのレイアウト構成例を示す平面図である。

なお、メモリセルＭＣｘにおける電源線ＶＤＤｘ、グランド線ＶＳＳｘ、ワード線ＷＬｘ、ビット線ＢＬｘ，／ＢＬｘ、トランジスタＭＮ１ｘ〜ＭＮ４ｘ，ＭＰ１ｘ，ＭＰ２ｘ、ｎ型拡散層ＤＮ１ｘ，ＤＮ２ｘ、ｐ型拡散層ＤＰ１ｘ，ＤＰ２ｘ、配線ＡＬ１ｘ，ＡＬ２ｘ、ポリシリコン配線ＰＬ１ｘ〜ＰＬ４ｘ、ビアＶ５ｘ〜Ｖ１２ｘ、コンタクトＣ１ｘ〜Ｃ１２ｘは、それぞれ、メモリセルＭＣにおける電源線ＶＤＤ、グランド線ＶＳＳ、ワード線ＷＬ、ビット線ＢＬ，／ＢＬ、トランジスタＭＮ１〜ＭＮ４，ＭＰ１，ＭＰ２、ｎ型拡散層ＤＮ１，ＤＮ２、ｐ型拡散層ＤＰ１，ＤＰ２、配線ＡＬ１，ＡＬ２、ポリシリコン配線ＰＬ１〜ＰＬ４、ビアＶ５〜Ｖ１２、コンタクトＣ１〜Ｃ１２に対応する。

ここで、メモリセルＭＣｘでは、メモリセルＭＣの場合と異なり、配線ＡＬ１，ＡＬ２に対応する配線ＡＬ１ｘ，ＡＬ２ｘがＭ０層ではなくＭ１層に設けられている。メモリセルＭＣｘのその他の構成については、メモリセルＭＣの場合と同様であるため、その説明を省略する。

図６は、メモリセルＭＣｘのＭ１層及びビアのレイアウト構成例を示す平面図である。図６に示すように、Ｍ１層には、ワード線ＷＬｘ、ビット線ＢＬｘ，／ＢＬｘ、電源線ＶＤＤｘ、グランド線ＶＳＳｘ又はそれらの中継配線、及び、配線ＡＬ１ｘ，ＡＬ２ｘが設けられている。そして、配線ＡＬ１ｘ，ＡＬ２ｘ以外の配線は、ビアＶ５ｘ〜Ｖ１２ｘの何れかを介して、さらに上位の配線層に設けられた配線と接続されている。

図６に示すように、メモリセルＭＣｘでは、配線ＡＬ１ｘ，ＡＬ２ｘが他の配線とともにＭ１層に設けられている。そのため、Ｍ１層に設けられた配線は混雑してしまう。即ち、Ｍ１層に設けられた配線の間隔は狭くなってしまう。それにより、Ｍ１層の配線間容量は大きくなってしまう。また、設計ルールを満たすように配線間隔を広くとる必要があるため、メモリセルＭＣｘの回路規模は増大してしまう。

図７は、メモリセルＭＣｘの拡散層からＭ１層までのレイアウト構成を模式的に示す断面図である。ここで、図７は、図５のＢ−Ｂ’断面図に相当する。

図７に示すように、ＮＭＯＳ駆動トランジスタＭＮ１ｘ及びＮＭＯＳアクセストランジスタＭＮ３ｘのそれぞれのドレインを共通に形成するｎ型拡散領域は、当該ｎ型拡散領域からＭ１層にまで延びるコンタクトＣ１ｘを介して、Ｍ１層に設けられた配線ＡＬ１ｘに接続されている。図７に示すメモリセルＭＣｘのその他のレイアウト構成については、図４に示すメモリセルＭＣの場合と同様であるため、その説明を省略する。

図７に示すように、配線ＡＬ１ｘがＭ１層に設けられた結果、拡散層からＭ１層にまで延びるコンタクトの数が多くなりコンタクト間隔が狭くなるため、コンタクト間の容量は大きくなってしまう。

それに対し、本実施の形態にかかるメモリセルＭＣでは、Ｍ１層よりも下位のＭ０層に配線ＡＬ１，ＡＬ２が設けられている。それにより、Ｍ１層以上の配線層に設けられた配線の混雑度が緩和されるため、Ｍ１層以上の配線層の配線間容量は低減される。さらに、拡散層からＭ１層以上の配線層にまで延びるコンタクトの数が少なくなるため、コンタクト間容量も低減される。

このように、本実施の形態にかかる半導体装置１に搭載されたＳＲＡＭ１０に設けられたメモリセルＭＣでは、記憶ノードＮ１，Ｎ２を構成する配線層ＡＬ１，ＡＬ２が、それ以外の配線が設けられた配線層（Ｍ１層以上の配線層）よりも下位の配線層（Ｍ０層）に設けられている。それにより、Ｍ１層以上の配線層の配線混雑が緩和されるため、Ｍ１層以上の配線層の配線間容量が低減される。さらに、拡散層からＭ１層以上の配線層にまで延びるコンタクトの数が少なくなるため、コンタクト間容量も低減される。その結果、本実施の形態にかかる半導体装置１は、例えば、ＳＲＡＭ１０の誤動作を抑制したり、ＳＲＡＭ１０の微細化及び高集積化を実現することが可能となる。

なお、図２に示すように、Ｍ０層に設けられた配線ＡＬ１，ＡＬ２と、Ｍ１層に設けられたその他の配線とは、紙面の縦方向に交互に配置されている。そのため、単純に考えれば、Ｍ１層に設けられた配線の間隔は、配線ＡＬ１，ＡＬ２を含むすべての配線がＭ１層に設けられた場合と比較して、２倍＋配線ＡＬ１（又はＡＬ２）の幅分だけ広い。したがって、メモリセルＭＣの配線間容量は非常に小さいということができる。

また、記憶ノードＮ１，Ｎ２を構成する配線ＡＬ１，ＡＬ２には、電流の流れやすさは求められない。したがって、例えば、Ｍ０層に配線された配線ＡＬ１，ＡＬ２は、Ｍ１層以上の配線層に設けられた他の配線よりも高い比抵抗を有する。具体例としては、Ｍ０層に配線された配線ＡＬ１，ＡＬ２はタングステンを含有する金属により形成され、Ｍ１層以上の配線層に設けられた他の配線は銅により形成される。それにより、配線ＡＬ１，ＡＬ２の配線の高さを低くするなど、配線ＡＬ１，ＡＬ２の微細化が可能となる。

＜実施の形態２＞
図８は、実施の形態２にかかる半導体装置２のレイアウト構成例を模式的に示す断面図である。半導体装置２は、半導体装置１と比較して、ＳＲＡＭ１０に加えて、ＤＲＡＭ２０をさらに備える。即ち、半導体装置２はｅＤＲＡＭ(Embedded DRAM)を搭載している。なお、図８には、ＳＲＡＭ１０のメモリセルＭＣと、ＤＲＡＭ２０のメモリセルＤＭＣと、が示されている。また、図８の例では、ＤＲＡＭ２０に用いられる容量素子としてスタック型の容量素子が用いられ、かつ、ＣＯＢ(Capacitor Over Bitline)構造が採用されている。

図９は、ＤＲＡＭ２０に設けられたメモリセルＤＭＣの構成例を示す回路図である。図９に示すメモリセルＤＭＣは、ＭＯＳトランジスタＴｒ１と、容量素子Ｃｐと、を備える。ＭＯＳトランジスタＴｒ１は、ＤＲＡＭ用ビット線ＤＢＬと、容量素子Ｃｐの一方の電極と、の間に設けられ、ＤＲＡＭ用ワード線ＤＷＬの電位に応じてオンオフが制御される。容量素子Ｃｐの他方の電極は基準電圧端子（例えば、グランド線ＶＳＳ）に接続される。

図８に戻り、ＤＲＡＭ２０では、ＳＲＡＭ１０の場合と同様に、２つの拡散領域とポリシリコン配線とによってＭＯＳトランジスタＴｒ１が形成されている。また、容量素子Ｃｐ及びＤＲＡＭ用ビット線ＤＢＬは、拡散層等が形成されている下地と、ＳＲＡＭ用ワード線ＷＬ等の配線が設けられたＭ１層と、の間の中間層（層間絶縁層）に設けられている。より具体的には、ＤＲＡＭ用ビット線ＤＢＬは、Ｍ０層に設けられている。容量素子Ｃｐは、Ｍ１層とＭ０層との間の中間層３０に設けられている。なお、容量素子Ｃｐは、下部電極２１と、上部電極２３と、それらの間に設けられた誘電体膜２２と、によって構成されている。

ＭＯＳトランジスタＴｒ１のソース及びドレインの一方（以下、ドレインと称す）を形成する拡散領域は、コンタクトＣ２１を介して、Ｍ０層に設けられたＤＲＡＭ用ビット線ＤＢＬに接続されている。ＭＯＳトランジスタＴｒ１のソース及びドレインの他方（以下、ソースと称す）を形成する拡散領域は、コンタクトＣ２２を介して、中間層３０に設けられた容量素子Ｃｐの下部電極２１に接続されている。容量素子Ｃｐの上部電極２３は、コンタクトＣ２３を介して、Ｍ１層に設けられた配線（例えば、グランド線ＶＳＳ）に接続されている。このようにして、ＤＲＡＭ２０のメモリセルＤＭＣが形成される。

ここで、ＤＲＡＭ用ビット線ＤＢＬ及びＳＲＡＭ１０の配線ＡＬ１，ＡＬ２は、何れもＭ０層に設けられている。具体的には、ＤＲＡＭ用ビット線ＤＢＬ及び配線ＡＬ１，ＡＬ２は、同じ製造工程にて、同じ材質の材料（例えば、タングステンを含む金属）を用いて、Ｍ０層に形成される。ＤＲＡＭビット線ＤＢＬの配線層を配線ＡＬ１，ＡＬ２の配線層として利用することで、配線ＡＬ１，ＡＬ２用の配線層を別途作る必要がなくなるため、設計工数の増大が抑制される。また、回路規模の増大が抑制される。

このように、本実施の形態に係る半導体装置２は、実施の形態１に係る半導体装置１と同等の効果を奏することができる。また、本実施の形態に係る半導体装置２は、ＤＲＡＭ用ビット線ＤＢＬの配線層を配線ＡＬ１，ＡＬ２の配線層として利用することで、配線ＡＬ１，ＡＬ２用の配線層を別途作る必要がなくなるため、設計工数の増大を抑制したり、回路規模の増大を抑制することができる。

なお、本実施の形態に係る半導体装置２は、中間層３０を貫いて形成されるコンタクトの数を減らすことができるため、コンタクト間の容量を効果的に低減させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ 半導体装置
２ 半導体装置
１０ ＳＲＡＭ
２０ ＤＲＡＭ
２１ 下部電極
２２ 誘電体膜
２３ 上部電極
３０ 中間層
ＡＬ１，ＡＬ２ 配線
ＢＬ，／ＢＬ ビット線
Ｃ１〜Ｃ１２ コンタクト
Ｃ２１〜Ｃ２３ コンタクト
Ｃｐ 容量素子
ＤＢＬ ＤＲＡＭ用ビット線
ＤＷＬ ＤＲＡＭ用ワード線
ＤＮ１，ＤＮ２ ｎ型拡散層
ＤＰ１，ＤＰ２ ｐ型拡散層
ＭＣ メモリセル
ＭＮ１ ＮＭＯＳ駆動トランジスタ
ＭＮ２ ＮＭＯＳ駆動トランジスタ
ＭＮ３ ＮＭＯＳアクセストランジスタ
ＭＮ４ ＮＭＯＳアクセストランジスタ
ＭＰ１ ＰＭＯＳ負荷トランジスタ
ＭＰ２ ＰＭＯＳ負荷トランジスタ
ＰＬ１〜ＰＬ４ ポリシリコン配線
Ｔｒ１ ＭＯＳトランジスタ
Ｖ５〜Ｖ１２ ビア
ＷＬ ワード線

Claims (11)

1. 記憶ノードを構成する第１配線が当該第１配線とは別の第２配線が設けられた第２配線層よりも下位の第１配線層に設けられているメモリセル、を複数有するＳＲＡＭ、を備えた半導体装置。
2. 複数の前記メモリセルの各々は、
   第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
   第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有し、前記第１インバータの出力を反転して当該第１インバータの入力に出力する第２インバータと、
   ビット線対の一方と前記第１インバータの出力との間に設けられ、ワード線の電位に応じてオンオフが制御される第３ＮＭＯＳトランジスタと、
   前記ビット線対の他方と前記第２インバータの出力との間に設けられ、前記ワード線の電位に応じてオンオフが制御される第４ＮＭＯＳトランジスタと、を備えた、請求項１に記載の半導体装置。
3. 前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのそれぞれのドレイン間を接続する配線と、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのそれぞれのドレイン間を接続する配線と、が前記第１配線として前記第１配線層に設けられている、請求項２に記載の半導体装置。
4. 前記第１及び前記第３ＮＭＯＳトランジスタのそれぞれのドレインを共通に形成する第１拡散領域上に設けられた第１コンタクトと、
   前記第１ＰＭＯＳトランジスタのドレインを形成する第２拡散領域上に設けられた第２コンタクトと、
   前記第２及び前記第４ＮＭＯＳトランジスタのそれぞれのドレインを共通に形成する第３拡散領域上に設けられた第３コンタクトと、
   前記第２ＰＭＯＳトランジスタのドレインを形成する第４拡散領域上に設けられた第４コンタクトと、をさらに有し、
   前記第１及び前記第２コンタクト間を接続する配線と、前記第３及び前記第４コンタクト間を接続する配線と、が前記第１配線として前記第１配線層に設けられている、請求項２に記載の半導体装置。
5. 前記第１配線は、前記第２配線よりも高い比抵抗を有する、請求項１に記載の半導体装置。
6. 前記第２配線は、ワード線、ビット線、グランド線及び電源線の少なくとも何れかを含む、請求項１に記載の半導体装置。
7. ＤＲＡＭをさらに備えた、請求項１に記載の半導体装置。
8. 前記第１配線は、前記ＤＲＡＭ用のビット線とともに前記第１配線層に設けられている、請求項７に記載の半導体装置。
9. 前記第１配線は、前記ＤＲＡＭ用のビット線と同じ材質の材料により形成されている、請求項７に記載の半導体装置。
10. 前記第１配線は、前記ＤＲＡＭ用のビット線と同じ製造工程にて形成されている、請求項７に記載の半導体装置。
11. 前記第１配線と前記第２配線との間の層間絶縁層に、前記ＤＲＡＭ用の容量素子が形成されている、請求項７に記載の半導体装置。

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