JPH0319395A

JPH0319395A - 厚膜薄膜混成多層配線基板の製造方法

Info

Publication number: JPH0319395A
Application number: JP1152339A
Authority: JP
Inventors: Norio Saito; 徳郎斉藤; Hideo Todokoro; 秀男戸所; Katsuhiro Kuroda; 勝広黒田; Satoru Fukuhara; 悟福原; Genya Matsuoka; 玄也松岡; Hideo Arima; 有馬　英夫; Ataru Yokono; 中横野; Takashi Inoue; 隆史井上; Hidetaka Shigi; 英孝志儀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-16
Filing date: 1989-06-16
Publication date: 1991-01-28
Anticipated expiration: 2015-09-11
Also published as: JP3087899B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、多層配線に用いる配線基板及びそれにＬＳＩ
を実装したモジュールに係り、特に高密度でしかも製造
において高信頼性、高歩留まりに好適な厚１１Ｉ薄Ｍ４
ａ或方式における多層配線基板のパターン形成方法およ
びパターン形成装置に関する．

【従来の技術Ｉ１つのセラミックｉＩｌ！線基板上にＬＳＩチップを搭
載させる技術は、大型コンピュータ等の大規模、高速デ
ジタルシステムの主流をなす実装技術となりつつある．
またこの技術に用いられる多層配線基板の技術的進歩も
著しいものがある。例えば、現在では、グリーンシ一ト法でＭＡＲ層として
セラミックスやガラスセラミックス、配線導体としてタ
ングステンやモリブデンから或る厚膜配線基板を形成し
た後，その上部表面に薄膜法で配線部を形成する厚ＩＩ
Ｉｉ４膜混成多層基板の検討が盛んに進められている。この厚膜薄膜混或多層基板における問題点の１つは，厚
膜配線基板の形成工程における焼結収縮ばらつきが大き
いことである。これに依り，厚膜配線基板と薄膜配線部
との接合部におけるパターン間に位置ずれが発生し，接
続不良を招来するということである。ちなみに、現状で
は厚膜配線基板の中心部からその周辺部までの寸法公差
は±０．５％程度に抑えるのが限度である．したがって
，中心部から周辺部までの距離を５０問とすると，最大
±２５０μｍの位置ずれが生じることになる。このような厚膜配線基板の収縮率のばらつきに起因する
接続不良という問題を解決するための従来技術の１つを
第２図に示す（特開昭５８−７３１９３号公報参照）。第２図において、アルミナ多層基＠（厚膜配線基板）王
はタングステンの焼結体からなるグランド、電源層２及
びパイア部（厚膜配線端子）３をその内層に有している
。バイア部３はアルミナ絶縁層４のパイアホールにタング
ステンペーストを埋め込んで形成されたものであり、そ
の径は厚膜配線基板１の収縮率のばらつきを予め見込ん
で大径に設定されている。例えば、基板寸法が５０ｍｍ
の場合は２５０μｍ以上となる。また，符号５はポリイ
ミドから或る絶縁層であり、それにはコーティングされ
たプレポリマー溶液が熱硬化して完全にポリイミド化し
た後、レジストを用いたホトリソグラフィー技術により
パイアホールが形成される。さらに、このパイアホール
と絶縁層５上に配線６が形成されている。これら絶縁ＭＳと配線６とを交互に形成して薄膜配線部
７が形成されている。この厚膜薄膜配線基板では、バイ
ア部３の径を大径（約５００μｍ）に設定することによ
り、厚膜配線基板工の収縮率のばらつきによる位置ずれ
を吸収することができ，接続不良を防止することができ
る。また第３図には、バイア径を１５０μｍ〜２００μｍに
保ちながら、バイア部３の上端部表面に直径約ＩＩＩＩ
Ｉ！１で膜厚約３μｍ程度の円板状のバとで厚膜配線基
板１の収縮率のばらつきによる位置ずれを吸収すること
ができ、接続不良を防止することができる（特開昭６１
−２２６９１号公報参照）。［発明が解決しようとする課題】最近のＬＳＩの高機能・高密度化の進歩は急激であり、
現状でもＬＳＩの端，子ピッチは約４５０μｍ、端子径
は約２００Ｉｔｍのレベルである。この様な高密度化を
達成する上で上部の薄膜回路のみならず，膜厚回路での
高密度化が必須である。しかしながら、上記した従来の基板には以下の様な欠点
がある．即ち、第２図の例では，バイア部３の径を約０
．５ｍｍに拡大し、第３図の例では厚膜基板上の円板状
のメタルパッド径をＩＩＩＩｌＭとバイア径より更に拡
大しているため多層基板の高密度化，及び高歩留化が阻
害されることになる．厚膜回路のより高密度化を進める
上では、上記従来例のようにバイア径を約０．５ｍｍに
も拡大したり，あるいは厚膜基板上の円板状の導体径を
１開とバイア径より更に拡大することは許されない。こ
れらの寸法を現状維持か、更には縮小しないことには、
基板の高密度化は不可能である。しかし、前記した内容
からもバイア径や円板状メタルパッドの径を縮小すると
、接続不良が増加することは自明である。

【課題を解決するための手段】

本発明の目的は、セラミックまたはガラスセラミック配
線基板、即ち膜厚配線基板の収縮率のばらつきに起因す
る接続不良を防止し、且つ高密度な膜厚薄膜混或多層基
板の製造方法を提供することにある。この目的達戒のために，厚膜配線基板上に薄膜配線回路
を形成する厚膜薄膜混或多層配線基板において，厚膜配
線回路と薄膜配線回路との界面に各回路間の位置ずれを
吸収し，各端子を電気的に接続するための整合層を設け
、その整合層に形成する導体パッドの一部が、楕円状ま
たは帯状の形状であり、更に、当該一部の導体パッドが
、厚膜基板表面のパイアホール、薄膜回路底面のパイア
ホール、または整合層に形成したパイアホールの内の少
なくとも２個のパイアホールに直接接続し、しかも当該
パイアホールとの直接接続位置が導体パッドのかならず
しも中央ではなく，端部近傍に形成する様にした。上記のようなパイアホールに接続した導体パッドを形成
することは次のような方法で達或することができる。即
ち、■厚膜基板表面のパイアホールの位置を基板端部や
基板中央部のパイアホール等を選定して測定する。■各
基板の収縮状態を数種類のパターンに分類する。■各パ
ターンに対応した接続導体のマスクを準備しこれを用い
て、接続導体パッドを形成する。これを更に効率良く実
施するため次の様な方法を用いた。（１）厚膜配線端子
の位置及び薄膜配線の位置を基に、電子線描画方式で個
々の基板及び端子毎に対応した接続導体パッドを形成す
る。（２）厚膜配線端子の位置及び薄膜配線の位置を基
に、ドットプリンタ方式の印刷機で個々の基板及び端子
毎に対応した接続導体パッドを形成する。また、高密度化及び基板歩留を向上する上で、厚膜配線
基板における信号配線のパイアホールの径を５０μｍ乃
至１５０μｍとした。また、光学的または２次電子像からのパイアホール等の
位置検出を容易にするために，厚膜配線基板の薄膜＠路
を形成する表面に基板焼或前に５箇所以上の位置検出マ
ークを形成することにした。また、場合によっては位置検出マークを厚膜配線基板の
薄膜側表面上に露出した厚膜配線端子で代用することも
可能である。更に高密度配線化を容易に達或するために、接続導体パ
ッドの形状を楕円状または帯状とし，それらの接続導体
パッドの幅を５０μｍ乃至５００μｍとした。また、接続導体パッドの材料を銀／パラジウム，白金，
銅，アルミニューム，金，ニッケル，クロム，タングス
テン，モリブデンの内から選ばれた少なくとも一種類以
上の金属で形成するようにした。

【作用】

厚膜配線基板表面の位置検出マークは，通常のマスクや
スクリーンの位置合わせマークと異なり次の３つの役目
を持っている。即ち、■厚膜配線基板の上に重ねる薄膜
回路パターンの位置合わせの指標，■厚膜基板の収縮率
分布の定量、■前記■を基にしての各厚膜導体端子の位
置の検出・推定、である．これらの役目を達成する上で
、少なくとも基板中央部１カ所及び周辺部４ヵ所の計５
カ所の位置検出マークが必要となる。焼成時の温度分布
が均一でない場合は，基板は複雑な収縮をするため、さ
らに多くの位置検出マークが必要となり，場合によって
は厚膜導体端子（バイア自身）を゛位置検出マークとし
て，その位置検出も必要となる．接続導体パッドは、一
端が厚膜基板の厚膜配線端子に接続し，他端はその上の
薄膜配線端子に接続する必要がある．これを実現するに
は、薄膜配線端子の位置関係は作成した薄膜パターンよ
り既知であり，また厚膜基板の厚膜配線端子の位置は、
上記位置検出マークを基準にした位置検出法により検知
できる．これを基に，下記の様にして接続導体パッドを
形成する。 ■　厚膜配線端子の位置ずれを数種類のパターンに分類
し，各パターンに対応したマスクを準備しこれを用いて
、接続導体パッドを形成する。 ■　厚膜配線端子の位置及びｗｔ膜配線の位置を基に、
電子線描画方式で個々の基板及び端子毎に対応した接続
導体パッドを形成する。 ■　厚膜配線端子の位置及び薄膜配線の位置を基に、ド
ットプリンタ方式の印刷機で個々の基板及び端子毎に対
応した接続導体パッドを形成する。また接続導体パッドの材料として、銀／パラジウム，白
金，網，アルミニューム，金，ニッケル，クロム，タン
グステン，モリブデンの内から選ばれた少なくとも一種
類以上の金属で形成することにより、厚膜基板の導体材
料として用いられる銀／パラジウム，白金，銅，タング
ステン，モリブデン，金，及び、薄膜配線回路の導体材
料として用いられるＭ，金，アルミニュウムと両立し５
長期的な寿命を確保できる（厚膜薄ｍ＞混成多層配線基
板を実現できる。上記のことは，薄ＩＰＪ層の中での眉間の電気的な接続
に対しても適用できる。特に、厚膜基板の収縮率の変動
が大きく、一層だけでは変動をすべて吸収できない場合
には、数層に分けて変動を吸収することができる。

【実施Ｎ】

実施例１．以下、第１図に示す実施例により本発明を具体的に説明
する。第１図は膜厚薄膜多層配線基板の製造法を述べた
ものである。セラミック厚膜配線基板１０は，５つのアルミナ基板１
１を備えており、各アルミナ基板１工上にタングステン
もしくはモリブデン等のペーストで内層導体工２及び表
面に位置合わせマーク１５が印刷され，個々のアルミナ
基板１ｌが積層された後焼結されてなるものである。こ
のセラミック厚膜配線基板１０内には、バイア部（セラ
ミック配線端子部）１３が形成されている。このバイア
部１３は，各アルミナ基板１１を貫通する様にしてあけ
られたパイアホールにタングステンもしくはモリブデン
のペーストが埋め込まれ、その後焼結されて形成された
ものである。なお、基板１０の裏面（下面）には、そこ
から露出するバイア部工３を覆う様にして、ランド１４
が形成されている。また、セラミック厚膜配線基板１ｏの表面（上面）には
，そこから露出するバイア部１３に電気的に接続する様
にして接続導体パッド１．６が形成されている。この接
続導体パッドｌ６の形状は、楕円状または両端が半円の
帯状であり，その幅の最大値は５０μｍ乃至５００μｍ
である。この接続導体パッドｌ６がその上に形成される
薄膜配線基板２０中の配線用導体２２とバイア部１３と
の整合接続を行なうための整合層６２となっている。なお，基板１０の寸法が１．ＯＯｍｍ角の場合は、パイ
ア部ｌ３の径は５０〜１５０μｍ程度である．整合用の
接続導体パッド１６の形成方法は下記の様に行う。（１
）接続導体パッド１６の成膜前に位置合わせマーク１５
の位置，場合によっては主要なバイア部の位置を電子ビ
ームの二次電子像や光学像のパターン認識技術を利用し
て検出する。（２）基板に接続導体パッドとなる金属膜を形成する．
この場合．セラミック基板の収縮率ばらつきを考慮して
金属膜を広めに形成する。場合によっては、バイア部近
傍を金属膜で全面成膜する。或膜の方法としては，次の２種類がある。即ち，■威膜
を印刷で行う場合二金，銀／パラジウム，白金，銅の内
の少なくとも一種類を用いて印刷法で形成し，その後焼
或する、■或膜を蒸着，スパッタ等の薄膜技術で行う場
合：アルミニューム，金［，ニッケル，クロム、の内の
少なくとも一種類を用いて蒸着，スパッタ法で形成する
。成膜時、位置合わせマークは基板表面に現われている
か、透明な皮膜に覆われている等の状態になければなら
ない．（３）接続導体バッド↓６となるべき金属膜の上
に電子ビームに感度を持ち、電子ビ一ムの照射により硬
化し，その後の現像操作により溶解しないというネガタ
イプの樹脂を塗布する．（４）（１）で求めた位置合わ
せマーク、場合によっては、主要なパイア部の位置の、
規定位置からのずれを求め、この上に形成する薄膜回路
との電気的接続を可能とする接続導体パッドを形成すべ
く、その接続導体パッドのパターン上のネガタイプ樹脂
に電子ビームをパターニングして照射する。（５）ネガ
タイプ樹脂を現像液を用いて現像し，電子ビームが照射
されなかった部分の樹脂を除去する。（６）硝酸等膜形
成金属のエッチングに適したエッチング液を用いて、表
面に樹脂の被覆されていない部分の金属膜を除去する。（７）残った金属膜を熱処理して緻密で強固にセラミッ
ク基板に接着した接続導体パッド１６を形成する。その上に形成する薄膜回１２０は、絶縁層２１としてポ
リイミド樹脂，＃化珪素等を、導体２２として、アルミ
ニューム，金，銅等を用いて通常の薄膜技術により形成
する．また、薄膜回路最上部に形成されたバッド２３に
は、ＬＳＩ３０の接続端子３１を半田３２等を使用して
接続し，モジュールを完成させる．ここで、本発明による接続導体パッドパターン１６の位
置の決定法が従来の電子ビーム描画装置における位置決
定法とは概念的に全く異なる事を説明しておく。第１図は、既に述べたように、本発明のパターン位置決
定法によりパッドパターンを形成した場合のセラミック
配線基板上の薄膜配線部の構造をも示しており、第４図
は従来法によりパッドパターンを形成した場合を示して
いる。従来の電子ビーム描画法では特開昭６３−１９０号公報
に示されるように１個又は複数個の位置合わせマーク１
５の位置を検出し、その座標から次に描画すべきパッド
パターンの位置を内挿により求めて描画していた。即ち
，既設パターンに合わせてパッドパターンを描画してい
た。この方法によると、第４＠に示すように、パッド１
６′は既設のバイア部１３の上に位置決めされ、バイア
部１３に対して対称的（同心円状）に形成される。この
ため、ＬＳＩ３０との接続パッド２３の位置からきまる
導体２２の標準位置とは接続しない部分や、接続が中途
半端なため電気的導通が半断線（左端のバットパターン
がその一例）となることがあった。これに対し、本発明の方法は標準マークを検出しバイア
部１３の位置を求め、最終的に所望とする標準パターン
である上部のＬＳＩ３０の端子位置からきまる導体２２
の位置とが接続されるようにパッドパターン１６を描画
するものである。このようにしてパッド１６を形成すれ
ば、第１図に示すごとく、接続不良の無い接続パターン
が形成できる。第５図は電子ビームによる接続導体パッドパターンの描
画装置例を示す。鏡体４０は電子ビームが走行するにた
る真空に排気されている。電子銃４１から放出された電
子ビーム４３は電子レンズ４２により細く絞られビーム
プランカ４４，偏向器４５を経て，試料ステージ４６に
搭載された厚膜配線基板（試料）４７に照射される。試
料の大きさは１００ｘｌＯＯｎ＋ｍ”である。電子ビー
ムは計算機４９からの指示にしたがい１００ｘｌＯＯ園
１の範囲にわたり偏向可能であり，これにより、厚膜配
線基板４７上に接続導体バッドエ６のパターンを描く。さて、既にのべたように厚膜配線基板４７は焼或により
収縮している。この収縮率は基板毎に異なるし、同一基
板内でも面内でばらつくこともある。したがってパッド
パターン１６を描画する位置はきめ細かく、描画に先立
って求めておく必要がある。本実施例では第１図のバイ
ア部１３の形成時にバイア部１３と相対位置が既知の位
置合わせマーク１５を形成しておく。第６図には位置合
わせマーク１５を５個設けた例を示した。描画に先立ち
、基板の収縮状態をこれらのマーク上に電子ビームを走
査することにより、その反射電子を検出器４８により検
出することによって求める。第７図に反射電子検出信号Ｓｅからバイア部工３の位置
を推定する方法例を示した。第７図（ａ）に示すように、基板４７上の位置合わせマ
ーク１５上を電子ビーム４３で走査すると、マーク１５
のエッジ部ｂ，ｃより強い反射電子信号６１が得られる
。検出器４８の出力信号Ｓｅは第７図（ｂ）のようにな
る。この検出信号の２つのピーク位ｉ１ｂ，ｃよりマー
クの中心座標を求めることができる。第７図（ａ）において６０は接続導体パッド１６のパタ
ーンを形成するためのレジスト層である。電子ビーム４
３のエネルギーが十分高く、レジスの底のマーク１５ま
でビームが浸入する場合はレジスト６０はそのままでよ
いが、エネルギーが低く、２／ｌまたは３層レジストプ
ロセスを用いる場合は入射電子がマークＩＳまで届かな
い。この様なときはマーク部周辺のレジストを予めイオ
ンビームを用いるなどの手段で薄くするか、もしくは完
全に除去してマークを露出させるかしておく。こうして
第６図におけるマーク１５の座標を５個求める。本来マ
ークがあるべき位置を１５’とすると，中心部のマーク
の座標を本来あるべき位置に一致させると、例えば第６
図に示すように、全体的に基板が収縮したことにより、
周辺部のマークは本来あるべき位置１５′よりも内側に
ずれた位置１５にあることがわかる。このことから基板
１０の収縮率をＸ，Ｙ両方向に渡り予測することができ
る。即ちバイア部１３の本来あるべき位置１３′に対し
、収縮した基板上ではそれぞれ↓３の位置にシフトして
いる。本来あるべき位置Ｐ′は、第１図において、ＬＳ
Ｉ３０との接続端子２３の位置から薄膜配線２０の設計
に応じて決められた既知の位置（標準パターン位置）で
ある。これに対し、基板上に既設のバイア位置Ｐは前述したと
おり測定値より計算することができる。これらの計算は
ＣＰＵ４９により行う。こうして描画データメモリー５０に入力されたバイア位
置Ｐ′と検出された既設のバイア位置Ｐとからその差Ｄ
Ｐ＝Ｐ’−Ｐを求め、ＰとＤＰを座標データ生或部５１
に送り出す。全部のバイア部に対しこれらのデータが生成部５１に記
憶される．このデータにもとづき接続パッド１６のパタ
ーンが試料基板４７上に電子ビ−ム描画される。描画に
当っては、座標データ生成部５１からの座標データ５２
はＤ／Ａ変換器５３を介して偏向器４５に印加すべき偏
向電圧に変換され、一方ビーム制御部５４からのビーム
制御信号５５はビームアンプ５６を介してプラン力に印
加すべきプランキング電圧５７を発生させる。描画に用
いるレジストはボジタイプでもネガタイプでも使いわけ
ることができる。また、上記説明では電子ビームは１００ｍｍｘ１００Ｉ
ＩＩＩＩ１の範囲にわたって偏向できるものとした。しかし一般にビームを細く絞った状態でこのような大面
積の偏向をすることは容易ではない。この場合にはビー
ムの偏向とステージの移動を併用したいわゆるステップ
＆リピート方式を用いてもよい。上記実施例では、１００ｘｌ○Ｏ　ｍｍ２の全範囲にわ
たって５個のマークで代表したが、収縮が全体でばらつ
く場合には、もっときめ細かくマーク検出する必要があ
る。第８図は、そのような場合の実施例を説明する図で
ある。膜厚薄膜多層配線基抜１０は，１００ｘｌＯＯｍ
ｍ２の大きさであり、該基板１０には、直径５０μｍの
バイア部１３が設計ピッチ１５０μｍでもって形成され
ている。本実施例では特別な位置合わせマークのかわりにバイア
部自体を位置合わせマークとして用いる場合を説明する
。基板１０上を１０ｘｌＯａ＋ａ＋”の大きさの腹数の
ブロック６３に分割し、各ブロックごとにその中のバイ
ア部１３の位置を計測して本来あるべき位置からのずれ
を求め、その後、接続パターン１６の形成を行った。このような方式を採用することによって、パイ７部の位
置を記憶するメモリ回路は、ブロック分割を行わない方
式の１／１００の小規模のものとすることができた。又
、各ブロックごとに、パターン形成位置の校正を実施す
ることにより，高精度な接続パッドパターン１６の形成
が可能となった。第９図は、本発明に基づく他の実施例を示したものであ
る。厚膜薄膜多層配線基板１０は，１００ｘｌＯＯｍｍ
＋２の大きさであり、該基板には、直径５０μｍのバイ
ア部１３が設計ピッチ１５０μｍでもって形成されてい
る。本実施例では，基板１０に形成された現実のバイア部ｌ
３の基準パターン位置１３′からのずれは、基板中心か
らの距離に依存することに注目し、以下の方式を採用し
た。即ち、同図（ｂ）に示すごとく、バイア部１３から
その標準位置１３′までの接続パッドパターンｌ６の長
さＬが、バイア部１３のピ′ツチ（即ち，１５０μｍ）
の整数倍以下となるように，基板１０上を同図（ａ）に
示すごとく９個のブロック６３′に分割した。その結果，ブロックＡでは、バイア部の本来位置からの
ずれが１５０μｍ以下であったので，一層の接続パター
ンで位置ずれを補正した。ブロックＢでは５ずれの大き
さが、１５０〜３００μｍであったので，二層の接続バ
タンでもってバイア部１３の位置補正を行った。同様に
して、ブロックＣでは、３００〜４５０μｍのずれを、
三層でもって補正した．以上の方法を用いることにより、基板１０上に長い接続
パターンを形成する必要がなくなり、接続パターン形成
処理の簡易化と、歩留まりの向上を実現することができ
た。第１０図は、本発明に基づく他の実施例を示したもので
ある。厚膜薄膜多層配線基板１０は、１００ｘｌＯＯｍ
ｍ”の大きさであり，該基板には、直径５０μｍのバイ
ア部１３が設計ピッチ１５０μｍでもって形成されてい
る。基板１０上には、第１０図６４で示すような相互に
間隔をおいた位置に、ＬＳＩチップが配置されることに
なっている。従って、本実施例では、前記したような分
割ブロックを各ＬＳＩチップの実装位置に対応させて，
６４で示すように分割した。この様にすることにより、配線に不必要なブロック外に
存在するバイア部に対する接読パターンの形成を避ける
ことができ、又、補正用接続パターンの形成も容易とな
った。第１１図は、本発明における他の実施例を説明するため
の図である。前記第８図に示された基板１０上に形成さ
れたバイア部の、Ｓ準位置からのずれを計測したところ
、そのずれ量は，第１ｌ図にずれ量等高線ａ，ｂ，ｃで
示したごとく、基板ＩＯの中心０を原点として、規則性
を有していることがわかった。従って、基板の中心を原点とするｘ−ｙ座標系を考え、
接続パターンＬの長さを、 ΔＸＩＪ：ａ　ｘＩＪ＋ｂｙ１ノ＋Ｃ　ｘＩＪ２＋ｄ　
ｙＩＪ２＋ｅΔｙｌＪ＝ｆｘｌＪ＋ｇｙｌＪ＋ｈｘＩＪ
２＋ｋｙＩＪ２＋ｍＬ　　＝（ΔＸ，，′十Δｙ，，２
）（但し、１＋Ｊは（ｉ，ｊ）番目のバイアス部の基板中
心を基準としたバイア部位置を示す。）で表せる式によ
り決定した。ここで、係数ａ”ｍは，第１１図に示され
たずれ量を最小自乗法で近似することにより求めた。以上の方式によって、接続パターンの長さＬを解析的に
決定することが可能となり、該パターン形式処理を簡易
化することができた。第１１図のようにバイア部の基準位置からのずれ量が、
基板中心Ｏからの距離に依存している場合には、基板１
０内を第８図に示したごとく、複数のブロック６３に分
割し，更に、各ブロックの副内部をより狭い優ブロック（図示せず）に分割しても良
い．この様に多重分割することにより、各副ブロック毎には
、位置に依存した補正を行い、同一副ブロック内では、
一定の補正量を用いて描画を行うことが可能となり、接
続パターン形成処理の簡易化，短時間化を実現すること
が出来た。第１２図は、整合Ｎ６２を設けて補正を行なう実施例を
示したものである。本実施例では、バイア部１３と配線
導体２２との位置ずれが大きいので整合のための配線を
Ｘ方向パターン１６ｘとＹ方向パターン１６ｙとの上下
２層に分けて行った。１６ｃは両層間の接続用導体部、１６工は絶縁層である
．該二層の整合層の上に配線導体２２を設けてＬＳＩチ
ップとの接続を行った．この２層の整合層における接続
パターンの長さＬｘ，Ｌｙがなお長い場合には，各層に
おけるパターン長をバイア部のピッチＤ以下となるよう
に整合層をさらに多層としても良い。以上の実施例においては、厚膜配線基板１０の歪を補正
するために、新たに，第１図に示したように整合パター
ン１６を設けたり、第１２図に示したように整合層６２
を設けて補正を実施したが、薄膜配線基板２０中の配線
層の描画データを変更することによっても，厚膜配線基
板ｌｏ側の歪を補正し、整合接続させることができるー
。後述するいずれかの手法により、厚膜配線基板１０上
のバイア部の位置計測を実行し，その測定データに一致
するように、薄膜配線基板２０中の配＆ｌＡ層の位置デ
ータを変更する。そして，これらの描画パターンデータ
の変更は，薄膜配線層中の電源配線，（＝号西己線，メ
タノレパッドなどのパターンデータについて行うものと
する。例えば、厚膜配線基板１０の歪を測定し、第↓２
図に示した方法と同様に、Ｘ方向，Ｙ方向に分割し，配
線導体２２の位置をＬｘ，Ｌｖに対応した’Ｉｔｉ．Ｍ
だけデータ変更した後該配線導体２２のパターンを作戒
する。同時に、これに接続される薄膜配線基板２０中の
他の接続配線層もそれに見合った距離だけデータ変更し
て作戊する。この時、変更するデータの大きさは，最も
近くに存在する配線同志でも接触しないようにするため
パイアピッチＤよりも小さくすることが重要である．次にバイア部の断線や短銘等の不良対策について述べる
。後述するようななんらかの手法により、厚膜配線基板
１０中のバイア部の断線や他部との短絡を検出し，断線
バイア部及び短絡バイア部の使用を避けるように薄膜配
線基板２０中の配ｔｉＡ層の描画データを変更すること
によって，厚Ｒ配線基板１０中に欠陥があっても正常に
動作する。厚膜薄膜多層配線基板を作ることが可能とな
る。第１３図に，その一例を示す。厚膜配線基板１０中
に存在するバイアＡ，Ｂ，Ｃ，Ｄ，Ｅの内バイアＢは断
線であり，バイアＣはバイアＢと短絡していることが検
出された。そこで、バイアＢ，Ｃと薄膜配線基板側配線
との接続を避け、図のように、近くに存在するバイアＡ
とＤを代りに使用する。このため，描画データを変更し，図のように接続パター
ンを変更する。上記は、既存の薄膜配線基板設計データに基く既存の描
画データを変更することにより接続位置の補正や変更を
実施したが，既存の描画データの変更ではなく、全く新
しく，上記の接続整合または接続変更を行なうための接
続パターンを発生させるための修正層を設けても実施で
きる。更に，第１図や第１２図の実施例中で述べた整合ＷＪ６
２の中にこの描画データの変更や修正層によるパターン
変更の機能をも含ませることもできる。以上の説明は、厚膜配線基板１０中の欠陥検査結果によ
ることとしたが，最終的なＬＳＩを接続する前、つまり
、厚膜配線基板１０上に薄膜配線基板２０を作戊した後
に、断線，短絡の検査を実施して、その結果にもとづい
て、描画データを変更し，修正パターン（修正層）を介
してＬＳＩ３０との接続を実施してもよい。次にパターン形成手段として用いるエネルギービームに
ついて述べる。前述したパターン形成装置のパターン形
成手段には、電子ビームまたは光ビーム或いはイオンビ
ームを用いることができる。またこれらのパターン形成装置はビームを細く絞る手段
とこの細く絞ったビームを試料の任意の位置に偏向移動
させる偏向手段を備えている。この両手段により，非常
に微細な，例えば，電子ビームであれば１０ｎｍ程度の
、光であれば１００ｎｍ程度の、イオンビームであれば
数１０ｎｍ程度の線幅のパターンを形成することが可能
である。更に、前述した寸法計測手段にも、電子ビーム，イオン
ビーム，光ビームを用いることが可能で，これらの寸法
計測手段にも収束手段と偏向手段を備えていることもも
ちろんである。これまで、パターン形成と位置計測を同一の電子ビーム
を用いて行うことを述べたが、計測用の電子ビームを特
別に設けても良い。第１４図にこの実施例を示した。パ
ターン形成用電子ビーム鏡体（図ではそのうちの集束レ
ンズ６５と偏向器４５のみを示した）の横に計測用の電
子ビーム鏡体が設けられている。計測用の電子ビーム鏡
体は計測用の電子銃６９，計測用の集束レンズ６７，計
測用偏向コイル６８，二次電子検出器６６から構成され
ている。パターン形成用の電子ビーム鏡体と計測用電子
ビーム鏡体との試料基板４７上での光軸位置は一定ｆｆ
ｌ［（Ｌ）だけ離れているが、この値はあらかじめ計測
しておくことで補正できる。この方式の利点は、１）パ
ターン形成用電子ビーム４３と計測用電子ビーム７１と
を異なった電子ビームエネルギーに設定できる、２）パ
ターン形成用電子ビーム系よりも一層微小な電子ビーム
径が得られるように専用の電子光学系を計測用電子ビー
ム系に用いることができる，３）パターン形成と同時に
位置計測が実行できるため時間短縮が図れる等である。尚、説明では，計測用にも電子ビームを用いるとしたが
、既に述べたように、他のビーム，例えば光ビーム，イ
オンビームであっても良い。計測する対象物である試料（基板）４７は、レーザー干
ｐ計等で精密に位置計測され、ステージ制御系５９によ
って再現性よく位置制御されるステージ４６の上に載せ
られている。このステージ４６の移動と計測用電子ビー
ム７１の走査で得られた二次電子（反射電子でも良い）
検出信号とから、基板上の既設パターンを精密計測する
。計測の手法については、後述する。試料（基板）４７上の既設パターンがスルーホールのよ
うに表裏パターン画像が対応するものでは、パターンの
寸法計測を基板の裏面から行うことが可能である。第１
５図はパターン寸法計測を裏面から行った実施例である
。構成要素は、第１４図の場合と同じである。この方式
の利点は、第１４図で述べた利点に加え、既設パターン
上にレジスト７１が厚く塗布された状態でも、寸法を計
測することが可能であることである。本発明のパターン形成では、既設のパターン上に電子ビ
ーム等を用いて新たなパターンを形成していくが，既設
パターンの配線に断線や配線相互間の短絡等が存在する
場合、その上にパターン形成を行うことは無意味である
。すなわち、最終段階での歩留まりを下げる結果になる
。そこで、不良箇所を避けてパターン形成をするように
すれば歩留まりをあげることができる．本発明装置では
、不良箇所を検知する機能を有し、その箇所を回避した
パターン形成を行うようにすることができる。不良箇所の検知には、ｌ）パターン形成の電子ビームを
用いる、２）検査専用の電子ビーム装置を設ける、３）
検査専用の電子ビーム装置を裏面側に設ける、の三通り
の方法が考えられる。２），３）の方法では寸法計測用
の電子ビーム装置と兼用することができる。第１６図はパターン形成用の電子ビームを検査に用いた
実施例である．試料基板７２の下面側から電位供給電源
７５の電位がブラシ７３，電極７４を介して基板中のバ
イア１３に与えられる。与える電位は直流でも，交流であっても良い。交流であ
れば同期検出が可能になる。不良箇所の検出は次のような方法で行う．パターン形成
用の電子ビーム４３を基板７２上に走査し、電位計測表
示装置７６を用いて二次電子走査像を作る．’ｌｉ位が
印加された試料を二次電子像でｆＲ察すると明暗のコン
トラストが現われる。これは電位コントラストとして良
く知られた現象である．裏面から電位が印加されると、
基板７２の上面にはどのような電位分布が現われるかは
基板中の配線の設計仕様からわかっている．そこで期待
信号波形とＩｌ８ＩＩ１信号波形から基板の断線や短絡
の箇所を知ることができる。第１６図のように二次電子
検出器６６の前に反射グリッド７８を置き，これに負電
位を与えることにより得られる二次電子像上の電位コン
トラストを？ＡｉＡすることができる．上記は、パターン形成用の電子ビーム４３を検査用の電
子ビームと兼用した実施例を示したが，既に述べたよう
に検査専用の電子ビーム装置を設けることも可能である
．まず，基板の表側に設ける場合の実施例を第１７図に
示す。この図では検査専用の電子ビーム装置を設ける例
を示しているが、寸法計測用の電子ビーム装置と兼用す
ることがより有効である．この兼用の場合には二次電子
検出器６６の前面に反射グリッド７８を設けておく。そ
して、寸法計測に用いる場合には反射グリッド７８には
正電位を印加し，検査の場合には負電位を印加する。ま
た、測定する基板７２の主体はセラミックス等の絶縁物
なので、検査の場合にも締縁物表補への帯電を避けるた
めに１ｋＶ以下の低エネルギーの電子ビームを用いる必
要がある。検査の方法は第１６図の説明と同じである。次に基板の裏面から検査を行う方法の実施例を第１８図
に示す。この場合にも第ＩＳ図で示した寸法計測用の電
子ビーム装置と兼用することが可能である。二次電子検
出器６６の前面には、やはり、電位コントラストを強調
するための反射グリッド７８を備えている。裏面から検
査を行う場合には、パターン形成用の電子ビーム４３は
、バイア１３に電位を与える手段として用いる。まず、
パターン形成用の電子ビーム４３を基板７３上に走査す
る。パターン形成用の電子ビーム４３のエネルギーが１
ｋＶ以上であると電子照射により他から［８された状態
にあるシバイア１３は負電位に帯電する，この後の，検
知方法は第１６図，第１７図で説明した方法と同じであ
る．このようにして、裏面に設けた検査専用の電子ビー
ム装置により断線や短絡の検査を可能とする。既に記述した位置座標測定装置を使用して、厚膜配線基
板の表面に作成された、基準マークとして用いるバイア
の位置座標の測定はいくつかの変種がありうる。次にそ
れを示す。第１９図に厚膜配線基板の断面図を示す。収
束された電子ビーム４３を図のように上方より走査し、
発生した二次電子を検出して、バイアの位置座標を測定
する。二次電子信号は、試料の形状や材質により、発生効率が
異なるため，第２０図のような波形となる。電子ビームがフォーカスされている場合同図（ｂ）のよ
うになり、各ピーク値を検出すれば、電子ビームの走査
領域（同図（ａ））との相対関係から、自動的に各バイ
ア１３の中心位置座標を決定することができる．このよ
うにして全てのバイアの位置座標を測定すれば高精度の
位置座標を得ることができる．また、電子ビームの最終
段のレンズ収束条件をデフォーカスにして二次電子信号
を検出すると同図（Ｃ）のようになる。この波形に任意
のスライスレベルを設定し，Ｉ／Ｏのパルス波形に変換
すると、同図（ｄ）のようになり、これによりバイアの
有無および位置が容易に判断できる。この条件下では電子ビームを二次元に粗くして走査する
ことが可能となり、測定時間の短縮も図れる。更なる時
間短縮の方法として、厚膜配腺基板の全体的な歪の傾向
を測定する場合は、特別に選択された測定点を数点測定
しても目的は達成されることは明らかである。更に，第２１図に示すように、厚膜配線基板１０上に，
任意の基準マーク１５を魔数個設定し、この基準マーク
を測定しても目的を達成することができる。一例として
，基準マークにクロスマークを用いている。第２２図は
その時の電子ビーム走査と二次電子信号波形との関係を
示す。同図（ａ）の電子ビーム走査に対応して得られる
同図（ｂ）の二次電子信号波形より、上記と同様の手法
により、マ一カの中心位置座標を測定することができる
。ｒ発明の効果】本発明のパターン形成方法をとることにより、以下の様
な効果がある。第１に、接続導体パターンの形成を、各セラミックスま
たはガラスセラミックス基板の収縮率ばらつきが生じて
も、その上部に形成する薄膜回路との接続位置を考慮し
て接続導体パターンをパターニングすることにより、従
来生じていたセラミックスまたはガラスセラミックス回
路とその上に形成する薄膜回路との接続不良を防止でき
る。第２に，接続導体パターンの形状が、従来では直径１０
００μｍもの円形状パターンであったものを、横幅が５
０μｍ〜５００μｍの帯状パターンとしたことにより、
基板中の導体配線の高密度化更には基板上へのＬＳＩ等
のモジュールの高密度実装が可能になる．

【図面の簡単な説明】

第１図は，本発明の一実施例になる厚膜薄膜多層配線基
板の１％造方法の説明図、第２図，第３図および第４図
は従来技術の説明図、第５図は、本発明の実施に用いら
れる電子ビームによるパターン描画装置の一例の概略構
戊図、第６図は、本発明のパターン形成方法におけるパ
ターン整合方法の一例の説明図、第７図は、本発明にお
いて用いられる電子ビームによるパターン位置検出方法
の説明図、第８図，第９図，第１０図および第１１図は
それぞれ本発明によるパターン形成方法の一実施例の説
明図、第１２図および第１３図は、それぞれ本発明によ
るパターン整合方法の他の一例の説明図、第１４図，第
１５図，第■６図，第１７図および第１８図は、本発明
によるパターン形成装置のそれぞれ他の一構戊例を示す
部分概略構或図、第１９図，第２０＠，第２１図および
第２２図は本発明において用いられるパターン位置座標
の測定方法の説明図、である。符号の説明１０・・・厚膜配線基板，↓１・・・アルミナ基板、１
２・・・内層導体、１３・・・バイア部、工４・・・ラ
ンド、１５・・・位置合わせマーク、１６・・・接続導
体バット、２０・・・薄膜配線基板、２１・・・Ｍ縁層
、２２・・・配線導体、２３・・・パッド、３０・・・
ＬＳＩ．３１・・・ＬＳＩ端子，３２・・・半田、６２
・・・整合層。／４ｆ村え岑１千パ・ｌＦ’“ 易２図ｔ′ｅ乙仔？メｙ＋レハ−１ドＱｂスｉ−ジ゛名２図ｔ３一をかＪブ゜ＯツフィＬ　ｉ（＾冫（ｌ７）第／０図第／／図山．ｂ．ｃ　：　す゛代ｔ″ｊｒ−あ珠ｌ３ノＸ−ｆア第ｌＺ図第／＋図易／乙図７５Ｖ位侠衿電ｊ原ＣＩ）ノ　ヂｏｃｔｌｓ吋一　二λにｔうヂ盲号ユｌ【
形＜ｃ）ｄ　ｅ　タｏ　ｃ　ＬＡｔＱａｅ　　＝　攻ｆ
ｌ！　”ｌ　｛吟Ｊ　形（ｄ＞　麦Ｅ傘ハ・Ｉレスご反
ガラ

Claims

【特許請求の範囲】

１．既設パターンを最終的に所望とする標準パターンに
合致させる接続パターンにおいて、該既設パターンの位
置計測結果に基づき該接続パターンを形成することを特
徴とするパターン形成方法。
２．既設パターンを最終的に所望とする標準パターンに
合致させる接続パターンにおいて、該既設パターンの位
置計測結果に基づき該接続パターンの形成を行う手段を
有するパターン形成装置。
３．第１項記載の既設パターンは、厚膜薄膜多層配線基
板の厚膜上に形成されたパターンであることを特徴とす
る第１項記載のパターン形成方法。
４．第１項記載の標準パターンは、ＬＳＩであることを
特徴とする第１項記載のパターン形成方法。
５．第１項記載の接続パターンは、厚膜薄膜多層配線基
板の薄膜内に設けたことを特徴とする第１項記載のパタ
ーン形成方法。
６．第１項記載のパターンは、第２項から第５項までの
各パターンであることを特徴とする第１項記載のパター
ン形成方法。
７．第１項記載の接続パターンの形成は、ブロック毎に
分割してそれぞれのブロック毎に接続パターンの形成を
行うことを特徴とする第１項記載のパターン形成方法。
８．第７項記載のブロックは、パターンの長さが最小パ
ターン間隔以下となるようにブロック分割したことを特
徴とする第７項記載のパターン形成方法。
９．第７項記載のブロックは、第４項記載のＬＳＩ毎に
ブロックとして行うことを特徴とする第４項記載もしく
は第７項記載のパターン形成方法。
１０．第１項記載のパターン形成は、少なくとも一次項
と二次項を含む多項式で行うことを特徴とする第１項記
載のパターン形成方法。
１１．第１項記載のパターン形成は、パターン形成が最
小パターン間隔以下となるようにサブブロック分割し、
該サブブロック内では一定の値でパターン形成を行うこ
とを特徴とする第１項記載のパターン形成方法。
１２．第１項記載のパターン形成は、第５項記載の薄膜
内の特別に設けられた整合層で行うことを特徴とする第
１項記載のパターン形成方法。
１３．第１２項記載の整合層は、一層で行うことを特徴
とする第１２項記載のパターン形成方法。
１４．第１２項記載の整合層は二層で形成され、各層は
直交する二方向の内一方向のみのパターン形成を行うこ
とを特徴とする第１２項記載のパターン形成方法。
１５．第１２項記載の整合層は複数層で形成され、各層
のパターン形成は最小パターン間隔以下となるようにパ
ターン形成を行うことを特徴とする第１２項記載のパタ
ーン形成方法。
１６．第１項記載のパターン形成は、第５項記載の薄膜
内にある配線層や電源層等を用いて行うことを特徴とす
る第１項もしくは第５項記載のパターン形成方法。
１７．第１６項記載のパターン形成は、パターンの長手
方向に行うことを特徴とする第１６項記載のパターン形
成方法。
１８．第１６項記載のパターン形成は、最小パターン間
隔以下となるようにパターン形成を行うことを特徴とす
る第１６項記載のパターン形成方法。
１９．第１項記載のパターン形成は、厚膜薄膜多層配線
基板の配線の断線やシヨート等の不良の測定にもとづい
てパターン形成を行うことを特徴とする第１項記載のパ
ターン形成方法。
２０．第１９項記載のパターン形成は、第５項記載の薄
膜内の特別に設けられた修正層で行うことを特徴とする
第１９項記載のパターン形成方法。
２１．第２０項記載のパターン形成は、第１２項記載の
整合層でもあることを特徴とする第２０項記載のパター
ン形成方法。
２２．第２０項記載のパターン形成は、第５項記載の薄
膜内の最終層であることを特徴とする第２０項記載のパ
ターン形成方法。
２３．第２項記載のパターン形成装置は、電子ビーム装
置であることを特徴とする第２項記載のパターン形成装
置。
２４．第２項記載のパターン形成装置は、光ビーム装置
であることを特徴とする第２項記載のパターン形成装置
。
２５．第２項記載のパターン形成装置は、イオンビーム
装置であることを特徴とする第２項記載のパターン形成
装置。
２６．第２３項から第２５項までに記載の各ビーム装置
は、各ビームを細く絞る手段と該ビームを試料上で任意
に偏向する手段とを少なくとも具備したことを特徴とす
る第２３項から第２５項までに記載のいずれかのパター
ン形成装置。
２７．第１項記載の位置計測手段は、電子ビームで行う
ことを特徴とする第１項記載のパターン形成方法。
２８．第１項記載の位置計測手段は、光ビームで行うこ
とを特徴とする第１項記載のパターン形成方法。
２９．第１項記載の位置計測手段は、イオンビームで行
うことを特徴とする第１項記載のパターン形成方法。
３０．第２７項から第２９項までに記載の各ビーム装置
は、各ビームを細く絞る手段と該ビームを試料上で任意
に偏向する手段とを少なくとも具備したことを特徴とす
る第２７項から第２９項までに記載のいずれかのパター
ン形成方法。
３１．第２６項記載のパターン形成装置と第３０項記載
の位置計測手段とは、同一のビームで行うことを特徴と
する第１項記載のパターン形成方法。
３２．第２６項記載のパターン形成装置と第３０項記載
の位置計測手段とは、異なるビームで行うことを特徴と
する第１項記載のパターン形成方法。
３３．第３２項記載のパターン形成方法において、試料
のパターン形成面と位置計測面とは、試料の両面のそれ
ぞれの面であることを特徴とする第１項記載のパターン
形成方法。
３４．第１９項記載の配線の断線やショート等の不良の
測定手段は、第３１項から第３３項までに記載の位置計
測手段のいづれかを使用することを特徴とする第１９項
記載のパターン形成方法。
３５．第１９項記載の配線の断線やショート等の不良の
測定手段は、配線に電位もしくはその電位変化を与える
手段と該電位もしくは該電位変化を計測する手段を少な
くとも具備したことを特徴とする第１９項記載のパター
ン形成方法。
３６．第１項記載の位置計測は、パターン形成前に必要
なパターン計測のすべての計測をおこなうことを特徴と
する第１項記載のパターン形成方法。
３７．第１項記載の位置計測は、パターン形成毎に計測
を逐次おこなうことを特徴とする第１項記載のパターン
形成方法。
３８．第１項記載の位置計測は、全数の既設パターンの
位置を計測することを特徴とする第１項記載のパターン
形成方法。
３９．第１項記載の位置計測は、既設パターンの複数個
をサンプリングし、その位置を計測することを特徴とす
る第１項記載のパターン形成方法。
４０．第１項記載の位置計測は、既設パターンとは別に
複数個の基準マークを設け、この基準マークの位置を計
測することを特徴とする第１項記載のパターン形成方法
。
４１．第１項記載の位置計測は、形成するパターンの全
面を最小パターン以下に画素分割してパターンのあり、
なしで位置を計測することを特徴とする第１項記載のパ
ターン形成方法。
４２．第１項から第４１項記載のパターン形成方法によ
り製造されたことを特徴とする厚膜薄膜多層配線基板。
４３．第４２項記載の厚膜は、セラミックス基板で形成
されていることを特徴とする厚膜薄膜多層配線基板。