JPS6066119A - 厚膜多層印刷基板の印刷ずれ検査方法 - Google Patents
厚膜多層印刷基板の印刷ずれ検査方法Info
- Publication number
- JPS6066119A JPS6066119A JP17311983A JP17311983A JPS6066119A JP S6066119 A JPS6066119 A JP S6066119A JP 17311983 A JP17311983 A JP 17311983A JP 17311983 A JP17311983 A JP 17311983A JP S6066119 A JPS6066119 A JP S6066119A
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- conductive
- layer conductor
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- Pending
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は厚膜多層印刷基板の印刷ずれ検査方法に関する
。
。
絶縁基板上に下層導体、抵抗体、上層導体等を順次印刷
形成して得られる厚膜多層印刷基板においては、下層導
体を基準とした下層導体と抵抗体、もしくは下層導体と
上層導体間の位置合せは正確に行われる必要がある。従
来、この位置合せは下層導体印刷形成時に基板の電子回
路を構成しない余白部分に位置合せ基準となる標識を印
刷形成し。
形成して得られる厚膜多層印刷基板においては、下層導
体を基準とした下層導体と抵抗体、もしくは下層導体と
上層導体間の位置合せは正確に行われる必要がある。従
来、この位置合せは下層導体印刷形成時に基板の電子回
路を構成しない余白部分に位置合せ基準となる標識を印
刷形成し。
後に続く抵抗体あるいは上層導体を印刷形成する際に前
記の標識を目印として行われていた。すなわち、この標
識を基準として抵抗体あるいは上層導体の印刷位置の位
置決めを行い、さらにこれらを印刷する際には印刷と同
時に前記標識上に新たに位置ずれ検知のだめの標識を重
ねて印刷し、両標識間のずれの状態を調べることにより
印刷後の下層導体と抵抗体もしくは上層導体間の位置ず
れの状態を知ろうとするものであった。しかしながら、
この方法では、印刷後における実際の位置ずれの状態を
知る作業は、目視で行わざるを得す、作業効率が甚だ低
いものであった。また、目視による判断は往々にして誤
ることが多く、正確な位置ずれの検査も余り期待し得な
いものであった。
記の標識を目印として行われていた。すなわち、この標
識を基準として抵抗体あるいは上層導体の印刷位置の位
置決めを行い、さらにこれらを印刷する際には印刷と同
時に前記標識上に新たに位置ずれ検知のだめの標識を重
ねて印刷し、両標識間のずれの状態を調べることにより
印刷後の下層導体と抵抗体もしくは上層導体間の位置ず
れの状態を知ろうとするものであった。しかしながら、
この方法では、印刷後における実際の位置ずれの状態を
知る作業は、目視で行わざるを得す、作業効率が甚だ低
いものであった。また、目視による判断は往々にして誤
ることが多く、正確な位置ずれの検査も余り期待し得な
いものであった。
本発明は上記の問題点に鑑み成されたものであり、厚膜
多層印刷基板における下層導体と抵抗体、あるいは下層
導体と上層導体間の位置ずれ検査を電気的に行い得る厚
膜多層印刷基板の印刷ずれ検査方法を提供することを目
的とする。
多層印刷基板における下層導体と抵抗体、あるいは下層
導体と上層導体間の位置ずれ検査を電気的に行い得る厚
膜多層印刷基板の印刷ずれ検査方法を提供することを目
的とする。
〔発明の概観〕
上述の目的を果すため、本発明では以下の如き印刷ずれ
公差測定用標識を設は厚膜多層印刷基板の印刷ずれ検査
を行うものである。すなわち、本発明における印刷ずれ
公差測定用標識は、同心状に配置された相似形状の複数
の導電性標識から成り、第１の導電性標識は下層導体印
刷形成時に基板の余白部に形成され、第２の導電性標識
は、抵抗体もしくは上層導電体印刷形成時に、第１の導
電性標識に対して位置ずれ公差に相当する間隔を置いて
形成されるものである。上記のｆｇｌ、Ｍ２の導電性標
識から成る位置ずれ公差測定用標識によれば、第１．第
２の導電性標識間の導電状態を測定することにより１位
置ずれが許容範囲内にあるか否かが容易に判別できるの
である。
公差測定用標識を設は厚膜多層印刷基板の印刷ずれ検査
を行うものである。すなわち、本発明における印刷ずれ
公差測定用標識は、同心状に配置された相似形状の複数
の導電性標識から成り、第１の導電性標識は下層導体印
刷形成時に基板の余白部に形成され、第２の導電性標識
は、抵抗体もしくは上層導電体印刷形成時に、第１の導
電性標識に対して位置ずれ公差に相当する間隔を置いて
形成されるものである。上記のｆｇｌ、Ｍ２の導電性標
識から成る位置ずれ公差測定用標識によれば、第１．第
２の導電性標識間の導電状態を測定することにより１位
置ずれが許容範囲内にあるか否かが容易に判別できるの
である。
以下１本発明の一実施例を図面を用いて説明する。第１
図において（１）は絶縁基板であり、この基板（１）上
の余白部（２）に位置ずれ公差測定用標識（３）が印刷
形成される。標Ｒ（３）は、同心状に配置されるふたつ
の導電性標識（３ａ）、 （３ｂ）から成る。第１の導
電性標識（３ａ）は、基板（り上に印刷形成される下層
導体（図示せず）を印刷する際同時に印刷形成されるも
のであり、材質は下層導体と同一の導電性物質である。
図において（１）は絶縁基板であり、この基板（１）上
の余白部（２）に位置ずれ公差測定用標識（３）が印刷
形成される。標Ｒ（３）は、同心状に配置されるふたつ
の導電性標識（３ａ）、 （３ｂ）から成る。第１の導
電性標識（３ａ）は、基板（り上に印刷形成される下層
導体（図示せず）を印刷する際同時に印刷形成されるも
のであり、材質は下層導体と同一の導電性物質である。
この導電性標識（３ａ）の形状は任意であり、第２図０
）、←〉、（ハ）にそれぞれ示す如く円形。
）、←〉、（ハ）にそれぞれ示す如く円形。
四角形、六角形等種々考えられる。一方、第２の導電性
標識（３ｂ）は、抵抗体もしくは上層導体印刷形成時に
同時に印刷形成されるものであり、前記第１の導電性標
識（３ａ）とは相似形であり、かつ第１の導電性標識（
３ａ）を囲むべく環状となっている。
標識（３ｂ）は、抵抗体もしくは上層導体印刷形成時に
同時に印刷形成されるものであり、前記第１の導電性標
識（３ａ）とは相似形であり、かつ第１の導電性標識（
３ａ）を囲むべく環状となっている。
また、この第２の導電性標識（３ｂ）の材質は、導電性
標識（３ｂ）が抵抗体印刷形成時か上層導体印刷形成時
に形成されるかの別に応じそれぞれ同一の材料である抵
抗体、上層導体が用いられる。
標識（３ｂ）が抵抗体印刷形成時か上層導体印刷形成時
に形成されるかの別に応じそれぞれ同一の材料である抵
抗体、上層導体が用いられる。
の相対位置が適正な場合には、第１の導電性標識（３ａ
）は第２の導電性標識（３ｂ）の中心に位置し。
）は第２の導電性標識（３ｂ）の中心に位置し。
両者は第２図、第３図に示す如く印刷ずれの公差に相当
する間隔ｄを隔てて形成されるように位置決めされてい
る。したがって、第１．第２の導電性標識（３ａ）、
（３ｂ）は、前記相対位置の位置ずれ（印刷ずれ）が公
差範囲内に収まっている場合には非接触となる。
する間隔ｄを隔てて形成されるように位置決めされてい
る。したがって、第１．第２の導電性標識（３ａ）、
（３ｂ）は、前記相対位置の位置ずれ（印刷ずれ）が公
差範囲内に収まっている場合には非接触となる。
上述の如き第１．第２の導電性標識（３ａ）、 （３ｂ
）から成る印刷ずれ公差測定用標識（３）を用いての印
刷ずれの検査は、第１．第２の導電性標識（３ａ）。
）から成る印刷ずれ公差測定用標識（３）を用いての印
刷ずれの検査は、第１．第２の導電性標識（３ａ）。
（３ｂ）間の導通状態を知ることにより行われる。すな
わち、第１図、第３図に示すように導電性標識（３ａ）
、 （３ｂ）にプローブ（４）を当て、グローブ（４）
間の導通を測定し、導通状態にあれば印刷ずれが許容範
囲を越えており、作成された厚膜多層印刷基板内に収ま
る許容できる状態のものであることが分るのである。
わち、第１図、第３図に示すように導電性標識（３ａ）
、 （３ｂ）にプローブ（４）を当て、グローブ（４）
間の導通を測定し、導通状態にあれば印刷ずれが許容範
囲を越えており、作成された厚膜多層印刷基板内に収ま
る許容できる状態のものであることが分るのである。
なお、上述の説明では第１の導電性標識（３ａ）を下層
導体印刷形成時に、また第２の導電性標識（３ｂ）を抵
抗体もしくは上層導体印刷形成時にそれぞれ印刷形成す
ると述べたが、これを逆に下層導体印刷形成時に先にＭ
２の導電性標ａ（ａｂ）を形成し１次いで後から第１
の導電性標識（３ａ）を設けるようＫしても良い。
導体印刷形成時に、また第２の導電性標識（３ｂ）を抵
抗体もしくは上層導体印刷形成時にそれぞれ印刷形成す
ると述べたが、これを逆に下層導体印刷形成時に先にＭ
２の導電性標ａ（ａｂ）を形成し１次いで後から第１
の導電性標識（３ａ）を設けるようＫしても良い。
本発明の印刷ずれ検査方法によれば、従来、目視により
行われていた印刷ずれ検査を電気的に行うことができる
ようになり、厚膜基板の印刷ずれ検査を自動化すること
ができる。また、目視による検査には誤りがつきもので
あったが、これを電気的に行い得るため、正確な検査を
短時間にできるようになる。さらに本発明の検査方法に
よれば印刷ずれがどの方向に発生しても検知可能であり
。
行われていた印刷ずれ検査を電気的に行うことができる
ようになり、厚膜基板の印刷ずれ検査を自動化すること
ができる。また、目視による検査には誤りがつきもので
あったが、これを電気的に行い得るため、正確な検査を
短時間にできるようになる。さらに本発明の検査方法に
よれば印刷ずれがどの方向に発生しても検知可能であり
。
誤りのない検査が保証される。
第１図は本発明の印刷ずれ検査方法を説明するための厚
膜多層印刷基板の一部斜視図、第２図はための厚膜多層
印刷基板の断面図である。 １・・・絶縁基板 ２・・・余白部分 ３・・・印刷ずれ公差測定用標Ｒ３ａ・・・第１の導電
性標識一 ３６・・・嬉２の導電性標誠 ４・・・グローブ代理人
弁理士 則近憲佑 （ほか１名）第１図 第 ２ 図 （Ａ） （ロ） （９
膜多層印刷基板の一部斜視図、第２図はための厚膜多層
印刷基板の断面図である。 １・・・絶縁基板 ２・・・余白部分 ３・・・印刷ずれ公差測定用標Ｒ３ａ・・・第１の導電
性標識一 ３６・・・嬉２の導電性標誠 ４・・・グローブ代理人
弁理士 則近憲佑 （ほか１名）第１図 第 ２ 図 （Ａ） （ロ） （９
Claims (1)
- 絶縁基板上に下層導体、抵抗体、上層導体等を順次積層
し電子回路を構成してなる厚膜多層印刷基板を印刷形成
するに際し、前記下層導体を基準とした前記抵抗体もし
くは前記上層導体間との相対位置の位置ずれを検知する
ための印刷ずれ検査方法において、任意形状の第１の導
電性標識ならびにこの第１の導電性標識と相似形であり
かつ環状の第２の導電性標識のいずれか一方を前記下層
導体印刷形成時に、また他方の導電性標識を前記抵抗体
もしくは上層導体印刷形成時に、前記相対位置が適正な
場合には第１の導電性標識が第２の導電性標識の中心に
両導電性標識が非接触の状態で印刷ずれ公差に相当する
間隔を隔てて位置する如く前記絶縁基板上の前記電子回
路を構成しない余白部分に印刷形成し、この第１．第２
の導電性標識間の導通状態を測定することにより、導通
していない場合には印刷ずれが許容される公差内に収ま
っていることが確認できることを特徴とする厚膜多層印
刷基板の印刷ずれ検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17311983A JPS6066119A (ja) | 1983-09-21 | 1983-09-21 | 厚膜多層印刷基板の印刷ずれ検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17311983A JPS6066119A (ja) | 1983-09-21 | 1983-09-21 | 厚膜多層印刷基板の印刷ずれ検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066119A true JPS6066119A (ja) | 1985-04-16 |
Family
ID=15954487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17311983A Pending JPS6066119A (ja) | 1983-09-21 | 1983-09-21 | 厚膜多層印刷基板の印刷ずれ検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319395A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 厚膜薄膜混成多層配線基板の製造方法 |
| CN110953952A (zh) * | 2019-12-03 | 2020-04-03 | 杭州电子科技大学 | 一种基于公差的几何要素尺寸和位置的模拟装置及方法 |
-
1983
- 1983-09-21 JP JP17311983A patent/JPS6066119A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319395A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 厚膜薄膜混成多層配線基板の製造方法 |
| CN110953952A (zh) * | 2019-12-03 | 2020-04-03 | 杭州电子科技大学 | 一种基于公差的几何要素尺寸和位置的模拟装置及方法 |
| CN110953952B (zh) * | 2019-12-03 | 2021-07-02 | 杭州电子科技大学 | 一种基于公差的几何要素尺寸和位置的模拟装置及方法 |
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