JP3087899B2 - 厚膜薄膜混成多層配線基板の製造方法 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、多層配線に用いる配線基板及びそれにLSI
を実装したモジュールに係り、特に高密度でしかも製造
において高信頼性、高歩留まりに好適な厚膜薄膜混成多
層配線基板の製造方法に関する。

【従来の技術】

１つのセラミック配線基板上にLSIチップを搭載させ
る技術は、大型コンピュータ等の大規模、高速デジタル
システムの主流をなす実装技術となりつつある。またこ
の技術に用いられる多層配線基板の技術的進歩も著しい
ものがある。 例えば、現在では、グリーンシート法で絶縁層として
セラミックスやガラスセラミックス、配線導体としてタ
ングステンやモリブデンから成る厚膜配線基板を形成し
た後、その上部表面に薄膜法で配線部を形成する厚膜薄
膜混成多層基板の検討が盛んに進められている。この厚
膜薄膜混成多層基板における問題点の１つは、厚膜配線
基板の形成工程における焼結収縮ばらつきが大きいこと
である。これに依り、厚膜配線基板と薄膜配線部との接
合部におけるパターン間に位置ずれが発生し、接続不良
を招来するということである。ちなみに、現状では厚膜
配線基板の中心部からその周辺部までの寸法公差は±0.
5％程度に抑えるのが限度である。したがって、中心部
から周辺部までの距離を50mmとすると、最大±250μｍ
の位置ずれが生じることになる。 このような厚膜配線基板の収縮率のばらつきに起因す
る接続不良という問題を解決するための従来技術の１つ
を第２図に示す（特開昭58−73193号公報参照）。第２
図において、アルミナ多層基板（厚膜配線基板）１はタ
ングステンの焼結体からなるグランド、電源層２及びバ
イア部（厚膜配線端子）３をその内層に有している。バ
イア部３はアルミナ絶縁層４のバイアホールにタングス
テンペーストを埋め込んで形成されたものであり、その
径は厚膜配線基板１の収縮率のばらつきを予め見込んで
大径に設定されている。例えば、基板寸法が50mmの場合
は250μｍ以上となる。また、符号５はポリイミドから
成る絶縁層であり、それにはコーティングされたプレポ
リマー溶液が熱硬化して完全にポリイミド化した後、レ
ジストを用いたホトリソグラフィー技術によりバイアホ
ールが形成される。さらに、このバイアホールと絶縁層
５上に配線６が形成されている。これら絶縁層５と配線
６とを交互に形成して薄膜配線部７が形成されている。
この厚膜薄膜配線基板では、バイア部３の径を大径（約
500μｍ）に設定することにより、厚膜配線基板１の収
縮率のばらつきによる位置ずれを吸収することができ、
接続不良を防止することができる。 また第３図には、バイア径を150μｍ〜200μｍに保ち
ながら、バイア部３の上端部表面に直径約1mmで膜厚約
３μｍ程度の円板状のパラジウム等のメタルパッド８を
形成した例を示す。この場合は、円板状のメタルパッド
８を形成することで厚膜配線基板１の収縮率のばらつき
による位置ずれを吸収することができ、接続不良を防止
することができる（特開昭61−22691号公報参照）。

【発明が解決しようとする課題】

最近のLSIの高機能・高密度化の進歩は急激であり、
現状でもLSIの端子ピッチは約450μｍ、端子径は約200
μｍのレベルである。この様な高密度化を達成する上で
上部の薄膜回路のみならず、厚膜回路での高密度化が必
須である。しかしながら、上記した従来の基板には以下
の様な欠点がある。即ち、第２図の例では、バイア部３
の径を約0.5mmに拡大し、第３図の例では厚膜基板上の
円板状のメタルパッド径を1mmとバイア径より更に拡大
しているため多層基板の高密度化、及び高歩留化が阻害
されることになる。厚膜回路のより高密度化を進める上
では、上記従来例のようにバイア径を約0.5mmにも拡大
したり、あるいは厚膜基板上の円板状の導体径を1mmと
バイア径より更に拡大することは許されない。これらの
寸法を現状維持か、更には縮小しないことには、基板の
高密度化は不可能である。しかし、前記した内容からも
バイア径や円板状メタルパッドの径を縮小すると、接続
不良が増加することは自明である。 本発明の目的は、セラミックまたはガラスセラミック
等のセラミック多層配線基板の収縮率のばらつきに起因
してセラミック多層配線基板に埋設されるバイア部とセ
ラミック多層基板上に設ける薄膜多層配線回路に埋設さ
れる配線導体パターンとの間の接続不良を防止し、且つ
高密度の厚膜薄膜混成多層配線基板を製造することがで
きるようにした厚膜薄膜混成多層配線基板の製造方法を
提供することにある。 また、本発明の他の目的は、セラミック多層配線基板
とその上の薄膜多層配線回路との間の接続不良を防止
し、しかもセラミック多層配線基板に埋設されるバイア
部において生じた断線欠陥や短絡欠陥をLSI素子を接続
実装するための薄膜多層配線回路で救済して高品質の厚
膜薄膜混成多層配線基板を安価に製造できるようにした
厚膜薄膜混成多層配線基板の製造方法を提供することに
ある。

【課題を解決するための手段】

上記目的を達成するために、本発明は、最上層の上面
の少なくとも周辺には複数の位置合わせマークが導体ペ
ーストを用いて印刷され、更に穿設されたバイアホール
に導体ペーストを埋込み、配線導体が導電ペーストを用
いて印刷された複数のセラミック基板を積層して焼結す
ることによって、前記複数の位置合わせマークが本来の
位置から収縮状態を反映させて上面の少なくとも周辺に
設けられ、下面から上面まで導かれる複数のバイア部が
埋設されたセラミック多層配線基板を成形するセラミッ
ク多層配線基板成形工程と、該セラミック多層配線基板
成形工程で成形されたセラミック多層配線基板の上面の
少なくとも周辺に設けられて本来の位置から収縮状態を
反映した複数の位置合わせマークの各々の位置を検出す
る位置合わせマーク位置検出工程と、前記セラミック多
層配線基板成形工程で成形されたセラミック多層配線基
板の上面に導体膜を成膜し、該成膜された導体膜上に塗
布された樹脂に対して前記位置合わせマーク位置検出工
程によって検出された本来の位置から収縮状態を反映し
た各々の位置合わせマークの位置を基準にして描画又は
露光し、現像して樹脂パターンを形成し、該形成された
樹脂パターンをマスクとして前記導体膜にエッチングを
施すことによって、各バイア部の面積より大きな面積を
有する各整合導体パターンを前記各バイア部に整合接続
して形成する整合導体パターン形成工程と、該整合導体
パターン形成工程で形成された各整合導体パターンに各
配線導体パターンが接続されるように、該各配線導体パ
ターンを前記各々の位置合わせマークの本来の位置を元
にする標準位置に複数層にして絶縁層に埋設した薄膜多
層配線回路を前記セラミック多層配線基板の上面に形成
し、該薄膜多層配線回路の上面に前記各配線導体パター
ンに接続され、且つ半導体素子を接続実装するための複
数の接続端子を配設して形成する薄膜多層配線回路形成
工程とを有することを特徴とする厚膜薄膜混成多層配線
基板の製造方法である。 特に、本発明は、最上層のセラミック基板の上面に複
数の位置合わせマークを内層導体と一緒に印刷し、これ
らセラミック基板を積層して焼結してセラミック多層配
線基板を成形することによって、該セラミック多層配線
基板の収縮率のばらつきが複数の位置合わせマークの位
置として現れることに着目し、このセラミック多層配線
基板の上面の少なくとも周辺に形成された複数の位置合
わせマークの各々の位置を検出し、この検出された各々
の位置合わせマークの位置を基準にして描画又は露光
し、現像することによって樹脂パターンを形成し、該樹
脂パターンをマスクとしてエッチングを施すことによっ
て各バイア部の面積より大きな面積を有する各整合導体
パターンを前記各バイア部に整合接続して形成すること
によって、セラミック多層配線基板の収縮率のばらつき
に起因する各バイア部とセラミック多層配線基板上に設
ける薄膜多層配線回路に標準位置で埋設される配線導体
パターンとの間の接続不良を防止することが可能とな
る。 また、本発明は、前記厚膜薄膜混成多層配線基板の製
造方法における整合導体パターン形成工程において、整
合導体パターンの形成を、マスク露光を用いて行うこと
を特徴とする。 また、本発明は、前記厚膜薄膜混成多層配線基板の製
造方法における整合導体パターン形成工程において、整
合導体パターンの形成を、電子線描画を用いて行うこと
を特徴とする。このように、電子線描画を用いれば、マ
スク露光を用いる場合と比較して各バイア部に対して各
領域毎に、あるいは個別毎に対応させた整合導体パター
ンを形成することができる。 また、上記他の目的を達成するために、本発明は、最
上層の上面の少なくとも周辺には複数の位置合わせマー
クが導体ペーストを用いて印刷され、更に穿設されたバ
イアホールに導体ペーストを埋込み、配線導体が導電ペ
ーストを用いて印刷された複数のセラミック基板を積層
して焼結することによって、前記複数の位置合わせマー
クが本来の位置から収縮状態を反映させて上面の少なく
とも周辺に設けられ、下面から上面まで導かれる複数の
バイア部が埋設されたセラミック多層配線基板を成形す
るセラミック多層配線基板成形工程と、該セラミック多
層配線基板成形工程で成形されたセラミック多層配線基
板に埋設されたバイア部に断線欠陥若しくは短絡欠陥が
存在するか否かを検査する検査工程と、前記セラミック
多層配線基板成形工程で成形されたセラミック多層配線
基板の上面の少なくとも周辺に設けられて本来の位置か
ら収縮状態を反映した複数の位置合わせマークの各々の
位置を検出する位置合わせマーク位置検出工程と、前記
セラミック多層配線基板成形工程で成形されたセラミッ
ク多層配線基板の上面に導体膜を成膜し、該成膜された
導体膜上に塗布された樹脂に対して前記位置合わせマー
ク位置検出工程によって検出された本来の位置から収縮
状態を反映した各々の位置合わせマークの位置を基準に
して描画又は露光し、現像して樹脂パターンを形成し、
該形成された樹脂パターンをマスクとして前記導体膜に
エッチングを施すことによって、各バイア部の面積より
大きな面積を有する各整合導体パターンを前記各バイア
部に整合接続して形成する整合導体パターン形成工程
と、該整合導体パターン形成工程で形成された各整合導
体パターンに各配線導体パターンが接続されるように、
該各配線導体パターンを前記各々の位置合わせマークの
本来の位置を元にする標準位置に複数層にして絶縁材に
埋設した薄膜多層配線回路を前記セラミック多層配線基
板の上面に形成し、該薄膜多層配線回路の上面に前記各
配線導体パターンに接続され、且つ半導体素子を接続実
装するための複数の接続端子を配設して形成する薄膜多
層配線回路形成工程と、前記検査工程でセラミック多層
配線基板に埋設されたバイア部に断線欠陥若しくは短絡
欠陥が存在すると検査された際、前記セラミック多層配
線基板における欠陥のバイア部から正常なバイア部へと
前記薄膜多層配線回路形成工程で形成する薄膜多層配線
回路における前記各接続端子に接続される配線導体パタ
ーンで接続変更する接続変更工程とを有することを特徴
とする厚膜薄膜混成多層配線基板の製造方法である。 また、セラミック多層配線基板の上面に導かれた各バ
イア部に接続した整合導体パターンを形成することは、
次のような方法で達成することもできる。即ち、厚膜
基板表面のバイアホールの位置を基板端部や基板中央部
のバイアホール等を選定して測定する。各基板の収縮
状態を数種類のパターンに分類する。各パターンに対
応した接続導体のマスクを準備しこれを用いて、接続導
体パッドを形成する。これを更に効率良く実施するため
次の様な方法を用いた。（１）厚膜配線端子の位置及び
薄膜配線の位置を基に、電子線描画方式で個々の基板及
び端子毎に対応した接続導体パッドを形成する。（２）
厚膜配線端子の位置及び薄膜配線の位置を基に、ドット
プリンタ方式の印刷機で個々の基板及び端子毎に対応し
た接続導体パッドを形成する。 また、高密度化及び基板歩留を向上する上で、厚膜配
線基板における信号配線のバイアホールの径を50μｍ乃
至150μｍとした。 また、光学的または２次電子像からのバイアホール等
の位置検出を容易にするために、厚膜配線基板の薄膜回
路を形成する表面に基板焼成前に５箇所以上の位置検出
マークを形成することにした。また、場合によっては位
置検出マークを厚膜配線基板の薄膜側表面上に露出した
厚膜配線端子で代用することも可能である。 更に高密度配線化を容易に達成するために、接続導体
パッドの形状を楕円状または帯状とし、それらの接続導
体パッドの幅を50μｍ乃至500μｍとした。 また、接続導体パッドの材料を銀／パラジウム，白
金，銅，アルミニューム，金，ニッケル，クロム，タン
グステン，モリブデンの内から選ばれた少なくとも一種
類以上の金属で形成するようにした。

【作用】

積層焼結して形成されるセラミック多層配線基板の表
面の位置合わせマークは、通常のマスクやスクリーンの
位置合わせマークと異なり次の３つの役目を持ってい
る。即ち、セラミック多層配線基板の上に重ねる薄膜
回路パターンの位置合わせの指標、セラミック多層配
線基板の積層焼結による収縮率分布の定量、前記を
基にしての各厚膜導体（バイヤ部）の位置の推定であ
る。これらの役目に達成する上で、少なくとも基板中央
部１ヵ所及び周辺部４ヵ所の計５ヵ所に導体ペーストを
用いて印刷された位置合わせマークを焼結して形成する
必要がある。焼結時の温度分布が均一でない場合は、基
板は複雑な収縮をするため、さらに多くの位置合わせマ
ークが必要となり、場合によっては厚膜導体（バイヤ
部）自身を位置合わせマークとして、その位置検出も必
要となる。各接続導体パッド（整合導体パターン）は、
一端をセラミック多層配線基板の厚膜導体（バイヤ部）
に接続し、他端をその上の薄膜配線パターン（標準位置
の配線導体パターン）に接続する必要がある。これを実
現するには、薄膜配線パターン（標準位置の配線導体パ
ターン）の位置関係は作成する薄膜パターンより既知で
あり、またセラミック多層配線基板の厚膜導体の位置
は、上記位置合わせマークを基準にした位置検出法によ
り検知できる。これを基に、下記の様にして接続導体パ
ッド（整合導体パターン）を形成する。 厚膜多層配線基板の厚膜導体の位置ずれを数種類のパ
ターンに分類し、各パターンに対応したマスクを準備し
これを用いてマスク露光により、接続導体パッドを形成
する。 厚膜多層配線基板の厚膜導体の位置及び薄膜配線パタ
ーンの位置を基に、電子線描画方式で個々の基板及び厚
膜導体毎に対応した接続導体パッドを形成する。 また接続導体パッドの材料として、銀／パラジウム，
白金，銅，アルミニューム，金，ニッケル，クロム，タ
ングステン，モリブデンの内から選ばれた少なくとも一
種類以上の金属で形成することにより、厚膜基板の導体
材料として用いられる銀／パラジウム，白金，銅，タン
グステン，モリブデン，金、及び、薄膜配線回路の導体
材料として用いられる銅，金，アルミニュウムと両立し
て、長期的な寿命を確保できる（厚膜薄膜）混成多層配
線基板を実現できる。 上記のことは、薄膜層の中での層間の電気的な接続に
対しても適用できる。特に、厚膜基板の収縮率の変動が
大きく、一層だけでは変動をすべて吸収できない場合に
は、数層に分けて変動を吸収することができる。 また、前記構成によれば、厚膜多層配線基板に埋設さ
れるバイヤ部において断線欠陥や短絡欠陥が生じた場
合、高価な厚膜多層配線基板を廃棄することなく、救済
することが可能となり、その結果、大幅な原価低減およ
び省資源化を実現することができる。 また、前記構成によれば、厚膜多層配線基板等の被検
査対象基板に対して埋設された多数の導体に対して均一
に、且つ確実に所定の電位を付与することによって断線
欠陥や短絡欠陥を見逃すこと無く確実に検出することが
できる。

【実施例】

実施例1. 以下、第１図に示す実施例により本発明を具体的に説
明する。第１図は厚膜薄膜多層配線基板の製造法を述べ
たものである。 セラミック厚膜配線基板10は、５つのアルミナ基板11
を備えており、各アルミナ基板11上にタングステンもし
くはモリブデン等のペーストで内層導体12及び表面に位
置合わせマーク15が印刷され、個々のアルミナ基板11が
積層された後焼結されてなるものである。このセラミッ
ク厚膜配線基板10内には、バイア部（セラミック配線端
子部）13が形成されている。このバイア部13は、各アル
ミナ基板11を貫通する様にしてあけられたバイアホール
にタングステンもしくはモリブデンのペーストが埋め込
まれ、その後焼結されて形成されたものである。なお、
基板10の裏面（下面）には、そこから露出するバイア部
13を覆う様にして、ランド14が形成されている。 また、セラミック厚膜配線基板10の表面（上面）に
は、そこから露出するバイア部13に電気的に接続する様
にして接続導体パッド16が形成されている。この接続導
体パッド16の形状は、楕円状または両端が半円の帯状で
あり、その幅の最大値は50μｍ乃至500μｍである。こ
の接続導体パッド16がその上に形成される薄膜配線基板
20中の配線用導体22とバイア部13との整合接続を行なう
ための整合層62となっている。 なお、基板10の寸法が100mm角の場合は、バイア部13
の径は50〜150μｍ程度である。 整合用の接続導体パッド16の形成方法は下記の様に行
う。（１）接続導体パッド16の成膜前に位置合わせマー
ク15の位置、場合によっては主要なバイア部の位置を電
子ビームの二次電子像や光学像のパターン認識技術を利
用して検出する。（２）基板に接続導体パッドとなる金
属膜を形成する。この場合、セラミック基板の収縮率ば
らつきを考慮して金属膜を広めに形成する。場合によっ
ては、バイア部近傍を金属膜で全面成膜する。成膜の方
法としては、次の２種類がある。即ち、成膜を印刷で
行う場合：金，銀／パラジウム，白金，銅の内の少なく
とも一種類を用いて印刷法で形成し、その後焼成する、
成膜を蒸着，スパッタ等の薄膜技術で行う場合：アル
ミニューム，金，銅，ニッケル，クロム、の内の少なく
とも一種類を用いて蒸着，スパッタ法で形成する。成膜
時、位置合わせマークは基板表面に現われているか、透
明な皮膜に覆われている等の状態になければならない。
（３）接続導体パッド16となるべき金属膜の上に電子ビ
ームに感度を持ち、電子ビームの照射により硬化し、そ
の後の現像操作により溶解しないというネガタイプの樹
脂を塗布する。（４）（１）で求めた位置合わせマー
ク、場合によっては、主要なバイア部の位置の、規定位
置からのずれを求め、この上に形成する薄膜回路との電
気的接続を可能とする接続導体パッドを形成すべく、そ
の接続導体パッドのパターン上のネガタイプ樹脂に電子
ビームをパターニングして照射する。（５）ネガタイプ
樹脂を現像液を用いて現像し、電子ビームが照射されな
かった部分の樹脂を除去する。（６）硝酸等膜形成金属
のエッチングに適したエッチング液を用いて、表面に樹
脂の被覆されていない部分の金属膜を除去する。（７）
残った金属膜を熱処理して緻密で強固にセラミック基板
に接着した接続導体パッド16を形成する。 その上に形成する薄膜回路20は、絶縁層21としてポリ
イミド樹脂，酸化珪素等を、導体22として、アルミニュ
ーム，金，銅等を用いて通常の薄膜技術により形成す
る。また、薄膜回路最上部に形成されたパッド23には、
LSI30の接続端子31を半田32等を使用して接続し、モジ
ュールを完成させる。 ここで、本発明による接続導体パッドパターン16の位
置の決定法が従来の電子ビーム描画装置における位置決
定法とは概念的に全く異なる事を説明しておく。 第１図は、既に述べたように、本発明のパターン位置
決定法によりパッドパターンを形成した場合のセラミッ
ク配線基板上の薄膜配線部の構造をも示しており、第４
図は従来法によりパッドパターンを形成した場合を示し
ている。 従来の電子ビーム描画法では特開昭63−190号公報に
示されるように１個又は複数個の位置合わせマーク15の
位置を検出し、その座標から次に描画すべきパッドパタ
ーンの位置を内挿により求めて描画していた。即ち、既
設パターンに合わせてパッドパターンを描画していた。
この方法によると、第４図に示すように、パッド16′は
既設のバイア部13の上に位置決めされた、バイア部13に
対して対称的に（同心円状）に形成される。このため、
LSI30との接続パッド23の位置からきまる導体22の標準
位置とは接続しない部分や、接続が中途半端なため電気
的導通が半断線（左端のパッドパターンがその一例）と
なることがあった。 これに対し、本発明の方法は標準マークを検出しバイ
ア部13の位置を求め、最終的に所望とする標準パターン
である上部のLSI30の端子位置からきまる導体22の位置
とが接続されるようにパッドパターン16を描画するもの
である。このようにしてパッド16を形成すれば、第１図
に示すごとく、接続不良の無い接続パターンが形成でき
る。 第５図は電子ビームによる接続導体パッドパターンの
描画装置例を示す。鏡体40は電子ビームが走行するにた
る真空に排気されている。電子銃41から放出された電子
ビーム43は電子レンズ42により細く絞られビームブラン
カ44,偏向器45を経て、試料ステージ46に搭載された厚
膜配線基板（試料）47に照射される。試料の大きさは10
0x100mm²である。電子ビームは計算機49からの指示にし
たがい100x100mm²の範囲にわたり偏向可能であり、これ
により、厚膜配線基板47上に接続導体パッド16のパター
ンを描く。 さて、既にのべたように厚膜配線基板47は焼成により
収縮している。この収縮率は基板毎に異なるし、同一基
板内でも面内でばらつくこともある。したがってパッド
パターン16を描画する位置はきめ細かく、描画に先立っ
て求めておく必要がある。本実施例では第１図のバイア
部13の形成時にバイア部13と相対位置が既知の位置合わ
せマーク15を形成しておく。第６図には位置合わせマー
ク15を５個設けた例を示した。描画に先立ち、基板の収
縮状態をこれらのマーク上に電子ビームを走査すること
により、その反射電子を検出器48により検出することに
よって求める。第７図に反射電子検出信号Seからバイア
部13の位置を推定する方法例を示した。 第７図（ａ）に示すように、基板47上の位置合わせマ
ーク15上を電子ビーム43で走査すると、マーク15のエッ
ジ部b,cより強い反射電子信号61が得られる。検出器48
の出力信号Seは第７図（ｂ）のようになる。この検出信
号の２つのピーク位置b,cよりマークの中心座標を求め
ることができる。 第７図（ａ）において60は接続導体パッド16のパター
ンを形成するためのレジスト層である。電子ビーム43の
エネルギーが十分高く、レジスの底のマーク15までビー
ムが浸入する場合はレジスト60はそのままでよいが、エ
ネルギーが低く、２層または３層レジストプロセスを用
いる場合は入射電子がマーク15まで届かない。この様な
ときはマーク部周辺のレジストを予めイオンビームを用
いるなどの手段で薄くするか、もしくは完全に除去して
マークを露出させるかしておく。こうして第６図におけ
るマーク15の座標を５個求める。本来マークがあるべき
位置を15′とすると、中心部のマークの座標を本来ある
べき位置に一致させると、例えば第６図に示すように、
全体的に基板が収縮したことにより、周辺部のマークは
本来あるべき位置15′よりも内側にずれた位置15にある
ことがわかる。このことから基板10の収縮率をX,Y両方
向に渡り予測することができる。即ちバイア部13の本来
あるべき位置13′に対し、収縮した基板上ではそれぞれ
13の位置にシフトしている。本来あるべき位置Ｐ′は、
第１図において、LSI30との接続端子23の位置から薄膜
配線20の設計に応じて決められた既知の位置（標準パタ
ーン位置）である。これに対し、基板上に既設のバイア
位置Ｐは前述したとおり測定値より計算することができ
る。これらの計算はCPU49により行う。 こうして描画データメモリー50に入力されたバイア位
置Ｐ′と検出された既設のバイア位置Ｐとからその差DP
＝Ｐ′−Ｐを求め、ＰとDPを座標データ生成部51に送り
出す。 全部のバイア部に対しこれらのデータが生成部51に記
憶される。このデータにもとづき接続パッド16のパター
ンが試料基板47上に電子ビーム描画される。描画に当っ
ては、座標データ生成部51からの座標データ52はD/A変
換器53を介して偏向器45に印加すべき偏向電圧に変換さ
れ、一方ビーム制御部54からのビーム制御信号55はビー
ムアンプ56を介してブランカに印加すべきブランキング
電圧57を発生させる。描画に用いるレジストはポジタイ
プでもネガタイプでも使いわけることができる。 また、上記説明では電子ビームは100mmx100mmの範囲
にわたって偏向できるものとした。しかし一般にビーム
を細く絞った状態でこのような大面積の偏向をすること
は容易ではない。この場合にはビームの偏向とステージ
の移動を併用したいわゆるステップ＆リピート方式を用
いてもよい。 上記実施例では、100x100mm²の全範囲にわったて５個
のマークで代表したが、収縮が全体でばらつく場合に
は、もっときめ細かくマーク検出する必要がある。第８
図は、そのような場合の実施例を説明する図である。厚
膜薄膜多層配線基板10は、100x100mm²の大きさであり、
該基板10には、直径50μｍのバイア部13が設計ピッチ15
0μｍでもって形成されている。 本実施例では特別な位置合わせマークのかわりにバイ
ア部自体を位置合わせマークとして用いる場合を説明す
る。基板10上を10x10mm²の大きさの複数のブロック63に
分割し、各ブロックごとにその中のバイア部13の位置を
計測して本来あるべき位置からのずれを求め、その後、
接続パターン16の形成を行った。 このような方式を採用することによって、バイア部の
位置を記憶するメモリ回路は、ブロック分割を行わない
方式の1/100の小規模のものとすることができた。又、
各ブロックごとに、パターン形成位置の校正を実施する
ことにより、高精度な接続パッドパターン16の形成が可
能となった。 第９図は、本発明に基づく他の実施例を示したもので
ある。厚膜薄膜多層配線基板10は、100x100mm²の大きさ
であり、該基板には、直径50μｍのバイア部13が設計ピ
ッチ150μｍでもって形成されている。 本実施例では、基板10に形成された現実のバイア部13
の基準パターン位置13′からのずれは、基板中心からの
距離に依存することに注目し、以下の方式を採用した。
即ち、同図（ｂ）に示すごとく、バイア部13からその標
準位置13′までの接続パッドパターン16の長さＬが、バ
イア部13のピッチ（即ち、150μｍ）の整数倍以下とな
るように、基板10上を同図（ａ）に示すごとく９個のブ
ロック63′に分割した。 その結果、ブロックＡでは、バイア部の本来位置から
のずれが150μｍ以下であったので、一層の接続パター
ンで位置ずれを補正した。ブロックＢでは、ずれの大き
さが、150〜300μｍであったので、二層の接続パタンで
もってバイア部13の位置補正を行った。同様にして、ブ
ロックＣでは、300〜450μｍのずれを、三層でもって補
正した。 以上の方法を用いることにより、基板10上に長い接続
パターンを形成する必要がなくなり、接続パターン形成
処理の簡易化と、歩留まりの向上を実現することができ
た。 第10図は、本発明に基づく他の実施例を示したもので
ある。厚膜薄膜多層配線基板10は、100x100mm²の大きさ
であり、該基板には、直径50μｍのバイア部13が設計ピ
ッチ150μｍでもって形成されている。基板10上には、
第10図64で示すような相互に間隔をおいた位置に、LSI
チップが配置されることになっている。従って、本実施
例では、前記したような分割ブロックを各LSIチップの
実装位置に対応させて、64で示すように分割した。 この様にすることにより、配線に不必要なブロック外
に存在するバイア部に対する接続パターンの形成を避け
ることができ、又、補正用接続パターンの形成も容易と
なった。 第11図は、本発明における他の実施例を説明するため
の図である。前記第８図に示された基板10上に形成され
たバイア部の、標準位置からのずれを計測したところ、
そのずれ量は、第11図にずれ量等高線a,b,cで示したご
とく、基板10の中心０を原点として、規則性を有してい
ることがわかった。 従って、基板の中心を原点とするｘ−ｙ座標系を考
え、接続パターンＬの長さを、 （但し、i,jは（i,j）番目のバイアス部の基板中心を標
準としたバイア部位置を示す。） で表せる式により決定した。ここで、係数ａ〜ｍは、第
11図に示されたずれ量を最小自乗法で近似することによ
り求めた。 以上の方式によって、接続パターンの長さＬを解析的
に決定することが可能となり、該パターン形成処理を簡
易化することができた。 第11図のようにバイア部の基準位置からのずれ量が、
基板中心０からの距離に依存している場合には、基板10
内を第８図に示したごとく、複数のブロック63に分割
し、更に、各ブロックの内部をより狭い副ブロック（図
示せず）に分割しても良い。 この様に多重分割することにより、各副ブロック毎に
は、位置に依存した補正を行い、同一副ブロック内で
は、一定の補正量を用いて描画を行うことが可能とな
り、接続パターン形成処理の簡易化，短時間化を実現す
ることが出来た。 第12図は、整合層62を設けて補正を行なう実施例を示
したものである。本実施例では、バイア部13と配線導体
22との位置ずれが大きいので整合のための配線をＸ方向
パターン16_XとＹ方向パターン16_Yとの上下２層に分けて
行った。16_Cは両層間の接続用導体部、16_Iは絶縁層であ
る。該二層の整合層の上に配線導体22を設けてLSIチッ
プとの接続を行った。この２層の整合層における接続パ
ターンの長さL_X,L_Yがなお長い場合には、各層における
パターン長をバイア部のピッチＤ以下となるように整合
層をさらに多層としても良い。 以上の実施例においては、厚膜配線基板10の歪を補正
するために、新たに、第１図に示したように整合パター
ン16を設けたり、第12図に示したように整合層62を設け
て補正を実施したが、薄膜配線基板20中の配線層の描画
データを変更することによっても、厚膜配線基板10側の
歪を補正し、整合接続させることができる。後述するい
ずれかの手法により、厚膜配線基板10上のバイア部の位
置計測を実行し、その測定データに一致するように、薄
膜配線基板20中の配線層の位置データを変更する。そし
て、これらの描画パターンデータの変更は、薄膜配線層
中の電源配線，信号配線，メタルパッドなどのパターン
データについて行うものとする。例えば、厚膜配線基板
10の歪を測定し、第12図に示した方法と同様に、Ｘ方
向,Y方向に分割し、配線導体22の位置をL_X,L_Yに対応し
た距離だけデータ変更した後該配線導体22のパターンを
作成する。同時に、これに接続される薄膜配線基板20中
の他の接続配線層もそれに見合った距離だけデータ変更
して作成する。この時、変更するデータの大きさは、最
も近くに存在する配線同志でも接触しないようにするた
めバイアピッチＤよりも小さくすることが重要である。 次にバイア部の断線や短絡等の不良対策について述べ
る。後述するようななんらかの手法により、厚膜配線基
板10中のバイア部の断線や他部との短絡を検出し、断線
バイア部及び短絡バイア部の使用を避けるように薄膜配
線基板20中の配線層の描画データを変更することによっ
て、厚膜配線基板10中に欠陥があっても正常に動作す
る。厚膜薄膜多層配線基板を作ることが可能となる。第
13図に、その一例を示す。厚膜配線基板10中に存在する
バイアA,B,C,D,Eの内バイアＢは断線であり、バイアＣ
はバイアＢと短絡していることが検出された。そこで、
バイアB,Cと薄膜配線基板側配線との接続を避け、図の
ように、近くに存在するバイアＡとＤを代りに使用す
る。このため、描画データを変更し、図のように接続パ
ターンを変更する。 上記は、既存の薄膜配線基板設計データに基く既存の
描画データを変更することにより接続位置の補正や変更
を実施したが、既存の描画データの変更ではなく、全く
新しく、上記の接続整合または接続変更を行なうための
接続パターンを発生させるための修正層を設けても実施
できる。 更に、第１図や第12図の実施例中で述べた整合層62の
中にこの描画データの変更や修正層によるパターン変更
の機能をも含ませることもできる。 以上の説明は、厚膜配線基板10中の欠陥検査結果によ
ることとしたが、最終的なLSIを接続する前、つまり、
厚膜配線基板10上に薄膜配線基板20を作成した後に、断
線，短絡の検査を実施して、その結果にもとづいて、描
画データを変更し、修正パターン（修正層）を介してLS
I30との接続を実施してもよい。 次にパターン形成手段として用いるエネルギービーム
について述べる。前述したパターン形成装置のパターン
形成手段には、電子ビームまたは光ビーム或いはイオン
ビームを用いることができる。またこれらのパターン形
成装置はビームを細く絞る手段とこの細く絞ったビーム
を試料の任意の位置に偏向移動させる偏向手段を備えて
いる。この両手段により、非常に微細な、例えば、電子
ビームであれば10nm程度の、光であれば100nm程度の、
イオンビームであれば数10nm程度の線幅のパターンを形
成することが可能である。 更に、前述した寸法計測手段にも、電子ビーム，イオ
ンビーム，光ビームを用いることが可能で、これらの寸
法計測手段にも収束手段と偏向手段を備えていることも
もちろんである。 これまで、パターン形成と位置計測を同一の電子ビー
ムを用いて行うことを述べたが、計測用の電子ビームを
特別に設けても良い。第14図にこの実施例を示した。パ
ターン形成用電子ビーム鏡体（図ではそのうちの集束レ
ンズ65と偏向器45のみを示した）の横に計測用の電子ビ
ーム鏡体が設けられている。計測用の電子ビーム鏡体は
計測用の電子銃69,計測用の収束レンズ67,計測用偏向コ
イル68,二次電子検出器66から構成されている。パター
ン形成用の電子ビーム鏡体と計測用電子ビーム鏡体との
試料基板47上での光軸位置は一定距離（Ｌ）だけ離れて
いるが、この値はあらかじめ計測しておくことで補正で
きる。この方式の利点は、１）パターン形成用電子ビー
ム43と計測用電子ビーム71とを異なった電子ビームエネ
ルギーに設定できる、２）パターン形成用電子ビーム系
よりも一層微小な電子ビーム径が得られるように専用の
電子光学系を計測用電子ビーム系に用いることができ
る、３）パターン形成と同時に位置計測が実行できるた
め時間短縮が図れる等である。尚、説明では、計測用に
も電子ビームを用いるとしたが、既に述べたように、他
のビーム、例えば光ビーム，イオンビームであっても良
い。 計測する対象物である試料（基板）47は、レーザー干
渉計等で精密に位置計測され、ステージ制御系59によっ
て再現性よく位置制御されるステージ46の上に載せられ
ている。このステージ46の移動と計測用電子ビーム71の
走査で得られた二次電子（反射電子でも良い）検出信号
とから、基板上の既設パターンを精密計測する。計測の
手法については、後述する。 試料（基板）47上の既設パターンがスルーホールのよ
うに表裏パターン画像が対応するものでは、パターンの
寸法計測を基板の裏面から行うことが可能である。第15
図はパターン寸法計測を裏面から行った実施例である。
構成要素は、第14図の場合と同じである。この方式の利
点は、第14図で述べた利点に加え、既設パターン上にレ
ジスト71が厚く塗布された状態でも、寸法を計測するこ
とが可能であることである。 本発明のパターン形成では、既設のパターン上に電子
ビーム等を用いて新たなパターンを形成していくが、既
設パターンの配線に断線や配線相互間の短絡等が存在す
る場合、その上にパターン形成を行うことは無意味であ
る。すなわち、最終段階での歩留まりを下げる結果にな
る。そこで、不良箇所を避けてパターン形成をするよう
にすれば歩留まりをあげることができる。本発明装置で
は、不良箇所を検知する機能を有し、その箇所を回避し
たパターン形成を行うようにすることができる。不良箇
所の検知には、１）パターン形成の電子ビームを用い
る、２）検査専用の電子ビーム装置を設ける、３）検査
専用の電子ビーム装置を裏面側に設ける、の三通りの方
法が考えられる。２）,3）の方法では寸法計測用の電子
ビーム装置と兼用することができる。 第16図はパターン形成用の電子ビームを検査に用いた
実施例である。試料基板72の下面側から電位供給電源75
の電位がブラシ73,電極74を介して基板中のバイア13に
与えられる。与える電位は直流でも、交流であっても良
い。交流であれば同期検出が可能になる。 不良箇所の検出は次のような方法で行う。パターン形
成用の電子ビーム43を基板72上に走査し、電位計測表示
装置76を用いて二次電子走査像を作る。電位が印加され
た試料を二次電子像で観察すると明暗のコントラストが
現われる。これは電位コントラストとして良く知られた
現象である。裏面から電位が印加されると、基板72の上
面にはどのような電位分布が現われるかは基板中の配線
の設計仕様からわかっている。そこで期待信号波形と観
測信号波形から基板の断線や短絡の箇所を知ることがで
きる。第16図にように二次電子検出器66の前に反射グリ
ッド78を置き、これに負電位を与えることにより得られ
る二次電子像上の電位コントラストを強調することがで
きる。 上記は、パターン形成用の電子ビーム43を検査用の電
子ビームと兼用した実施例を示したが、既に述べたよう
に検査専用の電子ビーム装置を設けることも可能であ
る。まず、基板の表側に設ける場合の実施例を第17図に
示す。この図では検査専用の電子ビーム装置を設ける例
を示しているが、寸法計測用の電子ビーム装置と兼用す
ることがより有効である。この兼用の場合には二次電子
検出器66の前面に反射グリッド78を設けておく。そし
て、寸法計測に用いる場合には反射グリッド78には正電
位を印加し、検査の場合には負電位を印加する。また、
測定する基板72の主体はセラミックス等の絶縁物なの
で、検査の場合にも絶縁物表面への帯電を避けるために
1kV以下の低エネルギーの電子ビームを用いる必要があ
る。検査の方法は第16図の説明と同じである。 次に基板の裏面から検査を行う方法の実施例を第18図
に示す。この場合にも第15図で示した寸法計測用の電子
ビーム装置と兼用することが可能である。二次電子検出
器66の前面には、やはり、電位コントラストを強調する
ための反射グリッド78を備えている。裏面から検査を行
う場合には、パターン形成用の電子ビーム43は、バイア
13に電位を与える手段として用いる。まず、パターン形
成用の電子ビーム43を基板73上に走査する。パターン形
成用の電子ビーム43のエネルギーが1kV以上であると電
子照射により他から絶縁された状態にあるバイア13の負
電位に帯電する。この後の、検知方法は第16図，第17図
で説明した方法と同じである。このようにして、裏面に
設けた検査専用の電子ビーム装置により断線や短絡の検
査を可能とする。 既に記述した位置座標測定装置を使用して、厚膜配線
基板の表面に作成された、標準マークとして用いるバイ
アの位置座標の測定はいくつかの変種がありうる。次に
それを示す。第19図に厚膜配線基板の断面図を示す。収
束された電子ビーム43を図のように上方より走査し、発
生した二次電子を検出して、バイアの位置座標を測定す
る。二次電子信号は、試料の形状や材質により、発生効
率が異なるため、第20図のような波形となる。電子ビー
ムがフォーカスされている場合同図（ｂ）のようにな
り、各ピーク値を検出すれば、電子ビームの走査領域
（同図（ａ））との相対関係から、自動的に各バイア13
の中心位置座標を決定することができる。このようにし
て全てのバイアの位置座標を測定すれば高精度の位置座
標を得ることができる。また、電子ビームの最終段のレ
ンズ収束条件をデフォーカスにして二次電子信号を検出
すると同図（ｃ）のようになる。この波形に任意のスラ
イスレベルを設定し、1/0のパルス波形に変換すると、
同図（ｄ）のようになり、これによりバイアの有無およ
び位置が容易に判断できる。この条件下では電子ビーム
を二次元に粗くして走査することが可能となり、測定時
間の短縮も図れる。更なる時間短縮の方法として、厚膜
配線基板の全体的な歪の傾向を測定する場合は、特別に
選択された測定点を数点測定しても目的は達成されるこ
とは明らかである。 更に、第21図に示すように、厚膜配線基板10上に、任
意の基準マーク15を複数個設定し、この基準マークを測
定しても目的を達成することができる。一例として、基
準マークにクロスマークを用いている。第22図はその時
の電子ビーム走査と二次電子信号波形との関係を示す。
同図（ａ）の電子ビーム走査に対応して得られる同図
（ｂ）の二次電子信号波形より、上記と同様の手法によ
り、マーカの中心位置座標を測定することができる。

【発明の効果】

本発明によれば、セラミックまたはガラスセラミック
等のセラミック多層配線基板に収縮率のばらつきが生じ
たとしても、最上層のセラミック基板の上面の少なくと
も周辺に複数の位置合わせマークを内層導体と一緒に導
体ペーストを用いて印刷しておくことによって、収縮率
のばらつきが複数の位置合わせマークの位置に現われる
ことにより、このセラミック多層配線基板の上面の少な
くとも周辺に形成された複数の位置合わせマークの各々
の位置を検出し、この検出された各々の位置合わせマー
クの位置を基準にして描画又は露光し、現像することに
よって樹脂パターンを形成し、該樹脂パターンをマスク
としてエッチングを施すことによって各バイア部の面積
より大きな面積を有する各整合導体パターンを前記各バ
イア部に整合接続して形成することによって、セラミッ
ク多層配線基板の収縮率のばらつきに起因する各バイア
部とセラミック多層配線基板上に設ける薄膜多層配線回
路に標準位置で埋設される配線導体パターンとの間の接
続不良を防止することが可能となり、セラミック多層配
線基板へのバイア部の高密度化を実現でき、その結果厚
膜薄膜混成層基板としてLSI素子を高密度実装すること
が可能となる効果を奏する。 また、本発明によれば、セラミック多層配線基板とそ
の上の薄膜多層配線回路との間の接続不良を防止し、し
かもセラミック多層配線基板に埋設されるバイア部にお
いて生じた断線欠陥や短絡欠陥をLSI素子を接続実装す
るための薄膜多層配線回路で救済して高品質の厚膜薄膜
混成多層配線基板を安価に製造することができる効果を
奏する。

【図面の簡単な説明】 第１図は、本発明の一実施例になる厚膜薄膜多層配線基
板の製造方法の説明図、第２図，第３図および第４図は
従来技術の説明図、第５図は、本発明の実施に用いられ
る電子ビームによるパターン描画装置の一例の概略構成
図、第６図は、本発明のパターン形成方法におけるパタ
ーン整合方法の一例の説明図、第７図は、本発明におい
て用いられる電子ビームによるパターン位置検出方法の
説明図、第８図，第９図，第10図および第11図はそれぞ
れ本発明によるパターン形成方法の一実施例の説明図、
第12図および第13図は、それぞれ本発明によるパターン
整合方法の他の一例の説明図、第14図，第15図，第16
図，第17図および第18図は、本発明によるパターン形成
装置のそれぞれ他の一構成例を示す部分概略構成図、第
19図，第20図，第21図および第22図は本発明において用
いられるパターン位置座標の測定方法の説明図、であ
る。 符号の説明 10……厚膜配線基板、11……アルミナ基板、 12……内層導体、13……バイア部、14……ランド、 15……位置合わせマーク、16……接続導体パット、20…
…薄膜配線基板、21……絶縁層、22……配線導体、23…
…パッド、30……LSI、 31……LSI端子、32……半田、62……整合層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒田 勝広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 福原 悟 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松岡 玄也 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 有馬 英夫 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 横野 中 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 井上 隆史 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 志儀 英孝 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭58−73193（ＪＰ，Ａ) 特開 昭62−272588（ＪＰ，Ａ) 特開 昭58−73196（ＪＰ，Ａ) 特開 昭63−144599（ＪＰ，Ａ) 特開 昭62−14010（ＪＰ，Ａ) 特開 昭62−156900（ＪＰ，Ａ) 実開 昭62−84974（ＪＰ，Ｕ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】最上層の上面の少なくとも周辺には複数の
   位置合わせマークが導体ペーストを用いて印刷され、更
   に穿設されたバイアホールに導体ペーストを埋込み、配
   線導体が導電ペーストを用いて印刷された複数のセラミ
   ック基板を積層して焼結することによって、前記複数の
   位置合わせマークが本来の位置から収縮状態を反映させ
   て上面の少なくとも周辺に設けられ、下面から上面まで
   導かれる複数のバイア部が埋設されたセラミック多層配
   線基板を成形するセラミック多層配線基板成形工程と、 該セラミック多層配線基板成形工程で成形されたセラミ
   ック多層配線基板の上面の少なくとも周辺に設けられて
   本来の位置から収縮状態を反映した複数の位置合わせマ
   ークの各々の位置を検出する位置合わせマーク位置検出
   工程と、 前記セラミック多層配線基板成形工程で成形されたセラ
   ミック多層配線基板の上面に導体膜を成膜し、該成膜さ
   れた導体膜上に塗布された樹脂に対して前記位置合わせ
   マーク位置検出工程によって検出された本来の位置から
   収縮状態を反映した各々の位置合わせマークの位置を基
   準にして描画又は露光し、現像して樹脂パターンを形成
   し、該形成された樹脂パターンをマスクとして前記導体
   膜にエッチングを施すことによって、各バイア部の面積
   より大きな面積を有する各整合導体パターンを前記各バ
   イア部に整合接続して形成する整合導体パターン形成工
   程と、 該整合導体パターン形成工程で形成された各整合導体パ
   ターンに各配線導体パターンが接続されるように、該各
   配線導体パターンを前記各々の位置合わせマークの本来
   の位置を元にする標準位置に複数層にして絶縁材に埋設
   した薄膜多層配線回路を前記セラミック多層配線基板の
   上面に形成し、該薄膜多層配線回路の上面に前記各配線
   導体パターンに接続され、且つ半導体素子を接続実装す
   るための複数の接続端子を配設して形成する薄膜多層配
   線回路形成工程とを有することを特徴とする厚膜薄膜混
   成多層配線基板の製造方法。
2. 【請求項２】請求項１記載の整合導体パターン形成工程
   において、整合導体パターンの形成を、マスク露光を用
   いて行うことを特徴とする厚膜薄膜混成多層配線基板の
   製造方法。
3. 【請求項３】請求項１記載の整合導体パターン形成工程
   において、整合導体パターンの形成を、電子線描画を用
   いて行うことを特徴とする厚膜薄膜混成多層配線基板の
   製造方法。
4. 【請求項４】最上層の上面の少なくとも周辺には複数の
   位置合わせマークが導体ペーストを用いて印刷され、更
   に穿設されたバイアホールに導体ペーストを埋込み、配
   線導体が導電ペーストを用いて印刷された複数のセラミ
   ック基板を積層して焼結することによって、前記複数の
   位置合わせマークが本来の位置から収縮状態を反映させ
   て上面の少なくとも周辺に設けられ、下面から上面まで
   導かれる複数のバイア部が埋設されたセラミック多層配
   線基板を成形するセラミック多層配線基板成形工程と、 該セラミック多層配線基板成形工程で成形されたセラミ
   ック多層配線基板に埋設されたバイア部に断線欠陥若し
   くは短絡欠陥が存在するか否かを検査する検査工程と、 前記セラミック多層配線基板成形工程で成形されたセラ
   ミック多層配線基板の上面の少なくとも周辺に設けられ
   て本来の位置から収縮状態を反映した複数の位置合わせ
   マークの各々の位置を検出する位置合わせマーク位置検
   出工程と、 前記セラミック多層配線基板成形工程で成形されたセラ
   ミック多層配線基板の上面に導体膜を成膜し、該成膜さ
   れた導体膜上に塗布された樹脂に対して前記位置合わせ
   マーク位置検出工程によって検出された本来の位置から
   収縮状態を反映した各々の位置合わせマークの位置を基
   準にして描画又は露光し、現像して樹脂パターンを形成
   し、該形成された樹脂パターンをマスクとして前記導体
   膜にエッチングを施すことによって、各バイア部の面積
   より大きな面積を有する各整合導体パターンを前記各バ
   イア部に整合接続して形成する整合導体パターン形成工
   程と、 該整合導体パターン形成工程で形成された各整合導体パ
   ターンに各配線導体パターンが接続されるように、該各
   配線導体パターンを前記各々の位置合わせマークの本来
   の位置を元にする標準位置に複数層にして絶縁材に埋設
   した薄膜多層配線回路を前記セラミック多層配線基板の
   上面に形成し、該薄膜多層配線回路の上面に前記各配線
   導体パターンに接続され、且つ半導体素子を接続実装す
   るための複数の接続端子を配設して形成する薄膜多層配
   線回路形成工程と、 前記検査工程でセラミック多層配線基板に埋設されたバ
   イア部に断線欠陥若しくは短絡欠陥が存在すると検査さ
   れた際、前記セラミック多層配線基板における欠陥のバ
   イア部から正常なバイア部へと前記薄膜多層配線回路形
   成工程で形成する薄膜多層配線回路における前記各接続
   端子に接続される配線導体パターンで接続変更する接続
   変更工程とを有することを特徴とする厚膜薄膜混成多層
   配線基板の製造方法。