JPS63144599A - 多層回路基板 - Google Patents
多層回路基板Info
- Publication number
- JPS63144599A JPS63144599A JP29162686A JP29162686A JPS63144599A JP S63144599 A JPS63144599 A JP S63144599A JP 29162686 A JP29162686 A JP 29162686A JP 29162686 A JP29162686 A JP 29162686A JP S63144599 A JPS63144599 A JP S63144599A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- circuit board
- layer
- pad
- multilayer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000919 ceramic Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- 229920001721 polyimide Polymers 0.000 claims description 17
- 239000009719 polyimide resin Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000010409 thin film Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 41
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 238000007747 plating Methods 0.000 description 8
- 238000009413 insulation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229920006332 epoxy adhesive Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータ等の電子機器に使用するのに適
する多層回路基板に関するものである。
する多層回路基板に関するものである。
従来この種の多層回路基板には、装置の処理能力の高速
化を達成するため、配線の高速化と高密度化に対する努
力がなされて来た。具体的には、高速化については誘電
率の低い有機樹脂などを絶縁材に使用したり、銅などの
低抵抗の導電材を使用し、高密度化については、配線パ
ターンの微細化もしくは配線層の高多層化を進めて来た
（例えば、日経エレクトロニクス１９８４年８月２７日
号Ｐ１４５〜Ｐ１５９ 、日経エレクトロニクス１９８
５年６月１７日号Ｐ２４３〜Ｐ２６６ ”）。
化を達成するため、配線の高速化と高密度化に対する努
力がなされて来た。具体的には、高速化については誘電
率の低い有機樹脂などを絶縁材に使用したり、銅などの
低抵抗の導電材を使用し、高密度化については、配線パ
ターンの微細化もしくは配線層の高多層化を進めて来た
（例えば、日経エレクトロニクス１９８４年８月２７日
号Ｐ１４５〜Ｐ１５９ 、日経エレクトロニクス１９８
５年６月１７日号Ｐ２４３〜Ｐ２６６ ”）。
また、多層回路基板にＬＳＩチップを実装する方法につ
いても高密度化に対する努力がなされて来た。具体的に
は、ＬＳＩチップの占有面積を下げる方法としてフィル
ムキャリア方式またはフリップチップ方式等が実用化さ
れて来た（電子材料１９７５年３月号（第１４巻３号）
工業調査金利Ｐ２２−Ｐ２６）。
いても高密度化に対する努力がなされて来た。具体的に
は、ＬＳＩチップの占有面積を下げる方法としてフィル
ムキャリア方式またはフリップチップ方式等が実用化さ
れて来た（電子材料１９７５年３月号（第１４巻３号）
工業調査金利Ｐ２２−Ｐ２６）。
しかしながら、セラミック基板上にポリイミド樹脂の層
間絶縁を使用して微細な配線を多層にわたって形成した
多層回路基板は、高速でかつ密度の高いマルチチップ・
パッケージとして既に実用化されているが（口軽エレク
トロニクス１９８４年６月１７日号Ｐ２４３〜Ｆ２６６
） 、セラミック基板上に多層配線を下層よ９１１次
形成していかねばならず、完成までに多くに日数を要す
るために設計変更に対する迅速な対応が出来ないことお
よび製造コストが高くなるという問題があった。さらに
この基板にＬＳＩチップをフィルムキャリア方式で実装
する場合には、基板表面に設けられた金属パッドとフィ
ルムキャリアのリードとを圧着しなければならないので
、金属パッドの下地であるポリイミド樹脂が軟らかいた
めに困難となるなどの問題があった。
間絶縁を使用して微細な配線を多層にわたって形成した
多層回路基板は、高速でかつ密度の高いマルチチップ・
パッケージとして既に実用化されているが（口軽エレク
トロニクス１９８４年６月１７日号Ｐ２４３〜Ｆ２６６
） 、セラミック基板上に多層配線を下層よ９１１次
形成していかねばならず、完成までに多くに日数を要す
るために設計変更に対する迅速な対応が出来ないことお
よび製造コストが高くなるという問題があった。さらに
この基板にＬＳＩチップをフィルムキャリア方式で実装
する場合には、基板表面に設けられた金属パッドとフィ
ルムキャリアのリードとを圧着しなければならないので
、金属パッドの下地であるポリイミド樹脂が軟らかいた
めに困難となるなどの問題があった。
本発明は、前述した従来の問題に鑑みてなされたもので
１）、その目的は、設計変更に対応する迅速性を向上さ
せるとともにＬＳＩチップを容易に圧着させ実装するこ
とができる多層回路基板を提供することにある。
１）、その目的は、設計変更に対応する迅速性を向上さ
せるとともにＬＳＩチップを容易に圧着させ実装するこ
とができる多層回路基板を提供することにある。
本発明の多層回路基板は、第１のセラミック基板の上表
面にポリイミド樹脂を絶縁材として薄膜多層配線層のう
ちの下層部分が形成されこの薄膜多層配線の最上層に金
属パッドを有する第１の配線基板と、第２のセラミック
基板の下表面にポリイミド樹脂を絶縁材として薄膜多層
配線のうちの上層部分が形成されこの薄膜多層配線の最
下層に金属パッドを有する第２の配線基板とを第１の配
線基板の最上層の金属パッドと第２の配線基板の最下層
の金属パッドとの接着によシ一体化されて構成される。
面にポリイミド樹脂を絶縁材として薄膜多層配線層のう
ちの下層部分が形成されこの薄膜多層配線の最上層に金
属パッドを有する第１の配線基板と、第２のセラミック
基板の下表面にポリイミド樹脂を絶縁材として薄膜多層
配線のうちの上層部分が形成されこの薄膜多層配線の最
下層に金属パッドを有する第２の配線基板とを第１の配
線基板の最上層の金属パッドと第２の配線基板の最下層
の金属パッドとの接着によシ一体化されて構成される。
本発明における多層回路基板は、第１の配線基板と第２
の配線基板とに分割して形成した後、一体化させるので
、設計変更に対する対応性および積層化が容易となる。
の配線基板とに分割して形成した後、一体化させるので
、設計変更に対する対応性および積層化が容易となる。
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の第１の実施例による多層回路基板を示
す縦断面図である。同図において、第１のセラミック積
層基板１は、−辺１５センチメートルの正方形、厚さが
３ミリメートルの大きさで形成されておシ、このセラミ
ック積層基板１は酸化アルミニウムを主成分とする層間
絶縁層１１と、４種の電圧を供給するタングステンを用
いて形成された電源配線層１２．１３．１４．１５とが
交互に積層されている。また、このセラミック積層基板
１には、表裏を貫通し、あるいは各電源配線層と基板表
面に形成された金パッド１６．１７とを接続するスルー
ホール配線２０が形成されている。このスルーホール配
！２０は、タングステンもしくはモリブデンで形成され
ている。また、このセラミック積層基板１の下面には、
金属パッド１Ｔに取付けられた入出力ビン２が設けられ
ている。さらＫこの第１のセラミック積層基板１の表面
には、電源配線層１８．これを覆う第１のポリイミド樹
脂絶縁層１９．その上に第１の信号配線層２１゜それを
覆う第２のポリイミド樹脂絶縁層２２．その上に第２の
信号配線層２３．およびこの信号配線層２３を覆う第３
のポリイミド樹脂絶縁層２４が顆次積層形成されている
。これら゛の電源配線層１８および信号配線層２１．２
３は金めつきで形成されている。また、第３のポリイミ
ド樹脂絶縁層２４の表面には、電源配線の役目を兼ねる
パッド２５および信号配線を接続するパッド２６が銅め
っきで形成されて第１の配線基板１０が構成されている
。第２のセラミック基板３０は、−辺１５センチメート
ルの正方形、厚さが２ミリメートルの大きさで形成され
ておシ、この第２のセラミック積層基板３０には表裏を
貫通する複数のスルーホール配線３９が設けられている
。また、この第２のセラミック積層基板３０の下面には
、電源配線の役目を兼ねる金パッド３１．第４のポリイ
ミド樹脂絶縁層３２．第３の信号配線層３３．第５のポ
リイミド樹脂絶縁層３４．第４の信号配線層３５および
これを覆う第６のポリイミド樹脂絶縁層３６が順次積層
形成されている。これらの信号配線層３３．３５は金め
つきで形成されている。
す縦断面図である。同図において、第１のセラミック積
層基板１は、−辺１５センチメートルの正方形、厚さが
３ミリメートルの大きさで形成されておシ、このセラミ
ック積層基板１は酸化アルミニウムを主成分とする層間
絶縁層１１と、４種の電圧を供給するタングステンを用
いて形成された電源配線層１２．１３．１４．１５とが
交互に積層されている。また、このセラミック積層基板
１には、表裏を貫通し、あるいは各電源配線層と基板表
面に形成された金パッド１６．１７とを接続するスルー
ホール配線２０が形成されている。このスルーホール配
！２０は、タングステンもしくはモリブデンで形成され
ている。また、このセラミック積層基板１の下面には、
金属パッド１Ｔに取付けられた入出力ビン２が設けられ
ている。さらＫこの第１のセラミック積層基板１の表面
には、電源配線層１８．これを覆う第１のポリイミド樹
脂絶縁層１９．その上に第１の信号配線層２１゜それを
覆う第２のポリイミド樹脂絶縁層２２．その上に第２の
信号配線層２３．およびこの信号配線層２３を覆う第３
のポリイミド樹脂絶縁層２４が顆次積層形成されている
。これら゛の電源配線層１８および信号配線層２１．２
３は金めつきで形成されている。また、第３のポリイミ
ド樹脂絶縁層２４の表面には、電源配線の役目を兼ねる
パッド２５および信号配線を接続するパッド２６が銅め
っきで形成されて第１の配線基板１０が構成されている
。第２のセラミック基板３０は、−辺１５センチメート
ルの正方形、厚さが２ミリメートルの大きさで形成され
ておシ、この第２のセラミック積層基板３０には表裏を
貫通する複数のスルーホール配線３９が設けられている
。また、この第２のセラミック積層基板３０の下面には
、電源配線の役目を兼ねる金パッド３１．第４のポリイ
ミド樹脂絶縁層３２．第３の信号配線層３３．第５のポ
リイミド樹脂絶縁層３４．第４の信号配線層３５および
これを覆う第６のポリイミド樹脂絶縁層３６が順次積層
形成されている。これらの信号配線層３３．３５は金め
つきで形成されている。
そして、銅パッド３Ｔは最下面に形成されている。
さらにこの第２のセラミック積層基板３０の表面にはス
ルーホール配線３９に接続するポンディングパッド４１
およびダイパッド４２が形成されて第２の配線基板４０
が構成されている。そして、第１の配線基板１０の最上
層のパッド２６と第２の配線基板４０の最下層のパッド
３Ｔとが半田３８によって接続されておシ、これによシ
第１の配線基板１０内の配線と第２の配線基板４０内の
配線とが接続されて一つの回路網を形成している。なお
、本実施例では、各信号配線層２１，２３．３３゜３５
を、金めつきで形成しているが、これを銅めつきで形成
することも可能である。第２の配線基板４０の上弐面に
は、スルーホール配線３９に接続するポンディングパッ
ド４１およびダイパッド４２が金めつきで形成されてお
）、このダイパッド４２には接着剤４３でＬＳＩチップ
４４が接着されておシ、このＬＳＩチップ４４のリード
４５はポンディングパッド４１に圧着されている。
ルーホール配線３９に接続するポンディングパッド４１
およびダイパッド４２が形成されて第２の配線基板４０
が構成されている。そして、第１の配線基板１０の最上
層のパッド２６と第２の配線基板４０の最下層のパッド
３Ｔとが半田３８によって接続されておシ、これによシ
第１の配線基板１０内の配線と第２の配線基板４０内の
配線とが接続されて一つの回路網を形成している。なお
、本実施例では、各信号配線層２１，２３．３３゜３５
を、金めつきで形成しているが、これを銅めつきで形成
することも可能である。第２の配線基板４０の上弐面に
は、スルーホール配線３９に接続するポンディングパッ
ド４１およびダイパッド４２が金めつきで形成されてお
）、このダイパッド４２には接着剤４３でＬＳＩチップ
４４が接着されておシ、このＬＳＩチップ４４のリード
４５はポンディングパッド４１に圧着されている。
第２図は本発明の第２の実施例を示す多層回路基板の縦
断面図である。同図においては、第１図に示した第１の
実施例とほぼ同じ構成であるが、第２の配線基板４０が
複数の配線基板４０Ａ 、 ４０Ｂ群に分割されている
点が異なる。
断面図である。同図においては、第１図に示した第１の
実施例とほぼ同じ構成であるが、第２の配線基板４０が
複数の配線基板４０Ａ 、 ４０Ｂ群に分割されている
点が異なる。
第３図は本発明の第３の実施例を示す多層回路基板の縦
断面図である。同図においては、第１のセラミック積層
基板１は一辺１０センチメートルの正方形、厚さが３ミ
リメートルの大きさで形成されている。このセラミック
基板１はスルーホール配線２０と電源配線層１２，１３
．１４．１５とを有し、下面には金属パッド６０が設け
られている。
断面図である。同図においては、第１のセラミック積層
基板１は一辺１０センチメートルの正方形、厚さが３ミ
リメートルの大きさで形成されている。このセラミック
基板１はスルーホール配線２０と電源配線層１２，１３
．１４．１５とを有し、下面には金属パッド６０が設け
られている。
この金属パッド６０は７リツプチツプ型のＬＳＩチップ
６１のバンプ６２と半田６３によシ接合されている。ま
た、第１のセラミック積層基板１の上表面には、ポリイ
ミド樹脂絶縁層１９．２２．２４と配線層ＩＬ２１．２
３とが交互に積層され、最上部にはパッド２６が金めつ
きで形成されている。さらに第２のセラミック積層基板
３０は一辺１２センチメートル、厚さが２ミリメートル
の大きさで形成されている。また、このセラミック積層
基板３Ｇの下表面の端部には、入出力パッド４Ｂと、そ
れを内部配線と接続するための配線４Ｔとが形成されて
いる。さらにこの第２のセラミック積層基板３０の端部
以外の下表面には、ポリイミド樹脂絶縁層３２．３４．
３６と配線層４８，３３．３５とが交互に積層され最下
部にはパッド３Ｔが金めつきで形成されている。そして
、パッド２６とパッド３Ｔとは導電性エポキシ系接着剤
５０で接着されている。
６１のバンプ６２と半田６３によシ接合されている。ま
た、第１のセラミック積層基板１の上表面には、ポリイ
ミド樹脂絶縁層１９．２２．２４と配線層ＩＬ２１．２
３とが交互に積層され、最上部にはパッド２６が金めつ
きで形成されている。さらに第２のセラミック積層基板
３０は一辺１２センチメートル、厚さが２ミリメートル
の大きさで形成されている。また、このセラミック積層
基板３Ｇの下表面の端部には、入出力パッド４Ｂと、そ
れを内部配線と接続するための配線４Ｔとが形成されて
いる。さらにこの第２のセラミック積層基板３０の端部
以外の下表面には、ポリイミド樹脂絶縁層３２．３４．
３６と配線層４８，３３．３５とが交互に積層され最下
部にはパッド３Ｔが金めつきで形成されている。そして
、パッド２６とパッド３Ｔとは導電性エポキシ系接着剤
５０で接着されている。
以上説明したように本発明は、多層に□わたる積層配線
を下層配線層群と上層配線層群とに分け、それらを同時
に積層して行くことにより、積層に要する日数を＃ユぼ
半減できるとともに層間絶縁材料にポリイミド樹脂など
の軟らかい材料を用いて積層した配線基板にＬＳＩチッ
プを圧着できるという極めて優れた効果が得られる。
を下層配線層群と上層配線層群とに分け、それらを同時
に積層して行くことにより、積層に要する日数を＃ユぼ
半減できるとともに層間絶縁材料にポリイミド樹脂など
の軟らかい材料を用いて積層した配線基板にＬＳＩチッ
プを圧着できるという極めて優れた効果が得られる。
第１図は本発明の第１の実施例による多層回路基板を示
す縦断面図、第２図は本発明の第２の実施例による多層
回路基板を示す縦断面図、第３図は本発明の第３の実施
例による多層回路基板を示す縦断面図である。 １．３０・・・・セラミック積層基板、２・・・・入出
力ビン、１０・・φ・第１の配線基板、１１響・・―層
間絶縁層、１２．１３，１４．１５，１８゜２５．４８
・・・・電源配線層、１６，１７，２６ 。 ３１．３７，４６，６０・−・・金属パッド、１９，２
２゜２４．３２，３４．３６・・・・ポリイミド樹脂絶
縁層、２０．３９・・・・スルーホール配線、２１．２
３゜３３．３５．４７・・・書信号配線層、３８．６３
・・・・半田、４０．４ＯＡ、４０Ｂ・・・・第２の配
線基板、４１Φ・ψ・ポンディングパッド、４２・・・
・ダイパッド、４３．５０−・・・導電性エポキシ接着
剤、４５・・・・リード、４４・・・・ＬＳＩチップ。
す縦断面図、第２図は本発明の第２の実施例による多層
回路基板を示す縦断面図、第３図は本発明の第３の実施
例による多層回路基板を示す縦断面図である。 １．３０・・・・セラミック積層基板、２・・・・入出
力ビン、１０・・φ・第１の配線基板、１１響・・―層
間絶縁層、１２．１３，１４．１５，１８゜２５．４８
・・・・電源配線層、１６，１７，２６ 。 ３１．３７，４６，６０・−・・金属パッド、１９，２
２゜２４．３２，３４．３６・・・・ポリイミド樹脂絶
縁層、２０．３９・・・・スルーホール配線、２１．２
３゜３３．３５．４７・・・書信号配線層、３８．６３
・・・・半田、４０．４ＯＡ、４０Ｂ・・・・第２の配
線基板、４１Φ・ψ・ポンディングパッド、４２・・・
・ダイパッド、４３．５０−・・・導電性エポキシ接着
剤、４５・・・・リード、４４・・・・ＬＳＩチップ。
Claims (3)
- （１）第１のセラミック基板の上表面にポリイミド樹脂
を絶縁材として形成された薄膜多層配線を有しこの薄膜
多層配線の最上層に金属パッドを有する第１の配線基板
と、第２のセラミック基板の下表面にポリイミド樹脂を
絶縁材として形成された薄膜多層配線を有しこの薄膜多
層配線の最下層に金属パッドを有する第２の配線基板と
が前記第１の配線基板の最上層の金属パッドと前記第２
の配線基板の最下層の金属パッドとを接着することによ
り組合せて回路を構成することを特徴とした多層回路基
板。 - （２）前記第１のセラミック基板または第２のセラミッ
ク基板の少なくとも一方に該セラミック基板を貫通する
スルーホールおよび該セラミック基板の外表面に該スル
ーホールと接続される金属パッドを設けたことを特徴と
する特許請求の範囲第１項記載の多層回路基板。 - （３）前記第２の配線基板を複数に分割させたことを特
徴とする特許請求の範囲第１項または第２項記載の多層
回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29162686A JPS63144599A (ja) | 1986-12-09 | 1986-12-09 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29162686A JPS63144599A (ja) | 1986-12-09 | 1986-12-09 | 多層回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63144599A true JPS63144599A (ja) | 1988-06-16 |
| JPH0513560B2 JPH0513560B2 (ja) | 1993-02-22 |
Family
ID=17771391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29162686A Granted JPS63144599A (ja) | 1986-12-09 | 1986-12-09 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319395A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 厚膜薄膜混成多層配線基板の製造方法 |
| JPH0595191A (ja) * | 1991-10-02 | 1993-04-16 | Nec Corp | ポリイミド多層配線基板およびその製造方法 |
| JPH06310870A (ja) * | 1993-04-21 | 1994-11-04 | Nec Corp | 配線基板構造及びその製造方法 |
-
1986
- 1986-12-09 JP JP29162686A patent/JPS63144599A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319395A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 厚膜薄膜混成多層配線基板の製造方法 |
| JPH0595191A (ja) * | 1991-10-02 | 1993-04-16 | Nec Corp | ポリイミド多層配線基板およびその製造方法 |
| JPH06310870A (ja) * | 1993-04-21 | 1994-11-04 | Nec Corp | 配線基板構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513560B2 (ja) | 1993-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326696B1 (en) | Electronic package with interconnected chips | |
| CN1728918B (zh) | 电路化衬底 | |
| US6812575B2 (en) | Semiconductor device | |
| JP4068974B2 (ja) | 半導体装置 | |
| JP2011139083A (ja) | 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体 | |
| US6857470B2 (en) | Stacked chip package with heat transfer wires | |
| JP3610661B2 (ja) | 三次元積層モジュール | |
| US20080047740A1 (en) | Circuit Board Assembly Having Passive Component and Stack Structure Thereof | |
| JP2009252893A (ja) | 半導体装置 | |
| JPH0575014A (ja) | 半導体チツプの実装構造 | |
| JPS63144599A (ja) | 多層回路基板 | |
| JPH0554697B2 (ja) | ||
| US20070284717A1 (en) | Device embedded with semiconductor chip and stack structure of the same | |
| Liu | Molded interconnect substrate (MIS) technology for semiconductor packages | |
| JP3093278B2 (ja) | 向上したパッド設計による電子パッケージ | |
| JPH08130288A (ja) | 半導体装置 | |
| JP4090348B2 (ja) | 部品内蔵モジュール | |
| JPH0286159A (ja) | 半導体装置 | |
| TWI713186B (zh) | 半導體封裝 | |
| JPS5987896A (ja) | 多層プリント基板 | |
| JPS5873142A (ja) | マルチチツプｌｓｉパツケ−ジ | |
| JPS621258A (ja) | マルチチツプパツケ−ジ | |
| JPS63144598A (ja) | 多層回路基板 | |
| JPS60154596A (ja) | 多層配線基板 | |
| JPH025028B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |