JP2013118271A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】接続パッド形成領域を複数に区画し、相対的に平面面積の小さい接続パッド17を、隣り合う接続パッド17と離間して各区画領域にそれぞれ形成することにより、接続パッド17に生じるディッシングを軽減する。また、半導体素子を覆う層間絶縁膜9に、貫通電極27を形成するための貫通穴23を形成しないことにより、貫通穴23から素子形成領域への層間絶縁膜9を介したH2O、およびNa+またはK+等の金属イオンなどの侵入を防止する。
【選択図】図1
Description
本実施の形態1によるTSVを備える半導体装置を図1および図2を用いて説明する。図1は半導体装置の要部断面図、図2は接続パッドおよび貫通電極が形成された領域の要部上面図である。半導体装置には、電界効果トランジスタ、抵抗素子、および容量素子等の種々の半導体素子が形成された領域(素子形成領域)と、接続パッドおよび貫通電極が形成された領域(TSV形成領域)とが互いに異なる領域に設けられている。図1には、素子形成領域に形成された種々の半導体素子のうち、電界効果トランジスタを代表するnMISFETを例示する。また、図1には、便宜上、貫通電極に接続する接続電極の一部、および接続電極に接続する接続パッドの一部のみを記載する。
本実施の形態2が前述した実施の形態1と相違する点は、TSV形成領域に形成される接続パッドおよび接続電極の構成である。前述した実施の形態1では、接続パッド17は主としてCu膜により構成し、接続パッド17と貫通電極27とを電気的に接続する接続電極CEbは主としてW膜により構成したが、本実施の形態2では、接続パッドおよび接続電極を主として同一層のCu膜により構成する。
本実施の形態3が前述した実施の形態1と相違する点は、TSV形成領域において、接続電極と貫通電極との間に金属シリサイド層が形成されていることである。
本実施の形態4が前述した実施の形態1と相違する点は、TSV形成領域において、接続電極が貫通電極の内部に突き出していることである。
2,2a 分離部
2b 絶縁部
3 p型ウェル
4 ゲート絶縁膜
5 ゲート電極
6 サイドウォール
7 n型半導体領域
8 ストッパ絶縁膜
9 層間絶縁膜
10a 接続孔
10b,10c,10d 貫通電極用接続孔
11 バリアメタル膜
12 タングステン(W)膜
13 層間絶縁膜
14a 配線形成用の溝
14b 接続パッド形成用の溝
15 バリアメタル膜
16 銅(Cu)めっき膜
17,17e,17f 接続パッド
18 層間絶縁膜
19A 配線形成用の溝
19B 接続孔
20 バリアメタル膜
21 Cu(銅)めっき膜
22 絶縁膜
23 貫通穴
24 絶縁膜
25 バリアメタル膜
26 銅(Cu)めっき膜
27 貫通電極
31 接続パッド
32 接続孔
33 接続パッド形成用の溝
34 金属シリサイド層
35 接続孔
36 接続電極
51 半導体基板
52 分離部
53 p型ウェル
54 ゲート絶縁膜
55 ゲート電極
56 サイドウォール
57 n型半導体領域
58 ストッパ絶縁膜
59 層間絶縁膜
60 接続孔
63 層間絶縁膜
64a 配線形成用の溝
64b 接続パッド形成用の溝
65 バリアメタル膜
66 銅(Cu)めっき膜
67 接続パッド
68 層間絶縁膜
69A 配線形成用の溝
69B 接続孔
70 バリアメタル膜
71 銅(Cu)めっき膜
73 貫通穴
74 絶縁膜
75 バリアメタル膜
76 銅(Cu)めっき膜
77 貫通電極
HM ハードマスク
M1 第1層目の配線
M2 第2層目の配線
PAD 接続パッドが形成される領域(接続パッド形成領域)
CE,CEa,CEb,CEc,CEd 接続電極
Claims (19)
- 第1主面、および前記第1主面と反対側の第2主面を有する半導体基板と、
前記半導体基板を前記第1主面から前記第2主面に貫通する貫通穴と、
前記貫通穴の内部に形成された貫通電極と、
前記半導体基板の前記第1主面上に形成された絶縁膜と、
前記絶縁膜上に形成された複数の接続パッドと、
を有し、
前記複数の接続パッドと前記貫通電極とが、前記絶縁膜に形成された接続孔の内部に形成された接続電極を介して電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記接続電極は、上面視において第1方向の第1寸法と、前記第1方向と直行する第2方向の第2寸法とが同じ形状を有しており、前記複数の接続パッドの各々は、複数の前記接続電極を介して前記貫通電極と電気的に接続していることを特徴とする半導体装置。
- 請求項2記載の半導体装置において、前記接続電極の上面視における形状が円形であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記接続電極は、上面視において第1方向に第1寸法を有し、前記第1方向と直行する第2方向に前記第1寸法よりも大きい第2寸法を有する形状を有しており、前記複数の接続パッドの各々は、複数の前記接続電極を介して前記貫通電極と電気的に接続していることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記接続電極は、上面視において格子型の形状を有しており、前記複数の接続パッドの各々は、前記接続電極を介して前記貫通電極と電気的に接続していることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記接続電極は前記接続パッドと同一層の金属膜により構成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記接続電極と前記貫通電極との間に金属シリサイド層が形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記接続電極が前記貫通電極の内部に突き出ていることを特徴とする半導体装置。
- 第1主面、および前記第1主面と反対側の第2主面を有する半導体基板と、
前記半導体基板を前記第1主面から前記第2主面に貫通する貫通穴と、
前記貫通穴の内部に形成された貫通電極と、
前記半導体基板の前記第1主面上に形成された絶縁膜と、
前記絶縁膜上に形成された上面視において格子型の形状を有する接続パッドと、
を有し、
前記接続パッドと前記貫通電極とは、前記絶縁膜に形成された接続孔の内部に形成された接続電極を介して電気的に接続されていることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、前記接続電極は前記接続パッドと同一層の金属膜により構成されていることを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記接続電極と前記貫通電極との間に金属シリサイド層が形成されていることを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記接続電極が前記貫通電極の内部に突き出ていることを特徴とする半導体装置。
- 以下の工程を含む半導体装置の製造方法:
(a)半導体基板の第1主面上に第1絶縁膜を形成する工程;
(b)前記第1絶縁膜をエッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第1主面に達する複数の接続孔をそれぞれ形成する工程;
(c)前記複数の接続孔の内部に第1金属膜を埋め込み、前記各区画領域に前記第1金属膜からなる複数の接続電極をそれぞれ形成する工程;
(d)前記第1絶縁膜および前記複数の接続電極上に第2絶縁膜を形成する工程;
(e)前記第2絶縁膜をエッチングして、前記各区画領域に前記第2絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程;
(f)前記各区画領域の前記溝の内部に第2金属膜をそれぞれ埋め込み、前記各区画領域に前記第2金属膜からなる接続パッドをそれぞれ形成する工程;
(g)前記半導体基板を前記第1主面と反対側の第2主面から薄く加工した後、前記第1主面に達する貫通穴を前記半導体基板に形成する工程;
(h)前記貫通穴の側面に第3絶縁膜を形成する工程;
(i)前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程。 - 請求項13記載の半導体装置の製造方法において、さらに前記工程(a)の前に、
(j)前記半導体基板の前記第1主面に金属シリサイド層を形成する工程;
を含むことを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、前記工程(f)は、さらに以下の工程を含む:
(f1)前記各区画領域の前記溝の内部を含む前記第2絶縁膜上に、バリアメタル膜を形成する工程;
(f2)前記バリアメタル膜上に銅シード層を形成した後、前記銅シード層上に前記各区画領域の前記溝の内部をそれぞれ埋め込んで銅めっき膜を形成する工程;
(f3)前記各区画領域の溝の内部以外の領域の前記銅めっき膜、前記銅シード層、および前記バリアメタル膜を除去する工程。 - 以下の工程を含む半導体装置の製造方法:
(a)半導体基板の第1主面上に第1絶縁膜を形成する工程;
(b)前記第1絶縁膜上に第2絶縁膜を形成する工程;
(c)前記第2絶縁膜および前記第1絶縁膜を順次エッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第1主面に達する複数の接続孔をそれぞれ形成する工程;
(d)前記第2絶縁膜をエッチングして、前記各区画領域に前記第2絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程;
(e)前記各区画領域の前記複数の接続孔の内部および前記溝の内部に第1金属膜を埋め込み、前記各区画領域の前記複数の接続孔の内部に前記第1金属膜からなる複数の接続部材を形成し、前記各区画領域の前記溝の内部に前記第1金属膜からなるパッド電極を前記複数の接続部材と一体に形成する工程;
(f)前記半導体基板を前記第1主面と反対側の第2主面から薄く加工した後、前記第1主面に達する貫通穴を前記半導体基板に形成する工程;
(g)前記貫通穴の側面に第3絶縁膜を形成する工程;
(h)前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程。 - 請求項16記載の半導体装置の製造方法において、さらに前記工程(a)の前に、
(i)前記半導体基板の前記第1主面に金属シリサイド層を形成する工程;
を含むことを特徴とする半導体装置の製造方法。 - 請求項16記載の半導体装置お製造方法において、前記工程(e)は、さらに以下の工程を含む:
(e1)前記各区画領域の前記複数の接続孔の内部および前記溝の内部を含む前記第2絶縁膜上に、バリアメタル膜を形成する工程;
(e2)前記バリアメタル膜上に銅シード層を形成した後、前記銅シード層上に前記各区画領域の前記複数の接続孔の内部および前記溝の内部をそれぞれ埋め込んで銅めっき膜を形成する工程;
(e3)前記各区画領域の前記複数の接続孔の内部および前記溝の内部以外の領域の前記銅めっき膜、前記銅シード層、および前記バリアメタル膜を除去する工程。 - 以下の工程を含む半導体装置の製造方法:
(a)半導体基板の第1主面に絶縁部を形成する工程;
(b)半導体基板の前記第1主面上に第1絶縁膜を形成する工程;
(c)前記第1絶縁膜および前記絶縁部を順次エッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第1主面に達する複数の接続孔をそれぞれ形成する工程;
(d)前記複数の接続孔の内部に第1金属膜を埋め込み、前記各区画領域に前記第1金属膜からなる複数の接続電極をそれぞれ形成する工程;
(e)前記第1絶縁膜および前記複数の接続電極上に第2絶縁膜を形成する工程;
(f)前記第2絶縁膜をエッチングして、前記各区画領域に前記第2絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程;
(g)前記各区画領域の前記溝の内部に第2金属膜をそれぞれ埋め込み、前記各区画領域に前記第2金属膜からなる接続パッドをそれぞれ形成する工程;
(h)前記半導体基板を前記第1主面と反対側の第2主面から薄く加工した後、前記絶縁部に達する貫通する貫通穴を前記半導体基板に形成する工程;
(i)露出した前記絶縁部を除去する工程;
(j)前記貫通穴の側面に第3絶縁膜を形成する工程;
(k)前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程。
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