JP4047419B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、絶縁層の上に形成された配線層を備えた半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor − Field Effect Transistor）等を備えた半導体集積回路には、ボンディングワイヤを接続するためのパッドが設けられている。パッドに接続されたボンディングワイヤを介して、外部回路等との間で信号の授受等を行なう。
【０００３】
図８Ａに、従来のＭＯＳ−ＦＥＴのパッド部２の断面構成を示す。パッド部２においては、シリコンにより構成された基体４の上にシリコン酸化物により構成されたフィールド酸化膜６と、ＢＰＳＧ（ホウ素−リン−ケイ酸ガラス）により構成された絶縁膜８が形成されている。絶縁膜８の上に、１層目の配線層１０が形成されている。
【０００４】
配線層１０の上には層間膜１２が形成されている。層間膜１２に設けられたコンタクトホール１２ａを介して配線層１０に接するように、２層目の配線層１４が形成されている。配線層１４の上にはパッシベーション膜１６が形成されている。パッシベーション膜１６の一部に開口１６ａが設けられ、露出した配線層１４がパッド１４ａを構成している。パッド１４ａに、ボンディングワイヤ（図示せず）が接続される。
【０００５】
しかしながら、上記のパッド部２には、次のような問題点がある。配線層１０の下部は、ソース／ドレイン等のアクティブ領域（図示せず）とのコンタクトを確保するために、窒化チタン／チタン等のバリアメタル１０ａにより構成されている。しかし、このようなバリアメタル１０ａと絶縁膜８を構成するＢＰＳＧとの接続力は、それほど強くない。このため、ボンディングワイヤを介してパッド１４ａが上方に引っ張られると、配線層１０と絶縁膜８とがはく離してしまうおそれがあった。
【０００６】
このような問題点を解決するために、図８Ｂに示す構造のパッド部２２を用いることができる。パッド部２２においては、フィールド酸化膜６の上にポリシリコン層１８を形成し、このポリシリコン層１８と第１の配線層１０とを接続するように構成している。
【０００７】
このように構成すれば、フィールド酸化膜６を構成するシリコン酸化物とポリシリコン層１８との接続力、およびポリシリコン層１８とバリアメタル１０ａとの接続力はいずれも強いから、配線層１０とフィールド酸化膜６とがはく離するおそれはあまりない。すなわち、はく離を起こしにくいパッド部を実現することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなパッド部２２には、次のような問題点があった。図８Ａのパッド部２においては、配線層１０は平坦であるが、図８Ｂのパッド部２２においては、絶縁膜８に開口８ａを設けることによってポリシリコン層１８と配線層１０とを接続しているので、配線層１０が凹状に形成されている。このため、図８Ｂのパッド部２２における第２の配線層１４の凹部の深さａは、図８Ａのパッド部２における配線層１４の場合よりも、かなり深くなっている。
【０００９】
したがって、図９Ａに示すように、パッド部２２の製造工程において配線層１４をパタニングするために塗布したレジスト２４が、配線層１４の凹部にたまり、レジスト２４の膜厚が著しく異なることとなる。この結果、レジスト２４をマスクとしてエッチングを行なった場合、配線層１４のうち、膜厚の薄いレジスト２４に覆われたエッジ部１４ｂが、エッチングにより削り取られて薄くなってしまうという不具合があった。
【００１０】
また、図９Ｂに示すように、層間膜１２の上面を平坦化するために、後述するＵＳＧ層１２ｂおよびＳＯＧ層１２ｃを用いて構成する場合には、配線層１０のエッジ部１０ｂと中央部１０ｃとでは、上にある層間膜１２の厚さが異なるため、層間膜１２に開口１２ａを設けるためのエッチングの際、配線層１０の中央部１０ｃ上の層間膜１２が一部取り残されてしまうという不具合があった。
【００１１】
この発明は、このような問題点を解決し、できるだけ平坦な配線層を備えた半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の半導体装置は、基板に形成された第１の絶縁層と、第１の絶縁層の上に配置され、所定形状の外周部を有する第１の下地層と、第１の下地層および第１の絶縁層の上に配置された第２の下地層と、第２の下地層の上に中抜き状に配置され、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層と、第２の下地層および第２の絶縁層の上に形成された第１の配線層と、を備えたことを特徴とし、第１の配線層がパッシベーション膜の開口部分から露出した部分を有する。
【００１３】
この発明の半導体装置は、前記第１の配線層の上に中抜き状に配置され、前記第１の下地層の外周部より内側に位置する内周部を有する第３の絶縁層と、第１の配線層および第３の絶縁層の上に配置された第２の配線層と、を備えたこと、を特徴とする。
【００１４】
この発明の半導体装置は、前記第２の配線層の上に中抜き状に配置され、前記第３の絶縁層の内周部より外側に位置する内周部を有する第４の絶縁層と、第２の配線層および第４の絶縁層の上に配置された第３の配線層と、を備えたこと、を特徴とする。
【００１５】
この発明の半導体装置は、前記第２の下地層の上にある前記第２の絶縁層の厚さが、前記第１の下地層の厚さと等しくなるよう構成したこと、を特徴とする。
【００１６】
この発明の半導体装置は、請求項１ないし請求項４のいずれかの半導体装置において、前記第２の下地層のエッチングレートが、前記第２の絶縁層のエッチングレートより低いこと、を特徴とする。
【００１７】
この発明の半導体装置は、前記第１の配線層の少なくとも前記第２の下地層と接する部分は、当該第２の下地層との密着性が良好な材料により構成されていること、を特徴とする。
【００１８】
この発明の半導体装置の製造方法は、基板に形成された第１の絶縁層と、第１の絶縁層の上に形成された第１の配線層とを備えた、配線層がパッシベーション膜の開口部分から露出した部分を有する半導体装置、を製造する方法であって、基板に、第１の絶縁層を形成し、第１の絶縁層の上に、所定形状の外周部を有する第１の下地層を形成し、第１の下地層および第１の絶縁層の上に、第２の下地層を形成し、第２の下地層の上に、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成し、第２の下地層および第２の絶縁層の上に、前記第１の配線層を形成すること、を特徴とする。
【００１９】
【発明の作用および効果】
この発明の半導体装置および半導体装置の製造方法は、第１の絶縁層の上に、所定形状の外周部を有する第１の下地層を形成し、第１の下地層および第１の絶縁層の上に第２の下地層を形成し、第２の下地層の上に、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成し、第２の下地層および第２の絶縁層の上に第１の配線層を形成することを特徴とする。
【００２０】
したがって、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成したので、第１の下地層の膜厚と第２の絶縁層の膜厚とがある程度相殺される。このため、この上に形成された第１の配線層をある程度平坦化することができる。この結果、たとえば、第１の配線層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２１】
この発明の半導体装置は、第１の配線層の上に中抜き状に配置され第１の下地層の外周部より内側に位置する内周部を有する第３の絶縁層と、第１の配線層および第３の絶縁層の上に配置された第２の配線層とを備えたことを特徴とする。
【００２２】
したがって、ある程度平坦化された第１の配線層の上に第３の絶縁層を配置したので、たとえば、第３の絶縁層の上面を平坦化した場合でも、第３の絶縁層の膜厚が場所によって極端に異なることはない。このため、第３の絶縁層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２３】
さらに、第３の絶縁層の内周部は、第１の下地層の外周部より内側に位置するので、第３の絶縁層のうち、中抜き部に該当する部分の膜厚はほぼ均一である。このため、たとえば、エッチングにより第３の絶縁層に中抜き部を設ける場合には、過不足なく正確にエッチングを行なうことができる。
【００２４】
また、ある程度平坦化された第１の配線層の上に第３の絶縁層を形成し、その上に第２の配線層を形成したので、第２の配線層の凹凸を小さくすることができる。この結果、たとえば、第２の配線層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２５】
この発明の半導体装置は、第２の配線層の上に中抜き状に配置され第３の絶縁層の内周部より外側に位置する内周部を有する第４の絶縁層と、第２の配線層および第４の絶縁層の上に配置された第３の配線層とを備えたことを特徴とする。
【００２６】
したがって、凹凸の小さい第２の配線層の上に第４の絶縁層を配置したので、たとえば、第４の絶縁層の上面を平坦化した場合でも、第４の絶縁層の膜厚が場所によって極端に異なることはない。このため、第４の絶縁層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２７】
また、凹凸の小さい第２の配線層の上に第４の絶縁層を形成し、その上に第３の配線層を形成したので、第３の配線層の凹凸を小さくすることができる。この結果、たとえば、第３の配線層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２８】
この発明の半導体装置は、第２の下地層の上にある第２の絶縁層の厚さが、第１の下地層の厚さと等しくなるよう構成したことを特徴とする。したがって、第１の下地層の膜厚と第２の絶縁層の膜厚とがほとんど相殺される。このため、この上に形成された第１の配線層をさらに平坦化することができる。
【００２９】
この発明の半導体装置は、第２の下地層のエッチングレートが第２の絶縁層のエッチングレートより低いことを特徴とする。したがって、第２の絶縁層をエッチングによってパタニングする場合、第２の下地層をエッチングのストッパとすることができる。このため、第２の絶縁層の膜厚が多少異なったとしても、オーバーエッチングを行なうことで、不要部分の第２の絶縁層を完全に除去することができる。この結果、この上に形成される第１の配線層を所期のように平坦化することができる。
【００３０】
この発明の半導体装置は、第１の配線層の少なくとも第２の下地層と接する部分は、当該第２の下地層との密着性が良好な材料により構成されていることを特徴とする。したがって、第１の配線層と第２の下地層とがはく離するおそれはあまりない。このため、たとえば、第１の配線層をパッド部に用いた場合には、はく離を起こしにくいパッド部を実現することができる。
【００３１】
【発明の実施の形態】
図５に、この発明の一実施形態による半導体装置であるＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor − Field Effect Transistor）を備えた半導体集積回路のパッド部３０の断面構成を示す。パッド部３０においては、シリコンにより構成された基体３４の上に、シリコン酸化物により構成された第１の絶縁層であるフィールド酸化膜３６が配置されている。
【００３２】
フィールド酸化膜３６の上には、ポリシリコン層３８とシリコン酸化物により構成されたサイドウォール４０とが配置されている。ポリシリコン層３８とサイドウォール４０とにより、第１の下地層である下地層４１を構成している。下地層４１を覆うように、ＯＮＯ膜４２を介して、第２の下地層であるポリシリコン層４４が配置されている。
【００３３】
ポリシリコン層４４の上には、第２の絶縁層である層間膜４９が配置されている。層間膜４９の開口端（内周部）４９ａは、下地層４１の外周部４１ａよりも大きく、外側に位置している。層間膜４９の上には、第１の配線層である配線層５５が配置されている。配線層５５は、層間膜４９の開口部分において、ポリシリコン層４４と接続されている。
【００３４】
配線層５５の上には、第３の絶縁層である層間膜６１が配置されている。層間膜６１の開口端（内周部）６１ａは、下地層４１の外周部４１ａよりも小さく、内側に位置している。層間膜６１の上には、第２の配線層である配線層６２が配置されている。配線層６２は、層間膜６１の開口部分において、配線層５５と接続されている。
【００３５】
配線層６２の上には、パッシベーション膜６４が配置されている。パッシベーション膜６４の開口端（内周部）６４ａは、層間膜６１の開口端６１ａよりも大きく、外側に位置している。
【００３６】
配線層６２のうち、パッシベーション膜６４の開口部分から露出した部分がパッド６２ａである。パッド６２ａには、ボンディングワイヤ（図示せず）が接続され、このボンディングワイヤを介して、外部回路等との間で信号の授受等が行なわれる。
【００３７】
つぎに、図１Ａ〜図５に基づいて、上述のＭＯＳ−ＦＥＴを備えた半導体集積回路のパッド部３０を製造する方法を説明する。まず、図１Ａに示すように、シリコンにより構成された基体３４を有する半導体基板を用意し、この上に、素子分離用のフィールド酸化膜３６を形成する。フィールド酸化膜３６は、ＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成する。
【００３８】
つぎに、図１Ｂに示すように、フィールド酸化膜３６の上にポリシリコン層３８を形成する。ポリシリコン層３８は、ＣＶＤ法（化学反応を伴う気相成長法）等によりポリシリコンを堆積させ、堆積したポリシリコンにリン（Ｐ）をドープし、その後、ＲＩＥ（反応性イオンエッチング）により所定形状にパタニングすることにより形成する。なお、ポリシリコン層３８は、ＭＯＳ−ＦＥＴのゲート（図示せず）を形成する際、同時に形成される。
【００３９】
つぎに、図２Ａに示すように、ポリシリコン層３８の外周部３８ａに接するように、サイドウォール４０を形成する。サイドウォール４０は、ＣＶＤ法等によりＵＳＧ（非ドープケイ酸ガラス）を堆積させ、これをエッチバックにより除去した残部として得られる。ポリシリコン層３８とサイドウォール４０とにより、上述の下地層４１を構成している。
【００４０】
つぎに、図２Ｂに示すように、下地層４１および露出したフィールド酸化膜３６の上面に、ＯＮＯ膜４２を形成する。ＯＮＯ膜４２は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を、この順に重ねた３層構造の絶縁膜である。シリコン酸化膜は熱酸化により形成され、シリコン窒化膜は減圧ＣＶＤ法等により形成される。
【００４１】
つぎに、図３Ａに示すように、ＯＮＯ膜４２の上にポリシリコン層４４を形成する。ポリシリコン層４４は、ＣＶＤ法等によりポリシリコンを堆積させ、これを所定形状にパタニングすることにより形成する。ポリシリコン層４４は、下地層４１を覆い込むように形成する。なお、パッド部３０における下地層４１のポリシリコン層３８、ＯＮＯ膜４２およびポリシリコン層４４は、パッド部３０以外の部分でキャパシタ（図示せず）を形成する際、同時に形成される。
【００４２】
つぎに、図３Ｂに示すように、ポリシリコン層４４等の上に層間膜４９を形成する。層間膜４９は、ＵＳＧ層４６およびＢＰＳＧ層４８をこの順に積み上げた構成を有している。まず、ＣＶＤ法等によりＵＳＧ（非ドープケイ酸ガラス）を堆積させることによりＵＳＧ層４６を形成し、その上に、ＢＰＳＧ（ホウ素−リン−ケイ酸ガラス）を、ＣＶＤ法等により堆積させることによりＢＰＳＧ層４８を形成する。その後、加熱リフローを行なうことにより、ＢＰＳＧ層４８の表面４８ａをある程度平滑化する。
【００４３】
つぎに、図４Ａに示すように、層間膜４９に開口（コンタクトホール）を設け、その上に、配線層５５を形成する。すなわち、まず、エッチングにより層間膜４９に、ポリシリコン層４４に達する開口を設ける。
【００４４】
この場合、ポリシリコン層４４のエッチングレートは、層間膜４９のエッチングレートよりかなり小さい（１／２０〜１／３０程度）ので、エッチングの際、ポリシリコン層４４がエッチングストッパとなる。このため、層間膜４９の膜厚が場所により多少異なっていても、オーバーエッチングを行なうことにより、開口部分の層間膜４９を完全に除去することができる。この結果、配線層５５とポリシリコン層４４とを完全に接触させることができる。
【００４５】
配線層５５は、下部のバリヤメタル層５０および上部の主配線層５２の２層構造を有している。配線層５５の上には、反射防止膜５４が形成されている。バリヤメタル層５０は、チタン（Ｔi）および窒化チタン（ＴiＮ）をこの順に積み上げた２層構造を有している。主配線層５２は、アルミニウム−シリコン−銅（Ａl-Ｓi-Ｃu）により構成されている。反射防止膜５４は、窒化チタンにより構成されている。
【００４６】
このように、配線層５５を構成するバリヤメタル層５０のうちポリシリコン層４４と接する部分は、当該ポリシリコン層４４との密着性が良好なチタンにより構成されている。したがって、配線層５５とポリシリコン層４４とがはく離するおそれはあまりない。このため、はく離を起こしにくいパッド部３０を実現することができる。
【００４７】
バリヤメタル層５０、主配線層５２および反射防止膜５４は、いずれもスパッタリング法を用いて形成する。その後、反射防止膜５４および配線層５５を、エッチングにより所定形状にパタニングする。なお、反射防止膜５４は、配線層５５のエッチング工程に先立つレジスト露光工程において、配線層５５の表面で光が反射するのを防止するための膜である。
【００４８】
さて、上述のように、層間膜４９の開口端（内周部）４９ａは、下地層４１の外周部４１ａよりも大きく、外側に位置している。また、この実施形態においては、図４Ａに示すように、下地層４１のポリシリコン層３８の膜厚ｔ１と、ポリシリコン層４４の上に残された層間膜４９の膜厚ｔ２とがほぼ等しくなるよう構成されている。このため、配線層５５の凹凸が少なくほぼ平坦となっている。この結果、配線層５５をエッチングによりパタニングする際に、極端な過不足なくエッチングを行なうことができる。
【００４９】
なお、ポリシリコン層３８の膜厚ｔ１と、ポリシリコン層４４の上に残された層間膜４９の膜厚ｔ２とがある程度異なる場合にも、この発明を適用することができる。ただし、上述のように、ポリシリコン層３８の膜厚ｔ１と、ポリシリコン層４４の上に残された層間膜４９の膜厚ｔ２とがほぼ等しくなるよう構成すれば、配線層５５の凹凸が少なくほぼ平坦となるため、好都合である。
【００５０】
つぎに、図４Ｂに示すように、配線層５５の上に層間膜６１を形成する。層間膜６１は、下部のＵＳＧ層５６、ＳＯＧ層５８および上部のＵＳＧ層６０をこの順に積み上げた構成を有している。
【００５１】
まず、ＣＶＤ法等によりＵＳＧを堆積させることによりＵＳＧ層５６を形成する。その上に、ＳＯＧ（Spin On Glass）法を用いて、ＵＳＧ層５６の上面の凹部を埋めるように、絶縁物で構成されたＳＯＧ層５８を塗布により形成する。これにより、上面の平坦化を行なう。つぎに、加熱処理を行なった後、エッチバックによりＳＯＧ層５８をある程度除去し、この上に、ＣＶＤ法等によりＵＳＧを堆積させることによりＵＳＧ層６０を形成する。このようにして、層間膜６１を形成する。
【００５２】
つぎに、図５に示すように、層間膜６１に開口（ＶＩＡコンタクト）を設け、その上に、配線層６２を形成する。すなわち、まず、エッチングにより層間膜６１に、配線層５５に達する開口を設ける。層間膜６１の開口端（内周部）６１ａは、下地層４１の外周部４１ａよりも小さく、内側に位置するように設定する。なお、エッチングの際、配線層５５の上に設けられた反射防止膜５４も除去するようにしてもよい。このようにすれば、配線層６２と配線層５５とを直接、接触させることができる。
【００５３】
配線層６２は、アルミニウム−シリコン−銅（Ａl-Ｓi-Ｃu）により構成されている。配線層６２の上には、反射防止膜（図示せず）が形成されている。反射防止膜は窒化チタンにより構成されている。配線層６２および反射防止膜は、いずれもスパッタリング法を用いて形成する。その後、反射防止膜および配線層６２を、エッチングにより所定形状にパタニングする。
【００５４】
上述のように、下層の配線層５５は凹凸が少なくほぼ平坦となっている。さらに、層間膜６１の開口端（内周部）６１ａは、下地層４１の外周部４１ａよりも小さく、内側に位置するよう構成している。したがって、層間膜６１の開口部分に該当する部分の膜厚は、ほぼ均一である。このため、層間膜６１に開口を設ける際、過不足なく正確にエッチングを行なうことができる。
【００５５】
また、ある程度平坦化された配線層５５の上に層間膜６１を形成し、その上に配線層６２を形成したので、配線層６２の凹凸を小さくすることができる。この結果、配線層６２をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００５６】
つぎに、配線層６２および層間膜６１を覆うように、パッシベーション膜６４を形成し、配線層６２の一部が露出するように開口（パッドコンタクト）を設ける。すなわち、まず、プラズマＣＶＤ法等によりシリコン窒化物（ＳiＮ）を堆積させることにより、パッシベーション膜６４を形成する。その後、エッチングによりパッシベーション膜６４に、配線層６２に達する開口を設ける。なお、パッシベーション膜６４の開口端（内周部）６４ａは、層間膜６１の開口端（内周部）６１ａよりも大きく、外側に位置するように設定している。
【００５７】
前述のように、配線層６２のうち、パッシベーション膜６４の開口部分から露出した部分がパッド６２ａである。このようにして、パッド部３０を形成することができる。
【００５８】
上述の実施形態においては、２層配線（配線層５５、配線層６２の２層）の場合を例に説明したが、この発明は２層配線の半導体装置に限定されるものではない。１層配線の半導体装置や３層以上の配線を備えた半導体装置にも適用することができる。
【００５９】
図６は、この発明の他の実施形態による半導体装置であるＭＯＳ−ＦＥＴを備えた３層配線の半導体集積回路のパッド部７０の断面構成を示す図面である。第２層目の配線６２より下の部分の構造は、上述の図５に示すパッド部３０と同様である。
【００６０】
ただし、パッド部３０においては、配線層６２の上にパッシベーション膜６４を形成したが、パッド部７０においては、配線６２の上に層間膜７７と３層目の配線層７８とを形成し、その上にパッシベーション膜８０を形成することになる。
【００６１】
すなわち、図６に示すように、配線層６２の上に層間膜７７を形成する。層間膜７７は、上述のパッド部３０における層間膜６１同様、下部のＵＳＧ層７２、ＳＯＧ層７４および上部のＵＳＧ層７６をこの順に積み上げた構成を有しており、形成方法も前述の層間膜６１の場合と同様である。
【００６２】
つぎに、層間膜７７に開口（ＶＩＡコンタクト）を設け、その上に、配線層７８を形成する。配線層７８も、前述のパッド部３０における配線層６２と同様にして形成する。なお、層間膜７７の開口端（内周部）７７ａは、層間膜６１の開口端（内周部）６１ａよりも大きく、外側に位置するように設定している。
【００６３】
上述のように、下層の配線層６２は凹凸が比較的小さい。したがって、層間膜７７の開口部分に該当する部分の膜厚が場所によって極端に異なることはない。このため、層間膜７７に開口を設ける際、極端な過不足なくエッチングを行なうことができる。
【００６４】
また、凹凸の少ない配線層６２の上に層間膜７７を形成し、その上に配線層７８を形成したので、配線層７８の凹凸を小さくすることができる。この結果、配線層７８をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００６５】
つぎに、配線層７８および層間膜７７を覆うように、パッシベーション膜８０を形成し、配線層７８の一部が露出するように開口（パッドコンタクト）を設けるのは、上述のパッド部３０におけるパッシベーション膜６４の場合と同様である。
【００６６】
なお、上述の各実施形態においては、第２の下地層であるポリシリコン層４４を、第１の下地層である下地層４１全体を覆うよう形成したが、図７に示すパッド部９０のように、第２の下地層であるポリシリコン層９４を、第１の下地層である下地層４１の外周部４１ａ近傍のみを覆うよう、中抜き状に形成することもできる。
【００６７】
また、上述の各実施形態においては、第３の絶縁層、第４の絶縁層を、ＳＯＧ（Spin On Glass）法を用いて上面を平滑化した場合を例に説明したが、第３の絶縁層または第４の絶縁層を、ＳＯＧ法以外の方法、たとえば、ＣＭＰ（化学的機械的研磨）法を用いて研磨することにより平滑化してもよい。さらに、第３の絶縁層または第４の絶縁層を平滑化せずに用いてもよい。
【００６８】
また、上述の各実施形態においては、第１の絶縁層、第２の絶縁層、第３の絶縁層および第４の絶縁層が、シリコン酸化物で構成されている場合を例に説明したが、第１の絶縁層、第２の絶縁層、第３の絶縁層または第４の絶縁層は、シリコン酸化物以外の材料、たとえば、シリコン窒化物、シリコン酸化窒化物等により構成することもできる。
【００６９】
また、上述の各実施形態においては、第１の下地層および第２の下地層がポリシリコン層を含む場合を例に説明したが、第１の下地層または第２の下地層がポリシリコン層を含まないよう構成することもできる。この場合、これらの下地層は、導体であっても絶縁体であっても半導体であってもよい。
【００７０】
また、上述の各実施形態においては、バリアメタル層として、チタン（Ｔi）および窒化チタン（ＴiＮ）をこの順に積み上げた２層構造のものを例に説明したが、バリアメタル層はこれに限定されるものではない。バリアメタル層として、たとえば、チタンタングステン（ＴiＷ）等を用いることもできる。また、バリアメタル層を持たない配線層に対しても、この発明を適用することができる。
【００７１】
また、上述の各実施形態においては、第１の配線層、第２の配線層および第３の配線層が、アルミニウム−シリコン−銅（Ａl-Ｓi-Ｃu）により構成されている場合を例に説明したが、第１の配線層、第２の配線層または第３の配線層はこれに限定されるものではない。第１の配線層、第２の配線層または第３の配線層として、たとえば、アルミニウム−シリコン、アルミニウム、銅等を用いることができる。
【００７２】
また、上述の各実施形態においては、この発明を半導体装置のパッド部に適用した場合を例に説明したが、この発明は、半導体装置のパッド部以外の部分にも適用することができる。
【００７３】
なお、上述の実施形態においては、ＭＯＳ−ＦＥＴを備えた半導体集積回路にこの発明を適用した場合を例に説明したが、この発明はこれに限定されるものではない。この発明は、ＭＯＳ−ＦＥＴ以外のトランジスタや、ＩＣ、ＬＳＩ等の半導体装置一般に適用することができる。
【図面の簡単な説明】
【図１】図１Ａおよび図１Ｂは、この発明の一実施形態による半導体装置であるＭＯＳ−ＦＥＴを備えた半導体集積回路のパッド部３０の製造工程を説明するための断面図である。
【図２】図２Ａおよび図２Ｂは、パッド部３０の製造工程を説明するための断面図である。
【図３】図３Ａおよび図３Ｂは、パッド部３０の製造工程を説明するための断面図である。
【図４】図４Ａおよび図４Ｂは、パッド部３０の製造工程を説明するための断面図である。
【図５】パッド部３０の断面構成を示す図面である。
【図６】この発明の他の実施形態によるパッド部７０の断面構成を示す図面である。
【図７】この発明のさらに他の実施形態によるパッド部９０の断面構成を示す図面である。
【図８】図８Ａは、従来のＭＯＳ−ＦＥＴのパッド部２の断面構成を示す図面である。図８Ｂは、従来の他のＭＯＳ−ＦＥＴのパッド部２２の断面構成を示す図面である。
【図９】図９Ａおよび図９Ｂは、パッド部２２の製造工程の一部を示す図面である。
【符号の説明】
３６・・・・・フィールド酸化膜
３８・・・・・ポリシリコン層
４１・・・・・下地層
４１ａ・・・・外周部
４４・・・・・ポリシリコン層
４９・・・・・層間膜
４９ａ・・・・開口端（内周部）
５５・・・・・配線層
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、絶縁層の上に形成された配線層を備えた半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor − Field Effect Transistor）等を備えた半導体集積回路には、ボンディングワイヤを接続するためのパッドが設けられている。パッドに接続されたボンディングワイヤを介して、外部回路等との間で信号の授受等を行なう。
【０００３】
図８Ａに、従来のＭＯＳ−ＦＥＴのパッド部２の断面構成を示す。パッド部２においては、シリコンにより構成された基体４の上にシリコン酸化物により構成されたフィールド酸化膜６と、ＢＰＳＧ（ホウ素−リン−ケイ酸ガラス）により構成された絶縁膜８が形成されている。絶縁膜８の上に、１層目の配線層１０が形成されている。
【０００４】
配線層１０の上には層間膜１２が形成されている。層間膜１２に設けられたコンタクトホール１２ａを介して配線層１０に接するように、２層目の配線層１４が形成されている。配線層１４の上にはパッシベーション膜１６が形成されている。パッシベーション膜１６の一部に開口１６ａが設けられ、露出した配線層１４がパッド１４ａを構成している。パッド１４ａに、ボンディングワイヤ（図示せず）が接続される。
【０００５】
しかしながら、上記のパッド部２には、次のような問題点がある。配線層１０の下部は、ソース／ドレイン等のアクティブ領域（図示せず）とのコンタクトを確保するために、窒化チタン／チタン等のバリアメタル１０ａにより構成されている。しかし、このようなバリアメタル１０ａと絶縁膜８を構成するＢＰＳＧとの接続力は、それほど強くない。このため、ボンディングワイヤを介してパッド１４ａが上方に引っ張られると、配線層１０と絶縁膜８とがはく離してしまうおそれがあった。
【０００６】
このような問題点を解決するために、図８Ｂに示す構造のパッド部２２を用いることができる。パッド部２２においては、フィールド酸化膜６の上にポリシリコン層１８を形成し、このポリシリコン層１８と第１の配線層１０とを接続するように構成している。
【０００７】
このように構成すれば、フィールド酸化膜６を構成するシリコン酸化物とポリシリコン層１８との接続力、およびポリシリコン層１８とバリアメタル１０ａとの接続力はいずれも強いから、配線層１０とフィールド酸化膜６とがはく離するおそれはあまりない。すなわち、はく離を起こしにくいパッド部を実現することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなパッド部２２には、次のような問題点があった。図８Ａのパッド部２においては、配線層１０は平坦であるが、図８Ｂのパッド部２２においては、絶縁膜８に開口８ａを設けることによってポリシリコン層１８と配線層１０とを接続しているので、配線層１０が凹状に形成されている。このため、図８Ｂのパッド部２２における第２の配線層１４の凹部の深さａは、図８Ａのパッド部２における配線層１４の場合よりも、かなり深くなっている。
【０００９】
したがって、図９Ａに示すように、パッド部２２の製造工程において配線層１４をパタニングするために塗布したレジスト２４が、配線層１４の凹部にたまり、レジスト２４の膜厚が著しく異なることとなる。この結果、レジスト２４をマスクとしてエッチングを行なった場合、配線層１４のうち、膜厚の薄いレジスト２４に覆われたエッジ部１４ｂが、エッチングにより削り取られて薄くなってしまうという不具合があった。
【００１０】
また、図９Ｂに示すように、層間膜１２の上面を平坦化するために、後述するＵＳＧ層１２ｂおよびＳＯＧ層１２ｃを用いて構成する場合には、配線層１０のエッジ部１０ｂと中央部１０ｃとでは、上にある層間膜１２の厚さが異なるため、層間膜１２に開口１２ａを設けるためのエッチングの際、配線層１０の中央部１０ｃ上の層間膜１２が一部取り残されてしまうという不具合があった。
【００１１】
この発明は、このような問題点を解決し、できるだけ平坦な配線層を備えた半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の半導体装置は、基板に形成された第１の絶縁層と、第１の絶縁層の上に配置され、所定形状の外周部を有する第１の下地層と、第１の下地層および第１の絶縁層の上に配置された第２の下地層と、第２の下地層の上に中抜き状に配置され、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層と、第２の下地層および第２の絶縁層の上に形成された第１の配線層と、を備えたことを特徴とし、第１の配線層がパッシベーション膜の開口部分から露出した部分を有する。
【００１３】
この発明の半導体装置は、前記第１の配線層の上に中抜き状に配置され、前記第１の下地層の外周部より内側に位置する内周部を有する第３の絶縁層と、第１の配線層および第３の絶縁層の上に配置された第２の配線層と、を備えたこと、を特徴とする。
【００１４】
この発明の半導体装置は、前記第２の配線層の上に中抜き状に配置され、前記第３の絶縁層の内周部より外側に位置する内周部を有する第４の絶縁層と、第２の配線層および第４の絶縁層の上に配置された第３の配線層と、を備えたこと、を特徴とする。
【００１５】
この発明の半導体装置は、前記第２の下地層の上にある前記第２の絶縁層の厚さが、前記第１の下地層の厚さと等しくなるよう構成したこと、を特徴とする。
【００１６】
この発明の半導体装置は、請求項１ないし請求項４のいずれかの半導体装置において、前記第２の下地層のエッチングレートが、前記第２の絶縁層のエッチングレートより低いこと、を特徴とする。
【００１７】
この発明の半導体装置は、前記第１の配線層の少なくとも前記第２の下地層と接する部分は、当該第２の下地層との密着性が良好な材料により構成されていること、を特徴とする。
【００１８】
この発明の半導体装置の製造方法は、基板に形成された第１の絶縁層と、第１の絶縁層の上に形成された第１の配線層とを備えた、配線層がパッシベーション膜の開口部分から露出した部分を有する半導体装置、を製造する方法であって、基板に、第１の絶縁層を形成し、第１の絶縁層の上に、所定形状の外周部を有する第１の下地層を形成し、第１の下地層および第１の絶縁層の上に、第２の下地層を形成し、第２の下地層の上に、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成し、第２の下地層および第２の絶縁層の上に、前記第１の配線層を形成すること、を特徴とする。
【００１９】
【発明の作用および効果】
この発明の半導体装置および半導体装置の製造方法は、第１の絶縁層の上に、所定形状の外周部を有する第１の下地層を形成し、第１の下地層および第１の絶縁層の上に第２の下地層を形成し、第２の下地層の上に、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成し、第２の下地層および第２の絶縁層の上に第１の配線層を形成することを特徴とする。
【００２０】
したがって、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成したので、第１の下地層の膜厚と第２の絶縁層の膜厚とがある程度相殺される。このため、この上に形成された第１の配線層をある程度平坦化することができる。この結果、たとえば、第１の配線層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２１】
この発明の半導体装置は、第１の配線層の上に中抜き状に配置され第１の下地層の外周部より内側に位置する内周部を有する第３の絶縁層と、第１の配線層および第３の絶縁層の上に配置された第２の配線層とを備えたことを特徴とする。
【００２２】
したがって、ある程度平坦化された第１の配線層の上に第３の絶縁層を配置したので、たとえば、第３の絶縁層の上面を平坦化した場合でも、第３の絶縁層の膜厚が場所によって極端に異なることはない。このため、第３の絶縁層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２３】
さらに、第３の絶縁層の内周部は、第１の下地層の外周部より内側に位置するので、第３の絶縁層のうち、中抜き部に該当する部分の膜厚はほぼ均一である。このため、たとえば、エッチングにより第３の絶縁層に中抜き部を設ける場合には、過不足なく正確にエッチングを行なうことができる。
【００２４】
また、ある程度平坦化された第１の配線層の上に第３の絶縁層を形成し、その上に第２の配線層を形成したので、第２の配線層の凹凸を小さくすることができる。この結果、たとえば、第２の配線層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２５】
この発明の半導体装置は、第２の配線層の上に中抜き状に配置され第３の絶縁層の内周部より外側に位置する内周部を有する第４の絶縁層と、第２の配線層および第４の絶縁層の上に配置された第３の配線層とを備えたことを特徴とする。
【００２６】
したがって、凹凸の小さい第２の配線層の上に第４の絶縁層を配置したので、たとえば、第４の絶縁層の上面を平坦化した場合でも、第４の絶縁層の膜厚が場所によって極端に異なることはない。このため、第４の絶縁層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２７】
また、凹凸の小さい第２の配線層の上に第４の絶縁層を形成し、その上に第３の配線層を形成したので、第３の配線層の凹凸を小さくすることができる。この結果、たとえば、第３の配線層をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００２８】
この発明の半導体装置は、第２の下地層の上にある第２の絶縁層の厚さが、第１の下地層の厚さと等しくなるよう構成したことを特徴とする。したがって、第１の下地層の膜厚と第２の絶縁層の膜厚とがほとんど相殺される。このため、この上に形成された第１の配線層をさらに平坦化することができる。
【００２９】
この発明の半導体装置は、第２の下地層のエッチングレートが第２の絶縁層のエッチングレートより低いことを特徴とする。したがって、第２の絶縁層をエッチングによってパタニングする場合、第２の下地層をエッチングのストッパとすることができる。このため、第２の絶縁層の膜厚が多少異なったとしても、オーバーエッチングを行なうことで、不要部分の第２の絶縁層を完全に除去することができる。この結果、この上に形成される第１の配線層を所期のように平坦化することができる。
【００３０】
この発明の半導体装置は、第１の配線層の少なくとも第２の下地層と接する部分は、当該第２の下地層との密着性が良好な材料により構成されていることを特徴とする。したがって、第１の配線層と第２の下地層とがはく離するおそれはあまりない。このため、たとえば、第１の配線層をパッド部に用いた場合には、はく離を起こしにくいパッド部を実現することができる。
【００３１】
【発明の実施の形態】
図５に、この発明の一実施形態による半導体装置であるＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor − Field Effect Transistor）を備えた半導体集積回路のパッド部３０の断面構成を示す。パッド部３０においては、シリコンにより構成された基体３４の上に、シリコン酸化物により構成された第１の絶縁層であるフィールド酸化膜３６が配置されている。
【００３２】
フィールド酸化膜３６の上には、ポリシリコン層３８とシリコン酸化物により構成されたサイドウォール４０とが配置されている。ポリシリコン層３８とサイドウォール４０とにより、第１の下地層である下地層４１を構成している。下地層４１を覆うように、ＯＮＯ膜４２を介して、第２の下地層であるポリシリコン層４４が配置されている。
【００３３】
ポリシリコン層４４の上には、第２の絶縁層である層間膜４９が配置されている。層間膜４９の開口端（内周部）４９ａは、下地層４１の外周部４１ａよりも大きく、外側に位置している。層間膜４９の上には、第１の配線層である配線層５５が配置されている。配線層５５は、層間膜４９の開口部分において、ポリシリコン層４４と接続されている。
【００３４】
配線層５５の上には、第３の絶縁層である層間膜６１が配置されている。層間膜６１の開口端（内周部）６１ａは、下地層４１の外周部４１ａよりも小さく、内側に位置している。層間膜６１の上には、第２の配線層である配線層６２が配置されている。配線層６２は、層間膜６１の開口部分において、配線層５５と接続されている。
【００３５】
配線層６２の上には、パッシベーション膜６４が配置されている。パッシベーション膜６４の開口端（内周部）６４ａは、層間膜６１の開口端６１ａよりも大きく、外側に位置している。
【００３６】
配線層６２のうち、パッシベーション膜６４の開口部分から露出した部分がパッド６２ａである。パッド６２ａには、ボンディングワイヤ（図示せず）が接続され、このボンディングワイヤを介して、外部回路等との間で信号の授受等が行なわれる。
【００３７】
つぎに、図１Ａ〜図５に基づいて、上述のＭＯＳ−ＦＥＴを備えた半導体集積回路のパッド部３０を製造する方法を説明する。まず、図１Ａに示すように、シリコンにより構成された基体３４を有する半導体基板を用意し、この上に、素子分離用のフィールド酸化膜３６を形成する。フィールド酸化膜３６は、ＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成する。
【００３８】
つぎに、図１Ｂに示すように、フィールド酸化膜３６の上にポリシリコン層３８を形成する。ポリシリコン層３８は、ＣＶＤ法（化学反応を伴う気相成長法）等によりポリシリコンを堆積させ、堆積したポリシリコンにリン（Ｐ）をドープし、その後、ＲＩＥ（反応性イオンエッチング）により所定形状にパタニングすることにより形成する。なお、ポリシリコン層３８は、ＭＯＳ−ＦＥＴのゲート（図示せず）を形成する際、同時に形成される。
【００３９】
つぎに、図２Ａに示すように、ポリシリコン層３８の外周部３８ａに接するように、サイドウォール４０を形成する。サイドウォール４０は、ＣＶＤ法等によりＵＳＧ（非ドープケイ酸ガラス）を堆積させ、これをエッチバックにより除去した残部として得られる。ポリシリコン層３８とサイドウォール４０とにより、上述の下地層４１を構成している。
【００４０】
つぎに、図２Ｂに示すように、下地層４１および露出したフィールド酸化膜３６の上面に、ＯＮＯ膜４２を形成する。ＯＮＯ膜４２は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を、この順に重ねた３層構造の絶縁膜である。シリコン酸化膜は熱酸化により形成され、シリコン窒化膜は減圧ＣＶＤ法等により形成される。
【００４１】
つぎに、図３Ａに示すように、ＯＮＯ膜４２の上にポリシリコン層４４を形成する。ポリシリコン層４４は、ＣＶＤ法等によりポリシリコンを堆積させ、これを所定形状にパタニングすることにより形成する。ポリシリコン層４４は、下地層４１を覆い込むように形成する。なお、パッド部３０における下地層４１のポリシリコン層３８、ＯＮＯ膜４２およびポリシリコン層４４は、パッド部３０以外の部分でキャパシタ（図示せず）を形成する際、同時に形成される。
【００４２】
つぎに、図３Ｂに示すように、ポリシリコン層４４等の上に層間膜４９を形成する。層間膜４９は、ＵＳＧ層４６およびＢＰＳＧ層４８をこの順に積み上げた構成を有している。まず、ＣＶＤ法等によりＵＳＧ（非ドープケイ酸ガラス）を堆積させることによりＵＳＧ層４６を形成し、その上に、ＢＰＳＧ（ホウ素−リン−ケイ酸ガラス）を、ＣＶＤ法等により堆積させることによりＢＰＳＧ層４８を形成する。その後、加熱リフローを行なうことにより、ＢＰＳＧ層４８の表面４８ａをある程度平滑化する。
【００４３】
つぎに、図４Ａに示すように、層間膜４９に開口（コンタクトホール）を設け、その上に、配線層５５を形成する。すなわち、まず、エッチングにより層間膜４９に、ポリシリコン層４４に達する開口を設ける。
【００４４】
この場合、ポリシリコン層４４のエッチングレートは、層間膜４９のエッチングレートよりかなり小さい（１／２０〜１／３０程度）ので、エッチングの際、ポリシリコン層４４がエッチングストッパとなる。このため、層間膜４９の膜厚が場所により多少異なっていても、オーバーエッチングを行なうことにより、開口部分の層間膜４９を完全に除去することができる。この結果、配線層５５とポリシリコン層４４とを完全に接触させることができる。
【００４５】
配線層５５は、下部のバリヤメタル層５０および上部の主配線層５２の２層構造を有している。配線層５５の上には、反射防止膜５４が形成されている。バリヤメタル層５０は、チタン（Ｔi）および窒化チタン（ＴiＮ）をこの順に積み上げた２層構造を有している。主配線層５２は、アルミニウム−シリコン−銅（Ａl-Ｓi-Ｃu）により構成されている。反射防止膜５４は、窒化チタンにより構成されている。
【００４６】
このように、配線層５５を構成するバリヤメタル層５０のうちポリシリコン層４４と接する部分は、当該ポリシリコン層４４との密着性が良好なチタンにより構成されている。したがって、配線層５５とポリシリコン層４４とがはく離するおそれはあまりない。このため、はく離を起こしにくいパッド部３０を実現することができる。
【００４７】
バリヤメタル層５０、主配線層５２および反射防止膜５４は、いずれもスパッタリング法を用いて形成する。その後、反射防止膜５４および配線層５５を、エッチングにより所定形状にパタニングする。なお、反射防止膜５４は、配線層５５のエッチング工程に先立つレジスト露光工程において、配線層５５の表面で光が反射するのを防止するための膜である。
【００４８】
さて、上述のように、層間膜４９の開口端（内周部）４９ａは、下地層４１の外周部４１ａよりも大きく、外側に位置している。また、この実施形態においては、図４Ａに示すように、下地層４１のポリシリコン層３８の膜厚ｔ１と、ポリシリコン層４４の上に残された層間膜４９の膜厚ｔ２とがほぼ等しくなるよう構成されている。このため、配線層５５の凹凸が少なくほぼ平坦となっている。この結果、配線層５５をエッチングによりパタニングする際に、極端な過不足なくエッチングを行なうことができる。
【００４９】
なお、ポリシリコン層３８の膜厚ｔ１と、ポリシリコン層４４の上に残された層間膜４９の膜厚ｔ２とがある程度異なる場合にも、この発明を適用することができる。ただし、上述のように、ポリシリコン層３８の膜厚ｔ１と、ポリシリコン層４４の上に残された層間膜４９の膜厚ｔ２とがほぼ等しくなるよう構成すれば、配線層５５の凹凸が少なくほぼ平坦となるため、好都合である。
【００５０】
つぎに、図４Ｂに示すように、配線層５５の上に層間膜６１を形成する。層間膜６１は、下部のＵＳＧ層５６、ＳＯＧ層５８および上部のＵＳＧ層６０をこの順に積み上げた構成を有している。
【００５１】
まず、ＣＶＤ法等によりＵＳＧを堆積させることによりＵＳＧ層５６を形成する。その上に、ＳＯＧ（Spin On Glass）法を用いて、ＵＳＧ層５６の上面の凹部を埋めるように、絶縁物で構成されたＳＯＧ層５８を塗布により形成する。これにより、上面の平坦化を行なう。つぎに、加熱処理を行なった後、エッチバックによりＳＯＧ層５８をある程度除去し、この上に、ＣＶＤ法等によりＵＳＧを堆積させることによりＵＳＧ層６０を形成する。このようにして、層間膜６１を形成する。
【００５２】
つぎに、図５に示すように、層間膜６１に開口（ＶＩＡコンタクト）を設け、その上に、配線層６２を形成する。すなわち、まず、エッチングにより層間膜６１に、配線層５５に達する開口を設ける。層間膜６１の開口端（内周部）６１ａは、下地層４１の外周部４１ａよりも小さく、内側に位置するように設定する。なお、エッチングの際、配線層５５の上に設けられた反射防止膜５４も除去するようにしてもよい。このようにすれば、配線層６２と配線層５５とを直接、接触させることができる。
【００５３】
配線層６２は、アルミニウム−シリコン−銅（Ａl-Ｓi-Ｃu）により構成されている。配線層６２の上には、反射防止膜（図示せず）が形成されている。反射防止膜は窒化チタンにより構成されている。配線層６２および反射防止膜は、いずれもスパッタリング法を用いて形成する。その後、反射防止膜および配線層６２を、エッチングにより所定形状にパタニングする。
【００５４】
上述のように、下層の配線層５５は凹凸が少なくほぼ平坦となっている。さらに、層間膜６１の開口端（内周部）６１ａは、下地層４１の外周部４１ａよりも小さく、内側に位置するよう構成している。したがって、層間膜６１の開口部分に該当する部分の膜厚は、ほぼ均一である。このため、層間膜６１に開口を設ける際、過不足なく正確にエッチングを行なうことができる。
【００５５】
また、ある程度平坦化された配線層５５の上に層間膜６１を形成し、その上に配線層６２を形成したので、配線層６２の凹凸を小さくすることができる。この結果、配線層６２をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００５６】
つぎに、配線層６２および層間膜６１を覆うように、パッシベーション膜６４を形成し、配線層６２の一部が露出するように開口（パッドコンタクト）を設ける。すなわち、まず、プラズマＣＶＤ法等によりシリコン窒化物（ＳiＮ）を堆積させることにより、パッシベーション膜６４を形成する。その後、エッチングによりパッシベーション膜６４に、配線層６２に達する開口を設ける。なお、パッシベーション膜６４の開口端（内周部）６４ａは、層間膜６１の開口端（内周部）６１ａよりも大きく、外側に位置するように設定している。
【００５７】
前述のように、配線層６２のうち、パッシベーション膜６４の開口部分から露出した部分がパッド６２ａである。このようにして、パッド部３０を形成することができる。
【００５８】
上述の実施形態においては、２層配線（配線層５５、配線層６２の２層）の場合を例に説明したが、この発明は２層配線の半導体装置に限定されるものではない。１層配線の半導体装置や３層以上の配線を備えた半導体装置にも適用することができる。
【００５９】
図６は、この発明の他の実施形態による半導体装置であるＭＯＳ−ＦＥＴを備えた３層配線の半導体集積回路のパッド部７０の断面構成を示す図面である。第２層目の配線６２より下の部分の構造は、上述の図５に示すパッド部３０と同様である。
【００６０】
ただし、パッド部３０においては、配線層６２の上にパッシベーション膜６４を形成したが、パッド部７０においては、配線６２の上に層間膜７７と３層目の配線層７８とを形成し、その上にパッシベーション膜８０を形成することになる。
【００６１】
すなわち、図６に示すように、配線層６２の上に層間膜７７を形成する。層間膜７７は、上述のパッド部３０における層間膜６１同様、下部のＵＳＧ層７２、ＳＯＧ層７４および上部のＵＳＧ層７６をこの順に積み上げた構成を有しており、形成方法も前述の層間膜６１の場合と同様である。
【００６２】
つぎに、層間膜７７に開口（ＶＩＡコンタクト）を設け、その上に、配線層７８を形成する。配線層７８も、前述のパッド部３０における配線層６２と同様にして形成する。なお、層間膜７７の開口端（内周部）７７ａは、層間膜６１の開口端（内周部）６１ａよりも大きく、外側に位置するように設定している。
【００６３】
上述のように、下層の配線層６２は凹凸が比較的小さい。したがって、層間膜７７の開口部分に該当する部分の膜厚が場所によって極端に異なることはない。このため、層間膜７７に開口を設ける際、極端な過不足なくエッチングを行なうことができる。
【００６４】
また、凹凸の少ない配線層６２の上に層間膜７７を形成し、その上に配線層７８を形成したので、配線層７８の凹凸を小さくすることができる。この結果、配線層７８をエッチングによりパタニングする場合に、極端な過不足なくエッチングを行なうことが可能となる。
【００６５】
つぎに、配線層７８および層間膜７７を覆うように、パッシベーション膜８０を形成し、配線層７８の一部が露出するように開口（パッドコンタクト）を設けるのは、上述のパッド部３０におけるパッシベーション膜６４の場合と同様である。
【００６６】
なお、上述の各実施形態においては、第２の下地層であるポリシリコン層４４を、第１の下地層である下地層４１全体を覆うよう形成したが、図７に示すパッド部９０のように、第２の下地層であるポリシリコン層９４を、第１の下地層である下地層４１の外周部４１ａ近傍のみを覆うよう、中抜き状に形成することもできる。
【００６７】
また、上述の各実施形態においては、第３の絶縁層、第４の絶縁層を、ＳＯＧ（Spin On Glass）法を用いて上面を平滑化した場合を例に説明したが、第３の絶縁層または第４の絶縁層を、ＳＯＧ法以外の方法、たとえば、ＣＭＰ（化学的機械的研磨）法を用いて研磨することにより平滑化してもよい。さらに、第３の絶縁層または第４の絶縁層を平滑化せずに用いてもよい。
【００６８】
また、上述の各実施形態においては、第１の絶縁層、第２の絶縁層、第３の絶縁層および第４の絶縁層が、シリコン酸化物で構成されている場合を例に説明したが、第１の絶縁層、第２の絶縁層、第３の絶縁層または第４の絶縁層は、シリコン酸化物以外の材料、たとえば、シリコン窒化物、シリコン酸化窒化物等により構成することもできる。
【００６９】
また、上述の各実施形態においては、第１の下地層および第２の下地層がポリシリコン層を含む場合を例に説明したが、第１の下地層または第２の下地層がポリシリコン層を含まないよう構成することもできる。この場合、これらの下地層は、導体であっても絶縁体であっても半導体であってもよい。
【００７０】
また、上述の各実施形態においては、バリアメタル層として、チタン（Ｔi）および窒化チタン（ＴiＮ）をこの順に積み上げた２層構造のものを例に説明したが、バリアメタル層はこれに限定されるものではない。バリアメタル層として、たとえば、チタンタングステン（ＴiＷ）等を用いることもできる。また、バリアメタル層を持たない配線層に対しても、この発明を適用することができる。
【００７１】
また、上述の各実施形態においては、第１の配線層、第２の配線層および第３の配線層が、アルミニウム−シリコン−銅（Ａl-Ｓi-Ｃu）により構成されている場合を例に説明したが、第１の配線層、第２の配線層または第３の配線層はこれに限定されるものではない。第１の配線層、第２の配線層または第３の配線層として、たとえば、アルミニウム−シリコン、アルミニウム、銅等を用いることができる。
【００７２】
また、上述の各実施形態においては、この発明を半導体装置のパッド部に適用した場合を例に説明したが、この発明は、半導体装置のパッド部以外の部分にも適用することができる。
【００７３】
なお、上述の実施形態においては、ＭＯＳ−ＦＥＴを備えた半導体集積回路にこの発明を適用した場合を例に説明したが、この発明はこれに限定されるものではない。この発明は、ＭＯＳ−ＦＥＴ以外のトランジスタや、ＩＣ、ＬＳＩ等の半導体装置一般に適用することができる。
【図面の簡単な説明】
【図１】図１Ａおよび図１Ｂは、この発明の一実施形態による半導体装置であるＭＯＳ−ＦＥＴを備えた半導体集積回路のパッド部３０の製造工程を説明するための断面図である。
【図２】図２Ａおよび図２Ｂは、パッド部３０の製造工程を説明するための断面図である。
【図３】図３Ａおよび図３Ｂは、パッド部３０の製造工程を説明するための断面図である。
【図４】図４Ａおよび図４Ｂは、パッド部３０の製造工程を説明するための断面図である。
【図５】パッド部３０の断面構成を示す図面である。
【図６】この発明の他の実施形態によるパッド部７０の断面構成を示す図面である。
【図７】この発明のさらに他の実施形態によるパッド部９０の断面構成を示す図面である。
【図８】図８Ａは、従来のＭＯＳ−ＦＥＴのパッド部２の断面構成を示す図面である。図８Ｂは、従来の他のＭＯＳ−ＦＥＴのパッド部２２の断面構成を示す図面である。
【図９】図９Ａおよび図９Ｂは、パッド部２２の製造工程の一部を示す図面である。
【符号の説明】
３６・・・・・フィールド酸化膜
３８・・・・・ポリシリコン層
４１・・・・・下地層
４１ａ・・・・外周部
４４・・・・・ポリシリコン層
４９・・・・・層間膜
４９ａ・・・・開口端（内周部）
５５・・・・・配線層
Claims (7)
- 基板に形成された第１の絶縁層と、
第１の絶縁層の上に配置され、所定形状の外周部を有する第１の下地層と、
第１の下地層および第１の絶縁層の上に配置された第２の下地層と、
第２の下地層の上に中抜き状に配置され、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層と、
第２の下地層および第２の絶縁層の上に形成された第１の配線層と、
を備えたことを特徴とする、第１の配線層がパッシベーション膜の開口部分から露出した部分を有する半導体装置。 - 基板に形成された第１の絶縁層と、
第１の絶縁層の上に配置され、所定形状の外周部を有する第１の下地層と、
第１の下地層および第１の絶縁層の上に配置された第２の下地層と、
第２の下地層の上に中抜き状に配置され、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層と、
第２の下地層および第２の絶縁層の上に形成された第１の配線層と、
前記第１の配線層の上に中抜き状に配置され、前記第１の下地層の外周部より内側に位置する内周部を有する第３の絶縁層と、
第１の配線層および第３の絶縁層の上に配置された第２の配線層と、
を備えたことを特徴とする、第２の配線層がパッシベーション膜の開口部分から露出した部分を有する半導体装置。 - 基板に形成された第１の絶縁層と、
第１の絶縁層の上に配置され、所定形状の外周部を有する第１の下地層と、
第１の下地層および第１の絶縁層の上に配置された第２の下地層と、
第２の下地層の上に中抜き状に配置され、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層と、
第２の下地層および第２の絶縁層の上に形成された第１の配線層と、
前記第１の配線層の上に中抜き状に配置され、前記第１の下地層の外周部より内側に位置する内周部を有する第３の絶縁層と、
第１の配線層および第３の絶縁層の上に配置された第２の配線層と、
前記第２の配線層の上に中抜き状に配置され、前記第３の絶縁層の内周部より外側に位置する内周部を有する第４の絶縁層と、
第２の配線層および第４の絶縁層の上に配置された第３の配線層と、
を備えたことを特徴とする、第３の配線層がパッシベーション膜の開口部分から露出した部分を有する半導体装置。 - 請求項１ないし請求項３のいずれかの半導体装置において、
前記第２の下地層の上にある前記第２の絶縁層の厚さが、前記第１の下地層の厚さと等しくなるよう構成したこと、
を特徴とするもの。 - 請求項１ないし請求項４のいずれかの半導体装置において、
前記第２の下地層のエッチングレートが、前記第２の絶縁層のエッチングレートより低いこと、
を特徴とするもの。 - 請求項１ないし請求項５のいずれかの半導体装置において、
前記第１の配線層の少なくとも前記第２の下地層と接する部分は、当該第２の下地層との密着性が良好な材料により構成されていること、
を特徴とするもの。 - 基板に形成された第１の絶縁層と、第１の絶縁層の上に形成された第１の配線層とを備えた、配線層がパッシベーション膜の開口部分から露出した部分を有する半導体装置、を製造する方法であって、
基板に、第１の絶縁層を形成し、
第１の絶縁層の上に、所定形状の外周部を有する第１の下地層を形成し、
第１の下地層および第１の絶縁層の上に、第２の下地層を形成し、
第２の下地層の上に、第１の下地層の外周部より外側に位置する内周部を有する第２の絶縁層を中抜き状に形成し、
第２の下地層および第２の絶縁層の上に、前記第１の配線層を形成すること、
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24372297A JP4047419B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24372297A JP4047419B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187348A JPH1187348A (ja) | 1999-03-30 |
| JP4047419B2 true JP4047419B2 (ja) | 2008-02-13 |
Family
ID=17108026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24372297A Expired - Fee Related JP4047419B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4047419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368115B1 (ko) * | 2001-01-26 | 2003-01-15 | 삼성전자 주식회사 | 반도체 소자의 본딩 패드 구조 및 그 제조방법 |
-
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- 1997-09-09 JP JP24372297A patent/JP4047419B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1187348A (ja) | 1999-03-30 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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