JPH05190799A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH05190799A JPH05190799A JP4001459A JP145992A JPH05190799A JP H05190799 A JPH05190799 A JP H05190799A JP 4001459 A JP4001459 A JP 4001459A JP 145992 A JP145992 A JP 145992A JP H05190799 A JPH05190799 A JP H05190799A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 65
- 239000010410 layer Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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Abstract
(57)【要約】
【目的】 スタック型ＤＲＡＭのコンタクト部の加工を
容易にする。 【構成】 半導体基板１の表面に設けたトランジスタＴ
Ｒ１,ＴＲ２上を第１の層間絶縁膜７で覆い、第１の層
間絶縁膜７に第１の開口Ｃ１,Ｃ２,Ｃ３を形成する。第
１の層間絶縁膜７上に、第１の開口Ｃ１,Ｃ２,Ｃ３を通
してドレイン領域４,５,ソース領域６につながる局所配
線層Ｓ１,Ｓ２,Ｓ３を設ける。基板１上を第２の層間絶
縁膜８で覆い、第２の層間絶縁膜８に第２の開口Ｃ４,
Ｃ５,Ｃ６を形成する。第２の層間絶縁膜８上に、第２
の開口Ｃ４,Ｃ５,Ｃ６を通して局所配線層Ｓ１,Ｓ２,Ｓ
３につながるビット線ＢＬ１,ＢＬ２とキャパシタ下部
電極(図示せず)を設ける。
容易にする。 【構成】 半導体基板１の表面に設けたトランジスタＴ
Ｒ１,ＴＲ２上を第１の層間絶縁膜７で覆い、第１の層
間絶縁膜７に第１の開口Ｃ１,Ｃ２,Ｃ３を形成する。第
１の層間絶縁膜７上に、第１の開口Ｃ１,Ｃ２,Ｃ３を通
してドレイン領域４,５,ソース領域６につながる局所配
線層Ｓ１,Ｓ２,Ｓ３を設ける。基板１上を第２の層間絶
縁膜８で覆い、第２の層間絶縁膜８に第２の開口Ｃ４,
Ｃ５,Ｃ６を形成する。第２の層間絶縁膜８上に、第２
の開口Ｃ４,Ｃ５,Ｃ６を通して局所配線層Ｓ１,Ｓ２,Ｓ
３につながるビット線ＢＬ１,ＢＬ２とキャパシタ下部
電極(図示せず)を設ける。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置および
その製造方法に関し、より詳しくは、トランジスタおよ
びビット線上にキャパシタを積層してなるスタック型Ｄ
ＲＡＭ(ダイナミック・ランダム・アクセス・メモリ)お
よびその製造方法に関する。
その製造方法に関し、より詳しくは、トランジスタおよ
びビット線上にキャパシタを積層してなるスタック型Ｄ
ＲＡＭ(ダイナミック・ランダム・アクセス・メモリ)お
よびその製造方法に関する。
【０００２】
【従来の技術】従来、この種のスタック型ＤＲＡＭで
は、半導体基板表面に設けたトランジスタ上を層間絶縁
膜で覆った後、この層間絶縁膜にコンタクト用の開口を
設けている。そして、この上にキャパシタ下部電極とビ
ット線とを設け、これらを上記コンタクト用の開口を通
して上記トランジスタのドレイン領域,ソース領域にそ
れぞれ直接接続している。
は、半導体基板表面に設けたトランジスタ上を層間絶縁
膜で覆った後、この層間絶縁膜にコンタクト用の開口を
設けている。そして、この上にキャパシタ下部電極とビ
ット線とを設け、これらを上記コンタクト用の開口を通
して上記トランジスタのドレイン領域,ソース領域にそ
れぞれ直接接続している。
【０００３】
【発明が解決しようとする課題】ところで、近年の半導
体記憶装置は記憶容量が３〜４年に４倍の割合で増加し
ており、メモリセルのパターンの微細化が進むとともに
表面段差が顕著になっている。特に、スタック型ＤＲＡ
Ｍでは、素子を基板面に縦方向に積層しているため、コ
ンタクト部のアスペクト比(開口の幅と深さとの比)が大
きくなって加工しづらいという問題が生じている。
体記憶装置は記憶容量が３〜４年に４倍の割合で増加し
ており、メモリセルのパターンの微細化が進むとともに
表面段差が顕著になっている。特に、スタック型ＤＲＡ
Ｍでは、素子を基板面に縦方向に積層しているため、コ
ンタクト部のアスペクト比(開口の幅と深さとの比)が大
きくなって加工しづらいという問題が生じている。
【０００４】そこで、この発明の目的は、コンタクト部
の加工を容易に行うことができる半導体記憶装置および
その製造方法を提供することにある。
の加工を容易に行うことができる半導体記憶装置および
その製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体記憶装置は、半導体基板表面に設
けられたトランジスタと、上記トランジスタ上を覆い、
上記トランジスタのドレイン領域,ソース領域上の部分
に第１の開口を有する第１の層間絶縁膜と、所定のパタ
ーンで上記第１の層間絶縁膜上に設けられ、上記第１の
開口を通して上記ドレイン領域またはソース領域につな
がる局所配線層と、上記基板上を覆い、上記局所配線層
上の部分に第２の開口を有する第２の層間絶縁膜と、所
定のパターンで上記第２の層間絶縁膜上に設けられ、上
記第２の開口を通して上記局所配線層につながるビット
線またはキャパシタ下部電極を備えたことを特徴として
いる。
め、この発明の半導体記憶装置は、半導体基板表面に設
けられたトランジスタと、上記トランジスタ上を覆い、
上記トランジスタのドレイン領域,ソース領域上の部分
に第１の開口を有する第１の層間絶縁膜と、所定のパタ
ーンで上記第１の層間絶縁膜上に設けられ、上記第１の
開口を通して上記ドレイン領域またはソース領域につな
がる局所配線層と、上記基板上を覆い、上記局所配線層
上の部分に第２の開口を有する第２の層間絶縁膜と、所
定のパターンで上記第２の層間絶縁膜上に設けられ、上
記第２の開口を通して上記局所配線層につながるビット
線またはキャパシタ下部電極を備えたことを特徴として
いる。
【０００６】また、この発明の半導体記憶装置の製造方
法は、半導体基板表面に設けたトランジスタ上を第１の
層間絶縁膜で覆い、上記第１の層間絶縁膜のうち上記ト
ランジスタのドレイン領域,ソース領域上の部分に第１
の開口を形成する工程と、上記第１の層間絶縁膜上に、
上記第１の開口を通して上記ドレイン領域またはソース
領域につながる所定パターンの局所配線層を設ける工程
と、上記基板上を第２の層間絶縁膜で覆い、上記第２の
層間絶縁膜のうち上記局所配線層上の部分に第２の開口
を形成する工程と、上記第２の層間絶縁膜上に、上記第
２の開口を通して上記局所配線層につながる所定パター
ンのビット線またはキャパシタ下部電極を設ける工程を
有することを特徴としている。
法は、半導体基板表面に設けたトランジスタ上を第１の
層間絶縁膜で覆い、上記第１の層間絶縁膜のうち上記ト
ランジスタのドレイン領域,ソース領域上の部分に第１
の開口を形成する工程と、上記第１の層間絶縁膜上に、
上記第１の開口を通して上記ドレイン領域またはソース
領域につながる所定パターンの局所配線層を設ける工程
と、上記基板上を第２の層間絶縁膜で覆い、上記第２の
層間絶縁膜のうち上記局所配線層上の部分に第２の開口
を形成する工程と、上記第２の層間絶縁膜上に、上記第
２の開口を通して上記局所配線層につながる所定パター
ンのビット線またはキャパシタ下部電極を設ける工程を
有することを特徴としている。
【０００７】
【作用】この発明の半導体記憶装置では、トランジスタ
のドレイン領域,ソース領域とキャパシタ下部電極また
はビツト線との間の層間絶縁膜(第１の層間絶縁膜およ
び第２の層間絶縁膜)中に、所定パターンの局所配線層
が設けられている。したがって、コンタクト用の開口
は、上記第１の層間絶縁膜の第１の開口と第２の層間絶
縁膜の第２の開口とに分けて、別々に形成される。した
がって、従来に比してコンタクト用の開口のアスペクト
比が小さくなり、コンタクト部が容易に形成されるよう
になる。なお、上記局所配線層は、第１の層間絶縁膜に
設けられた第１の開口を埋めてトランジスタのドレイン
領域,ソース領域につながる一方、第２の層間絶縁膜の
下地となって第２の開口を通してキャパシタ下部電極ま
たはビツト線につながる。
のドレイン領域,ソース領域とキャパシタ下部電極また
はビツト線との間の層間絶縁膜(第１の層間絶縁膜およ
び第２の層間絶縁膜)中に、所定パターンの局所配線層
が設けられている。したがって、コンタクト用の開口
は、上記第１の層間絶縁膜の第１の開口と第２の層間絶
縁膜の第２の開口とに分けて、別々に形成される。した
がって、従来に比してコンタクト用の開口のアスペクト
比が小さくなり、コンタクト部が容易に形成されるよう
になる。なお、上記局所配線層は、第１の層間絶縁膜に
設けられた第１の開口を埋めてトランジスタのドレイン
領域,ソース領域につながる一方、第２の層間絶縁膜の
下地となって第２の開口を通してキャパシタ下部電極ま
たはビツト線につながる。
【０００８】
【実施例】以下、この発明の半導体記憶装置およびその
製造方法を実施例により詳細に説明する。
製造方法を実施例により詳細に説明する。
【０００９】図１(a)は一実施例のＤＲＡＭのパターン
レイアウトを示し、同図(b),(c)はそれぞれ同図(a)にお
けるＢＢ線矢視断面,ＣＣ線矢視断面を示している。図
１に示すように、このＤＲＡＭは、半導体基板１表面の
活性領域３に、ドレイン領域４,５と、ソース領域６
と、ゲート電極(ワード線)ＧＰ１,ＧＰ２とによって構
成されるトランジスタＴＲ１,ＴＲ２を備えている。こ
のトランジスタＴＲ１,ＴＲ２上には、第１の層間絶縁
膜７と、矩形上のパターンをなす局所配線層Ｓ１,Ｓ２,
Ｓ３と、第２の層間絶縁膜８と、ライン状のビツト線Ｂ
Ｌ１,ＢＬ２が設けられている。上記局所配線層Ｓ１,Ｓ
２,Ｓ３は、第１の層間絶縁膜７に設けられた第１の開
口Ｃ１,Ｃ２,Ｃ３を埋めて、それぞれ上記各トランジス
タのドレイン領域４,５とソース領域(ＴＲ１,ＴＲ２に
共通)６とにつながっている。さらに、ビツト線ＢＬ１
が、第２の層間絶縁膜８に設けられた第２の開口Ｃ６を
通して局所配線層Ｓ３につながっている。また、図示し
ないキャパシタの下部電極が、第２の層間絶縁膜８に設
けられた第２の開口Ｃ４,Ｃ５を通して上記局所配線層
Ｓ１,Ｓ２につながっている。なお、キャパシタは下部
電極と、絶縁膜と、この絶縁膜を挟んで上記下部電極に
対向する上部電極とで構成される。
レイアウトを示し、同図(b),(c)はそれぞれ同図(a)にお
けるＢＢ線矢視断面,ＣＣ線矢視断面を示している。図
１に示すように、このＤＲＡＭは、半導体基板１表面の
活性領域３に、ドレイン領域４,５と、ソース領域６
と、ゲート電極(ワード線)ＧＰ１,ＧＰ２とによって構
成されるトランジスタＴＲ１,ＴＲ２を備えている。こ
のトランジスタＴＲ１,ＴＲ２上には、第１の層間絶縁
膜７と、矩形上のパターンをなす局所配線層Ｓ１,Ｓ２,
Ｓ３と、第２の層間絶縁膜８と、ライン状のビツト線Ｂ
Ｌ１,ＢＬ２が設けられている。上記局所配線層Ｓ１,Ｓ
２,Ｓ３は、第１の層間絶縁膜７に設けられた第１の開
口Ｃ１,Ｃ２,Ｃ３を埋めて、それぞれ上記各トランジス
タのドレイン領域４,５とソース領域(ＴＲ１,ＴＲ２に
共通)６とにつながっている。さらに、ビツト線ＢＬ１
が、第２の層間絶縁膜８に設けられた第２の開口Ｃ６を
通して局所配線層Ｓ３につながっている。また、図示し
ないキャパシタの下部電極が、第２の層間絶縁膜８に設
けられた第２の開口Ｃ４,Ｃ５を通して上記局所配線層
Ｓ１,Ｓ２につながっている。なお、キャパシタは下部
電極と、絶縁膜と、この絶縁膜を挟んで上記下部電極に
対向する上部電極とで構成される。
【００１０】このＤＲＡＭは次のようにして作製され
る。まず、半導体基板１の表面を局所酸化して、活性領
域３を除く領域に厚いロコス酸化膜２を設ける。次に、
上記基板１上にポリシリコンからなるゲート電極ＧＰ
１,ＧＰ２をパターン形成し、続いて、ドレイン領域４,
５およびソース領域６を形成してトランジスタＴＲ１,
ＴＲ２を構成する。次に、上記トランジスタＴＲ１,Ｔ
Ｒ２上を第１の層間絶縁膜７で覆い、この第１の層間絶
縁膜７のうち上記各トランジスタのドレイン領域４,５,
ソース領域６上の部分に第１の開口Ｃ１,Ｃ２,Ｃ３を形
成する。次に、第１の層間絶縁膜７上に、第１の開口Ｃ
１,Ｃ２,Ｃ３を通して上記ドレイン領域４,５,ソース領
域６につながる正方形状,矩形状パターンの局所配線層
Ｓ１,Ｓ２,Ｓ３を設ける。次に、上記基板１上を第２の
層間絶縁膜８で覆い、この第２の層間絶縁膜８のうち局
所配線層Ｓ１,Ｓ２,Ｓ３上の部分に第２の開口Ｃ４,Ｃ
５,Ｃ６を形成する。なお、このときのパターンレイア
ウトは図２に示すような状態となっており、第２の開口
Ｃ４,Ｃ５は第１の開口Ｃ１,Ｃ２と同一パターンであ
る。次に、第２の層間絶縁膜８上に、第２の開口Ｃ４,
Ｃ５,Ｃ６を通して上記局所配線層Ｓ１,Ｓ２,Ｓ３につ
ながるキャパシタ下部電極(図示せず)とビット線ＢＬ１
(およびＢＬ２)を設ける。
る。まず、半導体基板１の表面を局所酸化して、活性領
域３を除く領域に厚いロコス酸化膜２を設ける。次に、
上記基板１上にポリシリコンからなるゲート電極ＧＰ
１,ＧＰ２をパターン形成し、続いて、ドレイン領域４,
５およびソース領域６を形成してトランジスタＴＲ１,
ＴＲ２を構成する。次に、上記トランジスタＴＲ１,Ｔ
Ｒ２上を第１の層間絶縁膜７で覆い、この第１の層間絶
縁膜７のうち上記各トランジスタのドレイン領域４,５,
ソース領域６上の部分に第１の開口Ｃ１,Ｃ２,Ｃ３を形
成する。次に、第１の層間絶縁膜７上に、第１の開口Ｃ
１,Ｃ２,Ｃ３を通して上記ドレイン領域４,５,ソース領
域６につながる正方形状,矩形状パターンの局所配線層
Ｓ１,Ｓ２,Ｓ３を設ける。次に、上記基板１上を第２の
層間絶縁膜８で覆い、この第２の層間絶縁膜８のうち局
所配線層Ｓ１,Ｓ２,Ｓ３上の部分に第２の開口Ｃ４,Ｃ
５,Ｃ６を形成する。なお、このときのパターンレイア
ウトは図２に示すような状態となっており、第２の開口
Ｃ４,Ｃ５は第１の開口Ｃ１,Ｃ２と同一パターンであ
る。次に、第２の層間絶縁膜８上に、第２の開口Ｃ４,
Ｃ５,Ｃ６を通して上記局所配線層Ｓ１,Ｓ２,Ｓ３につ
ながるキャパシタ下部電極(図示せず)とビット線ＢＬ１
(およびＢＬ２)を設ける。
【００１１】このように、このＤＲＡＭは、層間絶縁膜
(第１の層間絶縁膜７および第２の層間絶縁膜８)中に、
局所配線層Ｓ１,Ｓ２,Ｓ３を設けているので、コンタク
ト用の開口を、第１の層間絶縁膜７の第１の開口Ｃ１,
Ｃ２,Ｃ３と第２の層間絶縁膜８の第２の開口Ｃ４,Ｃ
５,Ｃ６とに分けて、別々に形成できる。したがって、
従来に比してコンタクト用の開口のアスペクト比を小さ
くでき、コンタクト部を容易に形成することができる。
(第１の層間絶縁膜７および第２の層間絶縁膜８)中に、
局所配線層Ｓ１,Ｓ２,Ｓ３を設けているので、コンタク
ト用の開口を、第１の層間絶縁膜７の第１の開口Ｃ１,
Ｃ２,Ｃ３と第２の層間絶縁膜８の第２の開口Ｃ４,Ｃ
５,Ｃ６とに分けて、別々に形成できる。したがって、
従来に比してコンタクト用の開口のアスペクト比を小さ
くでき、コンタクト部を容易に形成することができる。
【００１２】なお、図３に示すように、キャパシタ下部
電極を接続する局所配線層Ｓ１,Ｓ２を省略しても良
い。この例では、第１の開口Ｃ１,Ｃ２と第２の開口Ｃ
４,Ｃ５とが同一パターンだからである。
電極を接続する局所配線層Ｓ１,Ｓ２を省略しても良
い。この例では、第１の開口Ｃ１,Ｃ２と第２の開口Ｃ
４,Ｃ５とが同一パターンだからである。
【００１３】
【発明の効果】以上より明らかなように、この発明の半
導体記憶装置は、半導体基板表面に設けられたトランジ
スタと、上記トランジスタ上を覆い、上記トランジスタ
のドレイン領域,ソース領域上の部分に第１の開口を有
する第１の層間絶縁膜と、所定のパターンで上記第１の
層間絶縁膜上に設けられ、上記第１の開口を通して上記
ドレイン領域またはソース領域につながる局所配線層
と、上記基板上を覆い、上記局所配線層上の部分に第２
の開口を有する第２の層間絶縁膜と、所定のパターンで
上記第２の層間絶縁膜上に設けられ、上記第２の開口を
通して上記局所配線層につながるビット線またはキャパ
シタ下部電極を備えているので、コンタクト用の開口
を、上記第１の層間絶縁膜の第１の開口と第２の層間絶
縁膜の第２の開口とに分けて、別々に形成できる。した
がって、従来に比してコンタクト用の開口のアスペクト
比を小さくでき、コンタクト部を容易に形成することが
できる。
導体記憶装置は、半導体基板表面に設けられたトランジ
スタと、上記トランジスタ上を覆い、上記トランジスタ
のドレイン領域,ソース領域上の部分に第１の開口を有
する第１の層間絶縁膜と、所定のパターンで上記第１の
層間絶縁膜上に設けられ、上記第１の開口を通して上記
ドレイン領域またはソース領域につながる局所配線層
と、上記基板上を覆い、上記局所配線層上の部分に第２
の開口を有する第２の層間絶縁膜と、所定のパターンで
上記第２の層間絶縁膜上に設けられ、上記第２の開口を
通して上記局所配線層につながるビット線またはキャパ
シタ下部電極を備えているので、コンタクト用の開口
を、上記第１の層間絶縁膜の第１の開口と第２の層間絶
縁膜の第２の開口とに分けて、別々に形成できる。した
がって、従来に比してコンタクト用の開口のアスペクト
比を小さくでき、コンタクト部を容易に形成することが
できる。
【００１４】また、この発明の半導体記憶装置の製造方
法は、半導体基板表面に設けたトランジスタ上を第１の
層間絶縁膜で覆い、上記第１の層間絶縁膜のうち上記ト
ランジスタのドレイン領域,ソース領域上の部分に第１
の開口を形成する工程と、上記第１の層間絶縁膜上に、
上記第１の開口を通して上記ドレイン領域またはソース
領域につながる所定パターンの局所配線層を設ける工程
と、上記基板上を第２の層間絶縁膜で覆い、上記第２の
層間絶縁膜のうち上記局所配線層上の部分に第２の開口
を形成する工程と、上記第２の層間絶縁膜上に、上記第
２の開口を通して上記局所配線層につながる所定パター
ンのビット線またはキャパシタ下部電極を設ける工程を
有しているので、コンタクト用の開口を、上記第１の層
間絶縁膜の第１の開口と第２の層間絶縁膜の第２の開口
とに分けて、別々に形成できる。したがって、従来に比
してコンタクト用の開口のアスペクト比を小さくでき、
コンタクト部を容易に形成することができる。
法は、半導体基板表面に設けたトランジスタ上を第１の
層間絶縁膜で覆い、上記第１の層間絶縁膜のうち上記ト
ランジスタのドレイン領域,ソース領域上の部分に第１
の開口を形成する工程と、上記第１の層間絶縁膜上に、
上記第１の開口を通して上記ドレイン領域またはソース
領域につながる所定パターンの局所配線層を設ける工程
と、上記基板上を第２の層間絶縁膜で覆い、上記第２の
層間絶縁膜のうち上記局所配線層上の部分に第２の開口
を形成する工程と、上記第２の層間絶縁膜上に、上記第
２の開口を通して上記局所配線層につながる所定パター
ンのビット線またはキャパシタ下部電極を設ける工程を
有しているので、コンタクト用の開口を、上記第１の層
間絶縁膜の第１の開口と第２の層間絶縁膜の第２の開口
とに分けて、別々に形成できる。したがって、従来に比
してコンタクト用の開口のアスペクト比を小さくでき、
コンタクト部を容易に形成することができる。
【図１】 この発明の一実施例のＤＲＡＭの構成を示す
図である。
図である。
【図２】 上記ＤＲＡＭの作製途中のパターンレイアウ
トを示す図である。
トを示す図である。
【図３】 上記ＤＲＡＭの変形例のパターンレイアウト
を示す図である。
を示す図である。
【符号の説明】 １ 半導体基板 ２ ロコス酸化膜 ３ 活性領域 ４,５ ドレイン領域 ６ ソース領域 ７ 第１の層間絶縁膜 ８ 第２の層間絶縁膜 ＢＬ１,ＢＬ２ ビツト線 Ｃ１,Ｃ２,Ｃ３,Ｃ１１,Ｃ１２,Ｃ２１,Ｃ２２,Ｃ２３
第１の開口 Ｃ４,Ｃ５,Ｃ６,Ｃ１４,Ｃ１５,Ｃ２４,Ｃ２５,Ｃ２６
第２の開口 ＧＰ１,ＧＰ１',ＧＰ２,ＧＰ２' ゲート電極(ワード
線) Ｓ１,Ｓ２,Ｓ３,Ｓ１１,Ｓ１２,Ｓ２１,Ｓ２２,Ｓ２３
局所配線
第１の開口 Ｃ４,Ｃ５,Ｃ６,Ｃ１４,Ｃ１５,Ｃ２４,Ｃ２５,Ｃ２６
第２の開口 ＧＰ１,ＧＰ１',ＧＰ２,ＧＰ２' ゲート電極(ワード
線) Ｓ１,Ｓ２,Ｓ３,Ｓ１１,Ｓ１２,Ｓ２１,Ｓ２２,Ｓ２３
局所配線
Claims (2)
- 【請求項１】 半導体基板表面に設けられたトランジス
タと、 上記トランジスタ上を覆い、上記トランジスタのドレイ
ン領域,ソース領域上の部分に第１の開口を有する第１
の層間絶縁膜と、 所定のパターンで上記第１の層間絶縁膜上に設けられ、
上記第１の開口を通して上記ドレイン領域またはソース
領域につながる局所配線層と、 上記基板上を覆い、上記局所配線層上の部分に第２の開
口を有する第２の層間絶縁膜と、 所定のパターンで上記第２の層間絶縁膜上に設けられ、
上記第２の開口を通して上記局所配線層につながるビッ
ト線またはキャパシタ下部電極を備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】 半導体基板表面に設けたトランジスタ上
を第１の層間絶縁膜で覆い、上記第１の層間絶縁膜のう
ち上記トランジスタのドレイン領域,ソース領域上の部
分に第１の開口を形成する工程と、 上記第１の層間絶縁膜上に、上記第１の開口を通して上
記ドレイン領域またはソース領域につながる所定パター
ンの局所配線層を設ける工程と、 上記基板上を第２の層間絶縁膜で覆い、上記第２の層間
絶縁膜のうち上記局所配線層上の部分に第２の開口を形
成する工程と、 上記第２の層間絶縁膜上に、上記第２の開口を通して上
記局所配線層につながる所定パターンのビット線または
キャパシタ下部電極を設ける工程を有することを特徴と
する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001459A JPH05190799A (ja) | 1992-01-08 | 1992-01-08 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001459A JPH05190799A (ja) | 1992-01-08 | 1992-01-08 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190799A true JPH05190799A (ja) | 1993-07-30 |
Family
ID=11502042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001459A Pending JPH05190799A (ja) | 1992-01-08 | 1992-01-08 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294438B1 (en) * | 1993-08-05 | 2001-09-25 | Matsushita Electronics Corporation | Semiconductor device having capacitor and manufacturing method thereof |
-
1992
- 1992-01-08 JP JP4001459A patent/JPH05190799A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294438B1 (en) * | 1993-08-05 | 2001-09-25 | Matsushita Electronics Corporation | Semiconductor device having capacitor and manufacturing method thereof |
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