DE10259881A1 - Chippaket und Verfahren zu seiner Herstellung - Google Patents

Chippaket und Verfahren zu seiner Herstellung

Info

Publication number
DE10259881A1
DE10259881A1 DE10259881A DE10259881A DE10259881A1 DE 10259881 A1 DE10259881 A1 DE 10259881A1 DE 10259881 A DE10259881 A DE 10259881A DE 10259881 A DE10259881 A DE 10259881A DE 10259881 A1 DE10259881 A1 DE 10259881A1
Authority
DE
Germany
Prior art keywords
chip
substrate
conductive
chip package
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10259881A
Other languages
English (en)
Inventor
Moon Bong Ahn
Bang Won Oh
Kwang Cheol Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of DE10259881A1 publication Critical patent/DE10259881A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Ein Chippaket umfasst einen ersten Chip mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist und eine zweite Fläche, die mit wenigstens einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber, eine erste leitende Schicht ist auf der ersten Fläche des Chips ausgebildet, eine zweite leitende Schicht ist auf der zweiten Fläche des Chips ausgebildet, und ein Substrat, das auf der zweiten Fläche des Chips befestigt ist und wenigstens ein leitendes Durchgangsloch umfasst, das mit dem zweiten Anschluss des Chips verbunden ist. Die vorliegende Erfindung schafft auch eine Chippaketanordnung, die das Chippaket umfasst. Darüber hinaus wird ein Verfahren zur Herstellung des Chippakets und der Anordnung, die das Chippaket umfasst, vorgeschlagen. Das Chippaket benutzt keinen Verbindungsdraht und zusätzliche leitende Flächen, dadurch wird die Größe des Pakets reduziert und der Herstellungsprozess vereinfacht.

Description

    Hintergrund der Erfindung Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der Halbleiterherstellung, und insbesondere betrifft sie ein Chippaket, das miniaturisiert und einfacher hergestellt werden kann, indem eine leitende Schicht auf beiden Oberflächen des Chips gebildet wird und durch Anbringen eines Substrats auf einer von diesen Oberflächen, welches Substrat mit leitenden Durchgangslöchern versehen ist. Darüber hinaus betrifft die Erfindung ein Verfahren zur Herstellung des Chippakets.
    • Beschreibung des Standes der Technik
  • Den Fachleuten ist es bekannt, dass Halbleiterbauteile wie Dioden oder Transistoren gepackt werden und diese gepackten Bauteile dann auf einer gedruckten Leiterplatte oder Platine befestigt werden. Der Aufbau ist dabei derart, dass dieses Paket leicht die Anschlüsse des Halbleiterchips mit den entsprechenden Platinenmustern und Leiterbahnen der gedruckten Leiterplatte verbindet. Außerdem dient es dazu, den Halbleiterchip vor äußeren Spannungen zu schützen, wodurch die Zuverlässigkeit des Pakets verbessert wird.
  • Um dem jüngsten Trend der Miniaturisierung von Halbleiterprodukten zu entsprechen, wurden auch Halbleiterchippakete miniaturisiert. Zu diesem Zweck wurde ein in einem bestimmten Maßstab verkleinertes Chippaket eingeführt. Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets. Die Struktur des verkleinerten Chippakets 10 von Fig. 1 benutzt ein keramisches Substrat 1 und wird bei einer Diode mit zwei Anschlüssen verwendet.
  • Bezug nehmend auf Fig. 1 sind auf dem keramischen Substrat 1 zwei Durchgangslöcher, das heißt, ein erstes Durchgangsloch 2a und ein zweites Durchgangsloch 2b ausgebildet. Das erste und das zweite Durchgangsloch 2a, 2b sind mit einem leitenden Material gefüllt, sodass sie die oberen und unteren Flächen des ersten und des zweiten Durchgangslochs 2a, 2b elektrisch miteinander verbinden. Eine erste und eine zweite obere leitende Fläche 3a, 3b ist auf den oberen Flächen des ersten Durchgangslochs 2a bzw. des zweiten Durchgangslochs 2b ausgebildet. Eine erste bzw. eine zweite untere leitende Fläche 4a, 4b ist auf den unteren Flächen des ersten bzw. des zweiten Durchgangslochs 2a, 2b ausgebildet. Die zweite obere leitende Fläche 3b ist direkt mit einem Anschluss verbunden, der auf der unteren Fläche der Diode 5 ausgebildet ist, diese Fläche ist eine Befestigungsfläche der Diode 5 auf einer gedruckten Leiterplatte, und die erste obere leitende Fläche 3a ist über einen Draht 7 mit dem anderen Anschluss verbunden, der auf der oberen Fläche der Diode 5 ausgebildet ist.
  • Ein Formteil 9, bei dem ein herkömmliches Harz benutzt worden ist, ist auf der oberen Fläche des keramischen Substrats 1 ausgebildet, einschließlich der Diode 5, um die Diode 5 vor äußeren Spannungen zu schützen. Dadurch wird die Herstellung des Pakets 10 abgeschlossen.
  • Fig. 2 ist eine schematische perspektivische Ansicht einer herkömmlichen Chippaketanordnung.
  • Wie in Fig. 2 gezeigt ist, ist das hergestellte Chippaket 10 auf der gedruckten Leiterplatte 20 durch Aufschmelzlöten befestigt. Das Diodenpaket 10 ist elektrisch und mechanisch mit der gedruckten Leiterplatte 20 verbunden, indem die oberen leitenden Flächen 3a, 3b und die unteren leitenden Flächen 4a, 4b des Pakets 10 auf den entsprechenden Leiterbahnen der gedruckten Leiterplatte 20 angeordnet sind und indem anschließend die oberen leitenden Flächen 3a, 3b und die unteren leitenden Flächen 4a, 4b mit den Platinenleiterbahnen mit Lötzinn 15 verbunden werden.
  • Da die Diode normalerweise an ihren beiden gegenüberliegenden Flächen Anschlüsse hat, wie in den Fig. 1 und 2 gezeigt ist, sollten diese Anschlüsse durch Drähte verbunden werden. Diese Drähte erfordern jedoch einen eher großen Raum auf der oberen Fläche des Chips, wodurch die Gesamthöhe des Pakets erhöht wird. Da entweder zwei oder drei Durchgangslöcher, die der Anzahl der Anschlüsse des Chips entsprechen, auf dem keramischen Substrat ausgebildet sind, wird darüber hinaus eine Fläche benötigt, die so groß ist wie die Gesamtdurchmesser der Durchgangslöcher. Darüber hinaus sind die leitenden Flächen in einem bestimmten Intervall von einander beabstandet, um zu verhindern, dass die auf den oberen und unteren Flächen der Durchgangslöcher gebildeten leitenden Flächen miteinander verbunden werden. Daher bildet die Größe des Substrata eine Begrenzung bei der Miniaturisierung des Pakets.
  • Dementsprechend besteht der Bedarf nach einer Packungstechnik, die die Größe des Pakets verringern und den Herstellungsprozess vereinfachen kann.
    • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde im Hinblick auf die oben genannten Probleme gemacht, und es ist daher ein Ziel der Erfindung, ein stabiles Chippaket zu schaffen, das miniaturisiert ist, einfacher hergestellt werden kann und eine verbesserte Zuverlässigkeit aufweist, indem eine leitenden Schicht auf einer Fläche des Chips ausgebildet wird und indem ein Substrat mit leitenden Durchgangslöchern auf der anderen Fläche des Chips angeordnet ist.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Chippaketanordnung zu schaffen, die auf einer gedruckten Leiterplatte durch ein innovatives Verfahren in Bezug auf die Struktur des Chippakets befestigt ist.
  • Es ist ein weiteres Ziel der Erfindung, ein Verfahren zur Herstellung des Chippakets anzugeben.
  • Gemäß einem Gesichtspunkt der vorliegenden Erfindung können die oben genannten und weitere Ziele erreicht werden durch die Schaffung eines Chippakets, umfassend einen Chip mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist und einer ersten Fläche, versehen mit wenigstens einem zweiten Anschluss, die zweite Fläche liegt der ersten Fläche gegenüber, eine erste leitende Schicht ist auf der ersten Oberfläche des Chips ausgebildet, eine zweite leitende Schicht ist auf der zweiten Fläche des Chips ausgebildet, und ein Substrat ist auf der zweiten Fläche des Chips angeordnet, und wenigstens ein leitendes Durchgangsloch ist mit dem zweiten Anschluss des Chips verbunden.
  • Vorzugsweise kann darüber hinaus ein Harzformteil enthalten sein, das entlang der äußeren Wand des Chips gebildet und auf dem Substrat befestigt ist. Vorzugsweise kann eine leitende Schicht auf der oberen und unteren Fläche des Substrats gebildet sein, und die oberen und unteren leitenden Schichten können durch das leitende Durchgangsloch verbunden sein. Das Substrat kann eine gedruckte Leiterplatte oder Platine sein.
  • Vorzugsweise kann das leitende Durchgangsloch des Substrats auf wenigstens einer Seite des Substrats in einer näherungsweise halbkreisförmigen Form oder an wenigstens einer Ecke des Substrats in einer näherungsweise viertelkreisförmigen Form gebildet sein.
  • Vorzugsweise kann das Chippaket bei einem Diodenbauteil mit zwei Anschlüssen oder bei einem Transistorbauteil mit drei Anschlüssen verwendet werden. Im Fall des Transistorbauteils kann die zweite Oberfläche des Chips zwei zweite Anschlüsse umfassen und das Substrat kann zwei leitende Durchgangslöcher umfassen.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung wird eine Chippaketanordnung geschaffen, die ein Chippaket und eine gedruckte Leiterplatte umfasst. Das Chippaket umfasst einen Chip mit einer ersten leitenden Schicht mit einem ersten Anschluss und einer zweiten leitenden Schicht, die wenigstens einen zweiten Anschluss aufweist, die zweite leitende Schicht ist gegenüber der ersten leitenden Schicht angeordnet, und ein Substrat, das an der zweiten leitenden Schicht des Chips angebracht ist und wenigstens ein leitendes Durchgangsloch umfasst, das mit dem zweiten Anschluss des Chips verbunden ist. Die gedruckte Leiterplatte umfasst eine Mehrzahl von Leiterbahnen, die auf der oberen Fläche der gedruckten Leiterplatte ausgebildet und mit den Anschlüssen des Chippakets verbunden sind, und eine Mehrzahl von Leitern zum Anschließen der ersten leitenden Schicht und des leitenden Durchgangslochs an die Leiterbahnen. Dabei wird das Chippaket vertikal auf der oberen Fläche der gedruckten Leiterplatte befestigt, so dass die äußeren Flächen der ersten leitenden Schicht und das Substrat Seitenflächen werden.
  • Vorzugsweise kann der Leiter aus Lötzinn hergestellt sein.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Mehrzahl von Chippaketen angegeben. Das Verfahren umfasst die Schritte des Herstellens eines Wafers mit einer Mehrzahl von Chips, die in einem bestimmten Intervall oder Abstand voneinander beabstandet sind, Herstellen eines Substrats mit einer Mehrzahl von Durchgangslöchern, die um dasselbe Intervall wie die Chips beabstandet sind, Befestigen des Wafers an der oberen Fläche des Substrats, so dass die auf den unteren Flächen des Chips gebildeten Anschlüsse mit den leitenden Durchgangslöchern des Substrats verbunden sind, und Zersägen der Chipanordnung in eine Mehrzahl von Einheitschippaketen.
  • Vorzugsweise kann eine leitende Schicht auf der oberen und unteren Fläche des Substrats gebildet werden, und die oberen und unteren leitenden Schichten können durch das leitende Durchgangsloch verbunden sein.
  • Vorzugsweise kann der Schritt des Befestigens der Wafer auf der Oberfläche des Substrats die Teilschritte des Beschichtens der oberen Flächen der leitenden Durchgangslöcher des Substrats mit einem leitenden Klebstoff umfassen, und Andrücken der unteren Fläche des Wafers auf der oberen Fläche des Substrats.
  • Vorzugsweise kann der Schritt des Sägens der Chipanordnung in eine Mehrzahl von Einheitschippaketen die Teilschritte umfassen, in einem ersten Sägeschritt den Wafer in eine Mehrzahl von Chips zu sägen, Auffüllen der Freiräume zwischen benachbarten Chips mit Harz, und in einem zweiten Sägeschritt die Chipanordnung in eine Mehrzahl von Chippaketen zu sägen. Dabei wird jeder der ersten und zweiten Sägeschritte mit einem bestimmten Sägeblatt ausgeführt. Ein Sägeblatt, das im ersten Sägeschritt benutzt wird, hat eine geringere Dicke als das Blatt, das in dem zweiten Sägeschritt benutzt wird.
    • Kurze Beschreibung der Zeichnungen
  • Die oben genannten und weiteren Ziele und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Figurenbeschreibung unter Bezugnahme auf die Figuren erläutert, in denen:
  • Fig. 1 ist eine geschnittene Ansicht eines herkömmlichen Chippakets;
  • Fig. 2 ist eine schematische perspektivische Ansicht einer herkömmlichen Chippaketanordnung;
  • Fig. 3 ist eine perspektivische Ansicht eines Chippakets gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 4 ist eine schematische perspektivische Ansicht einer Chippaketanordnung gemäß einem Ausführungsbeispiel der Erfindung;
  • Fig. 5 ist eine schematische perspektivische Ansicht einer Chippaketanordnung gemäß einem weiteren Ausführungsbeispiel;
  • Fig. 6a-6e sind geschnittene Ansichten und zeigen ein Verfahren zur Herstellung des Chippakets gemäß der Erfindung; und
  • Fig. 7a u. 7b sind schematische Ansichten und zeigen jeweils eine unterschiedliche Form der Durchgangslöcher und der Substrate, bei denen die Durchgangslöcher gemäß einem weiteren Ausführungsbeispiel der Erfindung benutzt werden.
  • Beschreibung der bevorzugten Ausführungsbeispiele
  • Fig. 3 ist eine perspektivische Ansicht eines Chippakets gemäß einem Ausführungsbeispiel der Erfindung.
  • Bezug nehmend auf Fig. 3 umfasst das Paket 40 einen Chip 35 und ein auf der unteren Fläche des Chips 35 ausgebildetes Substrat 31. Der Chip 35 umfasst einen ersten Anschluss (nicht gezeigt), gebildet auf der oberen Fläche und einen zweiten Anschluss (nicht gezeigt), gebildet auf der unteren Fläche. Der erste Anschluss und der zweite Anschluss sind im Allgemeinen einander gegenüberliegend. Eine obere leitende Schicht 35a ist auf der oberen Fläche des Chips 35 mit dem ersten Anschluss gebildet, und eine untere leitende Schicht 35b ist auf der unteren Fläche des Chips 35 mit dem zweiten Anschluss gebildet. Der Begriff "leitend" wird im Sinne von "elektrisch leitfähig" benutzt.
  • Der Chip 35 ist an der oberen Fläche des Substrats 31 befestigt. Ein leitendes Durchgangsloch 33 ist auf dem Substrat 31 ausgebildet. Die untere leitende Schicht 35b, die auf der unteren Fläche des Chips 35 gebildet ist, ist elektrisch mit einem externen Gerät über das leitende Durchgangsloch 33 des Substrats 31 verbunden. Die untere leitende Schicht 35b dient dazu, den Anschluss des Chips 35 mit dem Substrat 31 einfacher zu verbinden. Die exaktere Verbindung des Anschlusses wird erzielt durch Justieren der Position und der Größe des leitenden Durchgangslochs 33. Dabei wird das leitende Durchgangsloch 33 mit einem leitfähigen Material gefüllt, so dass es die obere Fläche der Durchgangslöcher 33 elektrisch mü: der unteren Fläche des Durchgangslochs 33 verbindet.
  • Auf dieselbe Weise ist eine obere leitende Schicht 31a vorzugsweise auf der oberen Fläche des Substrats 31 gebildet und eine untere leitfähige Schicht 31b ist auf der unteren Fläche des Substrats 31 gebildet. Die oberen und unteren leitfähigen Schichten 31a, 31b des Substrats 31 dienen dazu, den Anschluss des Chips 35 mit Leiterbahnen einer gedruckten Leiterplatte beim Befestigen des Pakets leicht zu verbinden, einschließlich des Chips 35 auf der gedruckten Leiterplatte, ebenso dienen sie dazu, den Anschluss des Chips 35 wirksam mit dem leitenden Durchgangsloch 33 des Substrats 31 zu verbinden.
  • Bei der Chippaketstruktur von Fig. 3 wird der Anschluss des Chips 35 elektrisch mit dem externen Gerät durch das leitende Durchgangsloch 33 verbunden. Der Ort des Leitenden Durchgangslochs 33 ist nicht begrenzt und wird im Detail näher in Fig. 7 beschrieben.
  • Das Paket 40 umfasst ferner ein Harzformteil 39, um die Seitenfläche des Chips 35 vor äußeren Spannungen zu schützen. Das dabei für das Harzformteil 39 benutzte Harz (z. B. Epoxidharz usw.) ist dasselbe wie das des Formteils eines herkömmlichen Pakets.
  • Das Paket 40 des Ausführungsbeispiels der Erfindung benötigt keinen Draht, der eine große Fläche erfordert. Da es unnötig ist, wenigstens zwei Durchgangslöcher und wenigstens zwei leitende Flächen auf einem einzigen keramischen Substrat auszubilden, und da eine Fläche zum Beabstanden der leitenden Flächen nicht erforderlich ist, wird auf diese Weise ein Paket mit einer geringen Größe erzielt, die beinahe der Größe des Chips entspricht.
  • Diese Merkmale des Chippakets werden klarer, wenn das Chippaket auf einer gedruckten Leiterplatte befestigt ist. Fig. 4 ist eine schematische perspektivische Ansicht einer Chippaketanordnung 70 in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung. Das Chippaket 60 ist auf einer gedruckten Leiterplatte 61 befestigt. Dabei bezieht sich der Begriff Chippaketanordnung auf eine Anordnung, die ein Chippaket umfasst und die gedruckte Leiterplatte, auf der das Chippaket befestigt ist.
  • Im Unterschied zu dem herkömmlichen Befestigungsverfahren, bei dem die oberen und unteren Flächen des Chippakets mit Anschlüssen horizontal zu der gedruckten Leiterplatte sind, wird das Chippaket 60 der vorliegenden Erfindung um einen Winkel von 90° gedreht und dieses gedrehte Chippaket 60 wird dann auf der gedruckten Leiterplatte 61 befestigt. Das heißt, wie in Fig. 4 gezeigt ist, um den Anschluss des Chips 55 mit den Leiterbahnen der gedruckten Leiterplatte 61 über das leitende Durchgangsloch 53 und die oberen und unteren leitenden Schichten 51a, 51b des Substrats 51 und die obere leitende Schicht 55a des Chips 55 elektrisch zu verbinden, ist das Chippaket 60 senkrecht auf der gedruckten Leiterplatte 61 befestigt, so dass die Außenflächen des Substrats 51 und die obere leitende Schicht 55a des Chips 55 Seitenflächen werden.
  • Dabei sind Lötzinnteile 65 zum Anschließen der Leiterbahnen, die jedem Anschluss der unteren leitenden Schicht 51b des Substrats 51 entsprechen, auf der gedruckten Leiterplatte 61 ausgebildet.
  • Die Leiterbahnmuster der gedruckten Leiterplatte 61 sind mit den Anschlüssen des Chips 35 innerhalb des Chippakets 60 durch die Lötzinnteile 65 verbunden.
  • In der Chippaketanordnung von Fig. 4 ist die Größe des Chippakets 60 veränderbar durch Einstellen der Dicke des Substrats 51, das an der unteren Fläche des Chippakets 60 befestigt ist, um eine passende Größe des Chippakets 60 zu erhalten, passend für den Abstand der Leiterbahnmuster. Daher kann das Chippaket 60 der vorliegenden Erfindung ohne Veränderung der Leiterbahnstruktur auf der gedruckten Leiterplatte 61 benutzt werden, oder mit modifizierten Leiterbahnen.
  • Fig. 5 ist eine schematische perspektivische Ansicht einer Chippaketanordnung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Chippaketanordnung dieses Ausführungsbeispiels der vorliegenden Erfindung ist eine Transistorpaketanordnung, gebildet durch Packen eines Transistors und Befestigen des gepackten Transistors auf einer gedruckten Leiterplatte 91. Ein Anschluss ist auf der oberen Fläche des Transistors 85 gebildet und zwei Anschlüsse sind auf der unteren Oberfläche des Transistors 85 ausgebildet. Daher ist ein oberer Anschluss der oberen Fläche des Transistors 85 mit einem Leiterbahnmuster der gedruckten Leiterplatte 91 über die obere leitende Schicht 85a durch ein Lötzinnteil 94 verbunden. Andererseits, da zwei untere Anschlüsse auf der unteren Fläche des Transistors 85 ausgebildet sind, ist ein zusätzliches Verfahren zum Verbinden der zwei unteren Anschlüsse mit der gedruckten Leiterplatte 91 erforderlich.
  • Die untere Fläche des Transistors 85 mit den zwei separaten unteren Anschlüssen ist an einem Substrat 81 befestigt, das mit zwei leitenden Durchgangslöchern 83b, 83c zum Anschließen der oberen und der unteren Flächen des Substrats 81 versehen ist. Eine leitende Schicht ist auf den oberen und den unteren Flächen des Substrats 81 mit zwei leitenden Durchgangslöchern 83b, 83c ausgebildet. Eine nicht leitende Fläche A ist auf den oberen und den unteren leitenden Schichten des Substrats 81 zwischen den leitenden Durchgangslöchern 83b, 83c ausgebildet, wodurch die zwei separaten unteren Anschlüsse des Transistors 85 mit der gedruckten Leiterplatte 91 verbunden werden. Zwei leitende Durchgangslöcher 83b, 83c sind mit dem Verdrahtungsschaltkreis der gedruckten Leiterplatte 91 durch Lötzinnteile 95b, 95c durch die leitenden Schichten 81b, 81c der unteren Fläche des Substrats 81 verbunden.
  • Fig. 6a-6e sind geschnittene Ansichten und zeigen ein Verfahren zur Herstellung des Chippakets der vorliegenden Erfindung.
  • Wie in Fig. 6a gezeigt ist, ist das Substrat 101 hergestellt worden. Eine Mehrzahl von leitenden Durchgangslöchern 103 ist auf dem Substrat 101 ausgebildet und in einem bestimmten Intervall oder Abstand beabstandet. Das Intervall der leitenden Durchgangslöcher 103 ist identisch mit dem Intervall der Chips, die auf dem Wafer ausgebildet sind. Die obere leitende Schicht 101 ist auf der oberen Fläche des Substrata 101 ausgebildet und die untere leitende Schicht 101b ist auf der unteren Fläche des Substrats 101 ausgebildet. Die obere leitende Schicht 101 dient dazu, den Anschluss der unteren Fläche des Chips einfach mit dem leitenden Durchgangsloch zu verbinden, und die untere leitende Schicht 101b dient dazu, das leitende Durchgangsloch einfach mit dem Leiterbahnmuster der gedruckten Leiterplatte zu verbinden.
  • Wie in Fig. 6b gezeigt ist, ist der Wafer 105, der eine Mehrzahl von Chips umfasst, an der oberen Fläche des Substrats 101 mit einem Klebstoff befestigt. Ein leitfähiger Klebstoff kann als Klebstoff benutzt werden. Im Falle der Benutzung des leitfähigen Klebstoffs wird eine leitfähige Schicht auf der oberen Fläche des Substrats 101 gebildet, so dass die obere leitfähige Schicht 101a weggelassen werden kann. Daher dient der leitfähige Klebstoff dazu, den Chipwafer 105 mechanisch auf dem Substrat 101 zu befestigen, außerdem dient er dazu, den Chipwafer 105 elektrisch mit dem leitenden Durchgangsloch 103 des Substrats 101 zu verbinden.
  • Wie in Fig. 6c gezeigt ist, wird der Chipwafer 105 zersägt und in eine Mehrzahl von einzelnen Chips 110' geschnitten. Vorzugsweise wird lediglich der Chipwafer 105 zersägt. Das heißt, das Substrat 101, das auf der unteren Fläche des Chipwafers 105 aufgebracht, wird nicht zersägt. Wie in Fig. 6 gezeigt ist, werden die Freiräume zwischen den Chips 110' mit einem Harz 109 ausgefüllt. Dieses Harz 109, das die Freiräume zwischen den Chips 1101 ausfüllt, bildet ein Harzformteil, um die Seitenfläche des Chips des endgültigen Pakets zu schützen.
  • Wie in Fig. 6e gezeigt ist, wird die hergestellte Anordnung zersägt und in eine Mehrzahl von Chippaketen geschnitten, wodurch die endgültigen Chippakete erhalten werden. Zu diesem Zeitpunkt wird das Substrat 101, das die oberen und die unteren leitenden Schichten 101a, 101b umfasst, sorgfältig gesägt. Dabei ist der Sägespalt so dünn, dass eine festgelegte Dicke des Harzes 109 um die Seitenfläche des Chips herum verbleibt. Daher hat das Sägeblatt, das in dem Schritt von Fig. 6e benutzt wird, eine Dicke, die geringer ist als die des Sägeblatts, das in dem Schritt von 6c benutzt wurde.
  • Wie oben beschrieben wurde, kann eine Mehrzahl der Chippakete der vorliegenden Erfindung einfach hergestellt werden durch Benutzung des Substrats mit den leitenden Durchgangslöchern.
  • In dem Chippaket der vorliegenden Erfindung dienen die leitenden Durchgangslöcher dazu, die Anschlüsse des Chips elektrisch mit den Leiterbahnmustern der gedruckaen Leiterplatte durch Löten zu verbinden. Dieses leitende Durchgangsloch ist hinsichtlich seiner Form nicht begrenzt, sondern es kann unterschiedlich geformt sein.
  • Die Fig. 7a und 7b zeigen unterschiedliche Formen von Durchgangslöchern und der Substrate, die die Durchgangslöcher benutzen, die bei den Chippaketen 210, 220 der vorliegenden Erfindung benutzt werden können.
  • Wie in Fig. 7a gezeigt ist, ist ein leitendes Durchgangsloch 213 an jeder Ecke des Substrats 211 ausgebildet. Diese leitenden Durchgangslöcher 213 werden durch Ausbilden von anfänglichen Durchgangslöchern 213' auf einer Kreuzfläche von Anreißlinien eines anfänglichen Substrats 211' erhalten, beim Ausbilden des anfänglichen Durchgangslochs 213' auf dem anfänglichen Substrat 211'; nach dem Sägen des anfänglichen Substrats 211' von Fig. 7a in eine Mehrzahl von Einheitssubstraten 211 werden vier viertelkreisförmig geformte Durchgangslöcher 213 in jeder Ecke eines einzelnen Substrats 211 ausgebildet. Zwei viertelkreisförmige Durchgangslöcher 213 können an zwei Ecken derselben Seite des Substrats 211 ausgebildet werden und diese Seite mit zwei viertelkreisförmigen leitenden Durchgangslöchern 213 kann auf der gedruckten Leiterplatte befestigt werden.
  • Wie in Fig. 7b gezeigt ist, ist ein leitendes Durchgangsloch 223 an zwei gegenüberliegenden Seiten des Substrats 221 ausgebildet. Diese leitenden Durchgangslöcher 223 werden erhalten durch Ausbilden eines anfänglichen Durchgangslochs 223' auf einer zentralen Fläche von Anreißlinien eines anfänglichen Substrats 221', durch Ausbilden des anfänglichen Durchgangslochs 223' auf dem anfänglichen Substrat 221'. Nach dem Sägen des anfänglichen Substrats 221' von Fig. 7b in eine Mehrzahl von Einheitssubstraten 221 werden zwei halbkreisförmige Durchgangslöcher 223 auf zwei gegenüberliegenden Seiten eines einzelnen Substrats 221 ausgebildet. Ein halbkreisförmiges Durchgangsloch 223 kann an einer Seite des Substrats 221 ausgebildet sein und diese Seite mit dem halbkreisförmigen leitenden Durchgangsloch 223 kann auf der gedruckten Leiterplatte befestigt werden.
  • Im Falle der Benutzung der leitenden Durchgangslöcher der Fig. 7a und 7b, wenn das hergestellte Chippaket um einen Winkel von 90° gedreht ist und das gedrehte Chippaket auf der gedruckten Leiterplatte befestigt ist, können die leitenden Durchgangslöcher nahe an der Fläche der gedruckten Leiterplatte sein, dadurch werden diese leitenden Durchgangslöcher der Fig. 7a und 7b einfacher mit den Leiterbahnmustern der gedruckten Leiterplatte in dem Lötschritt verbunden.
  • Aus der obigen Beschreibung ergibt sich, dass das Chippaket gemäß der vorliegenden Erfindung weiter miniaturisiert ist, und dass das Herstellungsverfahren des Chippakets vereinfacht ist durch Ausbilden einer leitenden Schicht auf einer Oberfläche eines Chips und durch Befestigen eines Substrats mit leitenden Durchgangslöchern auf der anderen Fläche des Chips. Darüber hinaus kann die Zuverlässigkeit des Chippakets verbessert werden, so dass ein stabileres Paket hergestellt wird.
  • Auch wenn die bevorzugten Ausführungsbeispiele der Erfindung zum Zwecke der Erläuterung beschrieben wurden, ist es für einen Fachmann klar, dass vielfältige Änderungen, Hinzufügungen und Ersetzungen möglich sind, ohne den Schutzbereich der Erfindung zu verlassen, der durch die Patentansprüche festgelegt wird.

Claims (25)

1. Ein Chippaket (40) umfassend:
einen Chip (35) mit einer ersten Fläche, die mit einem ersten Anschluss versehen ist, eine zweite Fläche, die mit wenigstens einem zweiten Anschluss versehen ist und eine Seitenwand, angeordnet zwischen der ersten Fläche und der zweiten Fläche, wobei die zweite Fläche der ersten Fläche gegenüberliegt,
eine erste elektrisch leitende Schicht (35), ausgebildet auf der ersten Fläche des Chips (35);
eine zweite leitende Schicht (35b), ausgebildet auf der zweiten Fläche des Chips (35); und
ein Substrat (31), befestigt auf der zweiten Fläche des Chips (35) und umfassend wenigstens ein leitendes Durchgangsloch (33), das an den zweiten Anschluss des Chips (35) angeschlossen ist.
2. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass es ein Harzformteil (39) umfasst, das entlang der Seitenwand des auf dem Substrat (31) befestigten Chips (35) ausgebildet ist.
3. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass eine leitende Schicht (31a, 31b) auf der oberen und der unteren Fläche des Substrats (31) ausgebildet ist, und die oberen und die unteren leitenden Schichten (31a, 31b) sind miteinander über das leitende Durchgangsloch (33) verbunden.
4. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat (31) aus einer gedruckten Leiterplatte herstellbar ist.
5. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass es eine sechseckige Form hat.
6. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass das leitende Durchgangsloch (223) des Substrats auf wenigstens einer Seite des Substrats in einer näherungsweise halbkreisförmigen Form ausgebildet ist.
7. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass das leitende Durchgangsloch (213) des Substrats auf wenigstens einer Ecke des Substrats in einer näherungsweise viertelkreisförmigen Form ausgebildet ist.
8. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass der Chip ein Diodenbauteil ist, und wobei die zweite Fläche des Chips wenigstens einen zweiten Anschluss umfasst und das Substrat ein leitendes Durchgangsloch umfasst.
9. Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass der Chip ein Transistorbauteil (85) ist, und wobei die zweite Fläche des Chips zwei zweite Anschlüsse umfasst und das Substrat (81) zwei leitende Durchgangslöcher (83b, 83c) umfasst.
10. Chippaketanordnung (70), umfassend:
ein Chip (55) mit einer ersten elektrisch leitenden Schicht (55a) mit einem ersten Anschluss, einer zweiten leitenden Schicht, versehen mit wenigstens einem zweiten Anschluss und einer Seitenwand, angeordnet zwischen der ersten Fläche und der zweiten Fläche, die zweite leitende Schicht liegt der ersten leitenden Schicht (55a) gegenüber; und
ein Substrat (51), das auf der zweiten leitenden Schicht des Chips (55) befestigt ist und wenigstens ein leitendes Durchgangsloch (53) umfasst, das an den zweiten Anschluss des Chips (55) angeschlossen ist; und
eine gedruckte Leiterplatte (61), umfassend:
eine Mehrzahl von Leiterbahnen, ausgebildet auf der oberen Fläche der gedruckten Leiterplatte (61) und an die Anschlüsse des Chippakets (60) angeschlossen; und
eine Mehrzahl von Leitern zum Anschließen der ersten leitenden Fläche und des leitenden Durchgangslochs (53) an die Leiterbahnen, wobei das Chippaket (60) senkrecht auf der oberen Fläche der gedruckten Leiterplatte (61) befestigt ist, so dass die Außenflächen der ersten leitenden Schicht (55a) und des Substrats (51b) Seitenflächen werden.
11. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass sie ein Harzformteil (59) umfasst, das entlang der Seitenwand des auf dem Substrat (51) befestigten Chips (55) ausgebildet ist.
12. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass eine leitende Schicht (51a, 51b) auf der oberen und der unteren Fläche des Substrats (51) ausgebildet ist, und die oberen und die unteren leitenden Schichten (51a, 51b) miteinander über das leitende Durchgangsloch (53) verbunden sind.
13. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass das Substrat aus einer gedruckten Leiterplatte herstellbar ist.
14. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass das Chippaket eine sechseckige Form hat.
15. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass das leitende Durchgangsloch des Substrats auf wenigstens einer Seite des Substrats in einer näherungsweise halbkreisförmigen Form ausgebildet ist.
16. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass das leitende Durchgangsloch des Substrats auf wenigstens einer Ecke des Substrats in einer näherungsweise viertelkreisförmigen Form ausgebildet ist.
17. Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass der Chip ein Diodenbauteil ist, und wobei die zweite Fläche des Chips einen zweiten Anschluss umfasst und das Substrat ein leitendes Durchgangsloch umfasst.
18. Chippaketanordnung nach Anspruch 10, wobei der Chip ein Transistorbauteil (85) ist, und wobei die zweite Fläche des Chips zwei zweite Anschlüsse umfasst und das Substrat (81) zwei leitende Durchgangslöcher (83b, 83c) umfasst.
19. Verfahren zur Herstellung einer Mehrzahl von Chippaketen, umfassend die folgenden Verfahrensschritte:
Herstellen eines Wafers mit einer Mehrzahl von Chips, die durch ein bestimmtes Intervall beabstandet sind;
Herstellen eines Substrats mit einer Mehrzahl von Durchgangslöchern, die in demselben Intervall wie die Chips beabstandet sind;
Befestigen des Wafers auf der Oberfläche des Substrats, so dass die auf den unteren Flächen des Chips ausgebildeten Anschlüsse mit den leitenden Durchgangslöchern des Substrats verbunden werden; und
Zersägen der Chipanordnung in eine Mehrzahl von Einheitspaketen.
20. Herstellungsverfahren für Chippakete nach Anspruch 19, dadurch gekennzeichnet, dass eine elektrisch leitende Schicht auf der oberen und der unteren Fläche des Substrats ausgebildet ist, und die oberen und die unteren leitenden Schichten über das leitende Durchgangsloch miteinander verbunden sind.
21. Verfahren zur Herstellung der Chippakete nach Anspruch 19, dadurch gekennzeichnet, dass der Schritt des Befestigens des Wafers auf der Oberfläche des Substrats die folgende Teilschritte umfasst:
Beschichten der oberen Flächen der leitenden Durchgangslöcher des Substrats mit einem elektrisch leitenden Klebstoff; und
Andrücken der unteren Fläche des Wafers auf die obere Fläche des Substrats.
22. Herstellungsverfahren für Chippakete nach Anspruch 19, dadurch gekennzeichnet, dass der Schritt des Zersägens der Chipanordnung in eine Mehrzahl von Einheitschippaketen die folgende Teilschritte umfasst:
erstes Sägen des Wafers in eine Mehrzahl von Chips;
Ausfüllen der Freiräume zwischen benachbarten Chips und Harz; und
zweites Sägen der Chipanordnung in eine Mehrzahl von Chippaketen.
23. Herstellungsverfahren für Chippakete nach Anspruch 22, dadurch gekennzeichnet, dass jeder der ersten und zweiten Sägeschritte mit einem bestimmten Sägeblatt durchgeführt wird, und das in dem ersten Sägeschritt benutzte Sägeblatt eine geringere Dicke hat als das in dem zweiten Sägeschritt benutzte Blatt.
24. Herstellungsverfahren für Chippakete nach Anspruch 19, dadurch gekennzeichnet, dass der Chip ein Diodenbauteil ist.
25. Herstellungsverfahren für Chippakete nach Anspruch 19, dadurch gekennzeichnet, dass der Chip ein Transistorbauteil ist, und wobei beide Anschlüsse auf beiden ersten und zweiten Flächen des Chips ausgebildet sind und zwei leitende Durchgangslöcher sind auf dem Substrat ausgebildet, so dass sie den beiden Anschlüssen entsprechen.
DE10259881A 2001-12-27 2002-12-20 Chippaket und Verfahren zu seiner Herstellung Ceased DE10259881A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0086345A KR100444228B1 (ko) 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
DE10259881A1 true DE10259881A1 (de) 2003-07-24

Family

ID=19717709

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10259881A Ceased DE10259881A1 (de) 2001-12-27 2002-12-20 Chippaket und Verfahren zu seiner Herstellung

Country Status (6)

Country Link
US (1) US6774492B2 (de)
JP (1) JP2003204023A (de)
KR (1) KR100444228B1 (de)
CN (1) CN1206727C (de)
DE (1) DE10259881A1 (de)
TW (1) TW579586B (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7342308B2 (en) 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
JP2008252058A (ja) * 2007-03-08 2008-10-16 Toshiba Corp 半導体装置及びその製造方法
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
JP2010056517A (ja) * 2008-07-28 2010-03-11 Toshiba Corp 半導体装置及びその製造方法
US8053885B2 (en) * 2009-01-12 2011-11-08 Harvatek Corporation Wafer level vertical diode package structure and method for making the same
JP5333758B2 (ja) 2009-02-27 2013-11-06 東芝ライテック株式会社 照明装置および照明器具
US8689437B2 (en) * 2009-06-24 2014-04-08 International Business Machines Corporation Method for forming integrated circuit assembly
JP2011049527A (ja) 2009-07-29 2011-03-10 Toshiba Lighting & Technology Corp Ｌｅｄ照明装置
CN102032480B (zh) 2009-09-25 2013-07-31 东芝照明技术株式会社 灯泡型灯以及照明器具
JP2011091033A (ja) * 2009-09-25 2011-05-06 Toshiba Lighting & Technology Corp 発光モジュール、電球形ランプおよび照明器具
JP5052630B2 (ja) * 2010-01-29 2012-10-17 株式会社東芝 表面実装型ダイオードとその製造方法
JP5257622B2 (ja) 2010-02-26 2013-08-07 東芝ライテック株式会社 電球形ランプおよび照明器具
CN107093588B (zh) * 2017-04-21 2019-09-03 华润微电子（重庆）有限公司 一种芯片双面垂直封装结构及封装方法
CN111356302A (zh) * 2018-12-21 2020-06-30 深南电路股份有限公司 电路板及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP2713254B2 (ja) * 1995-07-13 1998-02-16 日本電気株式会社 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3604108B2 (ja) * 1997-02-17 2004-12-22 株式会社シチズン電子 チップ型光半導体の製造方法
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
JPH11312710A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法および接続構造
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
KR20000026099A (ko) * 1998-10-17 2000-05-06 김영환 칩크기 반도체 패키지와 그 제조방법
US6611039B2 (en) * 2001-09-28 2003-08-26 Hewlett-Packard Development Company, L.P. Vertically oriented nano-fuse and nano-resistor circuit elements

Also Published As

Publication number Publication date
CN1433070A (zh) 2003-07-30
US6774492B2 (en) 2004-08-10
KR100444228B1 (ko) 2004-08-16
JP2003204023A (ja) 2003-07-18
TW579586B (en) 2004-03-11
US20030122231A1 (en) 2003-07-03
TW200411856A (en) 2004-07-01
CN1206727C (zh) 2005-06-15
KR20030056174A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE60309422T2 (de) Multichip-modul und Herstellungsverfahren
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE68920923T2 (de) Elektronische Packung mit verbesserter Wärmesenke.
DE2752438C2 (de) Träger für eine integrierte Schaltung
DE19802347B4 (de) Stapelbares Halbleitersubstrat und stapelbare Halbleiterbaugruppe sowie Herstellungsverfahren derselben und Herstellungsverfahren eines stapelbaren Halbleiterbaugruppenmoduls
DE19930308B4 (de) Multichipmodul mit Silicium-Trägersubstrat
DE10259881A1 (de) Chippaket und Verfahren zu seiner Herstellung
DE69209482T2 (de) Elektronikverpackung mit erhöhter Wärmeableitung und Verfahren zu ihrer Herstellung
DE19940633A1 (de) IC-Gehäuse
DE10229692A1 (de) Leiterplatte, Mehrchippackung und zugehöriges Herstellungsverfahren
DE102015102528B4 (de) Ein Verfahren zum Verbinden eines Halbleiter-Package mit einer Platine und ein Halbleiter-Package
DE102004001829A1 (de) Halbleitervorrichtung
DE19650296A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE69216452T2 (de) Halbleiteranordnung mit elektromagnetischer Abschirmung
DE19928788A1 (de) Elektronische Keramikkomponente
DE69004581T2 (de) Plastikumhüllte Hybrid-Halbleiteranordnung.
DE69737320T2 (de) Halbleitervorrichtung
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE10317675B4 (de) Keramisches Multilayersubstrat und Verfahren zu seiner Herstellung
DE102007029713A1 (de) Leiterplatte und Verfahren zu deren Herstellung
DE69313062T2 (de) Chip-Direktmontage
DE3689149T2 (de) Integrierte schaltungspackungen für oberflächenmontierung mit löttragenden leitern.

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection