JP2003204023A - チップパッケージ及びその製造方法 - Google Patents

チップパッケージ及びその製造方法

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JP2003204023A JP2002370977A JP2002370977A JP2003204023A JP 2003204023 A JP2003204023 A JP 2003204023A JP 2002370977 A JP2002370977 A JP 2002370977A JP 2002370977 A JP2002370977 A JP 2002370977A JP 2003204023 A JP2003204023 A JP 2003204023A
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Abstract

(57)【要約】 【課題】 本発明は、第１端子が形成された第１面及び
第２端子が形成された前記第１面に対向する第２面を含
み、前記第１及び第２面上には夫々導電層を成すチップ
と、前記チップの第２面に配置され前記第２端子と連結
された導電性バイアホールを設けた基板とを含んだチッ
プパッケージを提供し、さらに、本発明は新たなチップ
パッケージの製造方法と前記チップパッケージを含むア
センブリーを提供する。 【解決手段】 第１端子が形成された第１面と、第２端
子が形成され前記第１面と対向する第２面と、前記第１
面と第２面の間に形成された側面とを含み、前記第１及
び第２面上には夫々導電層が形成されたチップ、及び、
前記チップの第２面に配置され、前記第２端子と連結さ
れる導電性バイアホールが形成された基板を含むチップ
パッケージ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はチップパッケージに
関するものであって、とりわけワイヤーボンディング無
しでチップの両面に導電層を形成し、その片面にのみバ
イアホールが形成された基板を付着しパッケージングす
ることによって、より小型化且つ製造工程の単純化され
たチップパッケージとその製造方法に関するものであ
る。
【０００２】
【従来の技術】一般に、ダイオード及びトランジスタな
どの半導体素子はパッケージを成して印刷回路基板上に
実装される。こうしたパッケージは半導体素子の端子を
印刷回路基板の信号パターンに容易に連結させる構造か
ら成り、外部の影響から素子を保護して信頼性を確保す
る役目を果たす。
【０００３】こうした半導体素子パッケージは製品の小
型化の流れに伴って漸次小型化されている。そうした小
型化の代表的なパッケージ方式にチップスケールパッケ
ージ(ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ)が挙げられ
る。図１は従来のチップスケールパッケージの構造を示
す概略断面図である。図１に示すパッケージ構造はセラ
ミック基板を用いる方式で二つの端子を有するダイオー
ド向けの形態である。
【０００４】図１によると、セラミック基板１には二つ
のバイアホール２ａ、２ｂが形成される。二つのバイア
ホール２ａ、２ｂの内部にはその上下面を相互導通する
よう導電性物質を充填させ、両バイアホール２ａ、２ｂ
が形成された上面には第１及び第２上側導電性ランド３
ａ、３ｂが形成され、その下面には夫々第１及び第２下
側導電性ランド４ａ、４ｂが形成される。前記第２上側
導電性ランド４ｂはダイオード５の実装面に形成された
片側端子と、第１上側導電性ランド４ａはチップの上部
端子に一端が連結されたワイヤー７の他端と連結され
る。このようにダイオード５が実装されたセラミック基
板１上面には外部の影響からダイオードを保護すべく通
常の樹脂によりモールディング部９を形成して最終パッ
ケージ１０を完成する。
【０００５】完成したパッケージ１０は図２のように、
リフローハンダ付け方式により印刷回路基板２０に実装
される。前記ダイオードパッケージ１０はその下面に形
成された第１及び第２導電性ランド３ａ、３ｂ及び４
ａ、４ｂを信号パターン上に配置させ、夫々ハンダ付け
１５を形成して印刷回路基板に電気的かつ機械的に連結
させる。
【０００６】図１及び図２において説明したように、通
常としてダイオードは対向する面に端子が夫々形成され
ている為、ワイヤーによる連結が要求される。しかし、
こうしたワイヤーはチップ上部で多くの空間を占める。
従って、パッケージ全高が高くなるとの問題がある。し
かも、セラミック基板にはチップの端子数に応じて二つ
または三つのバイアホールが形成されなければならない
為、少なくともその数のバイアホール直径分程の大面積
が要され、該バイアホールの上下面に形成される導電性
ランドが相互連結されないよう最小限の間隔を保たねば
ならない。従って、こうした基板の面積もパッケージ寸
法の小型化に大きな制約となる。従って、当技術分野に
おいては、よりパッケージを小型化させながらも製造工
程が容易である新たなパッケージ方式が要求されてき
た。
【０００７】
【発明が解決しようとする課題】本発明は前記問題点を
解決すべく案出されたもので、その目的は、チップの一
面には導電層を、他面には導電性バイアホールを形成し
た基板を設け、印刷回路基板の信号パターンと連結され
るよう構成することによって、チップパッケージをより
小型化できるばかりでなく、その製造工程が簡素であり
ながらもチップの信頼性を保証できる安定したパッケー
ジを提供することにある。
【０００８】本発明の異なる目的は新たなチップパッケ
ージの構造に応じて新たな実装方式を有するチップパッ
ケージアセンブリーを提供することにある。本発明のさ
らに異なる目的は、新たな構造を有するチップパッケー
ジの製造方法を提供することにもある。
【０００９】
【課題を解決する手段】前記目的を成し遂げるために本
発明は、第１端子が形成された第１面と、前記第１面と
対向して第２端子が形成された第２面とを含み、前記第
１及び第２面上には夫々導電層が形成されたチップ、及
び、前記チップの第２面に配置され、前記第２端子と連
結される導電性バイアホールが形成された基板を含むチ
ップパッケージを提供する。
【００１０】本発明の好ましき実施形態においては、前
記基板上に配置された前記チップの外郭に樹脂モールデ
ィング部を形成することができる。さらに、前記基板の
両面には導電層が形成され、導電性バイアホールを通し
て外部との連結部を容易に提供することができる。 本
発明に用いる基板は特に制限されないが、安価な印刷回
路基板材質を用いることが好ましい。
【００１１】さらに、本発明は必要に応じて前記基板に
形成された導電性バイアホールを各基板の少なくとも一
辺に略半円形または少なくとも一隅部に略四半円形で形
成することもできる。そして、本発明による前記チップ
は、両面に夫々一つずつ端子を有するダイオード素子で
もよく、両面中片面には二つの端子が形成されたトラン
ジスタ素子でもよい。とりわけ、トランジスタをパッケ
ージする場合には、前記第２面に形成された端子と前記
基板の導電性バイアホールを夫々二つずつ形成しなけれ
ばならない。
【００１２】
【発明の実施の態様】本発明は、第１端子が形成された
第１導電層面及び第２端子が形成され前記第１面に対向
する第２導電層面を有するチップと、前記チップの第２
導電層面に配置され前記第２端子に連結される導電性バ
イアホールが形成された基板とを含み、前記第１導電層
面及び前記第２導電層面に形成された基板が側面となる
よう印刷回路基板上面に配置されたチップパッケージ
と、前記導電性バイアホール及び第１導電層面を夫々そ
の印刷回路基板上面の信号パターンに連結させるべく複
数個の導電体を含んだ印刷回路基板と、から成るチップ
パッケージアセンブリーを提供する。
【００１３】前記複数個の導電体は複数個のハンダ部で
あることが好ましい。さらに、本発明は新たなチップパ
ッケージの製造方法を提供する。前記チップパッケージ
の製造方法は、複数個のチップが形成されたウェーハを
設ける段階と、前記ウェーハ上にチップが形成された間
隔で複数個の導電性バイアホールが形成された基板を設
ける段階と、前記基板の複数個の導電性バイアホールに
前記ウェーハに形成された各チップ下面の端子が連結さ
れるよう前記ウェーハを前記基板上面に接着する段階
と、前記結果物をパッケージ単位で切断する段階と、か
ら成る。
【００１４】好ましき実施形態においては、前記基板は
両面に導電層が形成され、該両面の導電層は前記導電性
バイアホールを通して連結することができる。さらに、
前記チップウェーハを前記基板上面に接着する段階は、
前記基板の導電性バイアホール上面に導電性接着剤を塗
布する段階と、前記チップウェーハ下面を前記基板上面
に圧着する段階から成ることができる。
【００１５】さらに、本発明の一実施形態においては、
前記結果物をパッケージ単位で切断する段階を、前記チ
ップウェーハをチップ単位で分離すべく１次切断する段
階と、前記チップ単位で分離した空間に樹脂を充填する
段階と、前記結果物をパッケージ単位で分離すべく２次
切断する段階とで構成し、チップ側面に樹脂モールディ
ング部を形成することもできる。この際、各切断段階に
おいてブレードを用いるならば、２次切断段階に用いる
ブレードは、１次切断段階のブレードより幅狭のものを
用いるべきである。
【００１６】以下、図面に基づき、本発明の実施形態を
詳細に説明する。図３によると、前記パッケージ４０は
チップ３５及び該チップ３５の下面に配置された基板３
１から成る。各端子はチップの構造上一般として対向す
る面に形成され、第１端子と第２端子(図示せず)を設け
たチップ３５の上下面には夫々導電層３５ａ、３５ｂが
形成される。
【００１７】さらに、前記チップ３５は基板３１の上面
に付着され、前記チップ下面に形成されながら端子を含
む導電層は基板に形成された導電性バイアホール３３を
通して外部と連結されるようになっている。このように
チップ３５の下面に導電層３５ｂを形成することはチッ
プの端子連結をより容易にさせる為であって本発明はこ
れに限らず、導電性バイアホール３３の形成位置と寸法
を調節することで正確な端子連結を保証することもでき
る。前記導電性バイアホールとは上下面を電気的に連結
できるよう内部が導電性物質で充填されたホールのこと
をいう。
【００１８】同様に、導電性バイアホール３５が形成さ
れた基板３１の上下面にも導電層３１ａ、３１ｂを形成
することが好ましい。前記基板の導電層はチップ端子を
導電性バイアホールと円滑に連結させるのはもちろん、
印刷回路基板の実装にあたって信号パターンとの連結も
容易にさせるものである。
【００１９】従って、図３のようなパッケージ構造にお
いては、前記導電性バイアホール３３を通してチップ端
子は外部と電気的に連結されることができる。こうした
導電性バイアホールの形成位置は多様な形態に具現でき
る。これについては図６において詳細に説明する。さら
に、前記パッケージ４０は前記チップ３５の側面を保護
すべく樹脂モールディング部３９を含む。ここで用いる
樹脂は一般パッケージのモールディング部材質と同一な
ものである。
【００２０】こうして本発明によるパッケージは多くの
空間を占めるワイヤーを省くことができる。さらに、本
発明においては、従来のパッケージのように一つのセラ
ミック基板に二つ以上のバイアホールを形成したり、夫
々形成された導電性ランドの一定間隔を確保するのにか
かる面積が必要無く、チップ寸法とほぼ差のない小型化
したパッケージを具現できるとの利点がある。
【００２１】かかる本発明のチップパッケージの特徴は
印刷回路基板への実装形態においてより明らかに確認す
ることができる。図４は本発明によるチップパッケージ
アセンブリー７０の概略側面図である。前記チップパッ
ケージアセンブリー７０はチップパッケージ６０を印刷
回路基板６１上に表面実装するための構造物である。一
般に、端子が形成された上下面を垂直に保って実装して
いた従来の方式と異なって、本発明においては実質的に
チップを９０°回転させた実装形態を成す。即ち、図４
に示すように、前記基板５１に形成された導電性バイア
ホール５３、導電層５１ａ、５１ｂ、及び前記チップの
上部導電層面５５ａが信号パターンに連結され得る状態
に配置すべく、チップパッケージ６０は基板５１及びチ
ップの上部導電層面５５ａが対向する側面となるよう実
装させる。
【００２２】こうした実装状態において、各端子に対応
する信号パターンを基板５１の下部導電層５１ｂと連結
すべくリフローハンダ付けを施しハンダ部６５を形成す
る。前記印刷回路基板６１の信号パターンはハンダ部６
５を通してチップパッケージ６０内のチップ端子に連結
させることができる。図４に示すチップパッケージアセ
ンブリーにおいて、各信号パターンに対する間隔に適し
たチップパッケージ寸法を得るためには前記チップパッ
ケージ６０の上下面に付着された第１基板５１ａと第２
基板５１ｂの厚さで容易に調整することができる。従っ
て、通常用いられる印刷回路基板６１の信号パターンを
変形させずとも本発明によるチップパッケージを簡単に
採用することができる。
【００２３】図５は本発明の異なる実施形態によるチッ
プパッケージアレーを示す概略斜視図である。本実施形
態はトランジスタをパッケージして印刷回路基板９１上
に配列したトランジスタパッケージアレーである。前記
印刷回路基板に実装されたパッケージはその上面に一つ
の端子のみ設け、図４のように、該端子はトランジスタ
８５上面の導電面を通してハンダ付け９４により印刷回
路基板９１の配線回路に連結されるのに比して、トラン
ジスタ８５下面は二つの端子を設けている為異なる形態
が要求される。
【００２４】前記二つの端子を設けたトランジスタ８５
下面には、上下面を連結する導電性バイアホール８３
ｂ、８３ｃを設けた基板８１が接着されている。前記二
つの導電性バイアホール８３ｂ、８３ｃは上面と下面に
対応する二つの導電面を有し、両導電面は夫々導電面が
形成されていない部分Ａにより分離され両端子の連結部
を形成することができる。両導電性バイアホール８３
ｂ、８３ｃは基板８１下面の導電面８１ｂ、８１ｃを通
して印刷回路基板９１の配線回路にハンダ部９５ｂ、９
５ｃで夫々連結される。
【００２５】図６ａないし６ｅは本発明の一実施形態に
よるチップパッケージの製造工程を段階別に示す工程断
面図である。先ず、図６ａのように、所定間隔で複数個
の導電性バイアホール１０３が形成された基板１０１を
設ける。前記バイアホール１０３の形成間隔は後続工程
において用いるチップウェーハに形成された複数個のチ
ップ間隔と一致するよう形成する。
【００２６】さらに、本実施形態のように、基板１０１
の上下面に導電層１０１ａ、１０１ｂを形成する。前記
基板１０１上面に形成された導電層１０１ａはチップ下
面の端子を導電性バイアホールに連結し易くし、前記基
板１０１上面に形成された導電層１０１ｂは導電性バイ
アホールを印刷回路基板の信号パターンに容易に連結さ
せる役目を果たす。
【００２７】次いで、図６ｂのように、複数個のチップ
が形成されたウェーハを基板上面に接着剤で付着する。
ここで用いる接着剤に導電性接着剤を用いてもよい。導
電性接着剤を用いる場合には基板上面に導電層１０１ａ
を別途に形成しなくてもよい。このように、導電性接着
剤はチップウェーハを基板上面の導電性バイアホール１
０３に電気的に連結する同時に、基板に機械的にも固定
させる利点がある。
【００２８】次いで、図６ｃのように、チップウェーハ
１０５を個別チップ１０１'単位で分離されるよう切断
する。この切断工程はチップウェーハのみ切断するよう
調節することが好ましい。続いて、図６ｄのように、チ
ップ単位で分離された空間に樹脂１０９を供給して充填
する。前記チップの空間を充填した樹脂１０９は最終パ
ッケージにおいてチップ側面を保護する樹脂モールディ
ング部とされる。
【００２９】最後に、図６ｅのように、前記結果物をチ
ップパッケージ単位で基板まで切断する。こうして最終
チップパッケージが得られる。ここで切断幅は充填した
樹脂がチップ側面に所定厚さで残るようより幅狭に切断
を行う。従って、図５ｃに示す切断工程と共に本切断工
程においてもブレードを用いる場合、図５ｃの切断工程
におけるものより幅狭のブレードを採用すべきである。
このように、複数個のチップパッケージを導電性バイア
ホールが形成された基板を用いて容易に製造することが
できる。
【００３０】一方、本発明のチップパッケージにおいて
導電性バイアホールはハンダ付けによりチップ端子と信
号パターンとを連結する重要な役目を果たす。こうした
導電性バイアホールは多様な形態に具現することができ
る。図７ａ及び７ｂは本発明によるチップパッケージ２
１０、２２０に用いる基板の多様な形態を例示してい
る。
【００３１】図７ａに示す導電性バイアホール２１３は
基板の各隅部に形成された例を示す。かかる形態は、最
初基板２１１'にバイアホール２１３'を形成する際パッ
ケージ単位で切断する線の垂直交差位置にバイアホール
２１３'を形成することにより得られる。図７ａに示す
基板に形成されたバイアホール２１３'はパッケージ単
位で切断後各隅部毎に四つのバイアホール２１３と成る
が、その中いずれか一辺に該する二つのみ形成しその側
面を印刷回路基板の実装面としてもよい。
【００３２】これとは異なって、図７ｂに示す導電性バ
イアホール２２３は基板の対向する両辺中央に形成され
た例である。こうしたバイアホール２２３'は最初基板
２２１'に形成する際パッケージ単位で切断する線の中
央部位に形成することにより容易に得られる。前記バイ
アホール２２３は一辺のみにでも、四辺全てに形成して
も構わない。先に説明したように、一辺にのみ形成し
て、該一辺が印刷回路基板の上面に接するよう実装する
ことができる。
【００３３】図７ａと図７ｂに示す形態の導電性バイア
ホールを用いる場合、完成したチップパッケージを９０
°に回転させ実装する際印刷回路基板の面に近づかせて
導電性バイアホールを設けることにより、ハンダ付け工
程にあたってより容易に信号パターンと連結できる利点
を奏する。
【００３４】以上に説明した本発明は、上述した実施形
態及び添付した図面により限定されるものではなく、添
付した請求範囲により限定される。従って、請求範囲に
記載された本発明の技術的思想を外れない範囲内におい
て多様な形態の置換、変形及び変更が可能であることは
当技術分野において通常の知識を有する者にとっては明
らかである。
【００３５】
【発明の効果】上述のように、本発明のチップパッケー
ジによると、チップの一面には導電層が、他面には導電
性バイアホールが形成された基板を設け、印刷回路基板
の信号パターンと連結されるよう構成することによっ
て、より小型化を図れるばかりでなく、その製造工程が
簡素でありながらもチップの信頼性を保証できる安定し
たパッケージを得ることができる。
【図面の簡単な説明】
【図１】従来のチップパッケージ構造を示す断面図であ
る。
【図２】従来のチップパッケージアレーを示す概略斜視
図である。
【図３】本発明の一実施形態によるチップパッケージ構
造を示す断面図である。
【図４】本発明の一実施形態によるチップパッケージア
レーを示す概略斜視図である。
【図５】本発明の異なる実施形態によるチップパッケー
ジアレーを示す概略斜視図である。
【図６】ａないしｅは本発明のチップパッケージの製造
方法を説明するための段階別工程断面図である。
【図７】ａ及びｂは本発明の更に異なる実施形態による
チップパッケージ構造及びその基板のバイアホール形成
を示す概略図である。
【符号の説明】
３１ 基板 ３１ａ 基板上部導電層面 ３１ｂ 基板下部導電層面 ３３ 導電性バイアホール ３５ チップ素子 ３５ａ チップ上部導電層面 ３５ｂ チップ下部導電層面 ３９ 側面樹脂モールディング部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チョー、 クワン チョル 大韓民国 キュンキ−ド スオン パルダ ル−ク ヨントン−ドン ホワンゴルマウ ルアパート 152−2002 Ｆターム(参考） 5E336 AA04 CC32 CC42 CC56 CC57 EE03 GG30

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 第１端子が形成された第１面と、第２端
    子が形成され前記第１面と対向する第２面と、前記第１
    面と第２面の間に形成された側面とを含み、前記第１及
    び第２面上には夫々導電層が形成されたチップ、及び、
    前記チップの第２面に配置され、前記第２端子と連結さ
    れる導電性バイアホールが形成された基板を含むチップ
    パッケージ。
  2. 【請求項２】 前記基板上に配置された前記チップの側
    面に沿って形成された樹脂モールディング部を含む請求
    項１に記載のチップパッケージ。
  3. 【請求項３】 前記基板の両面には導電層が形成され、
    両面の導電層は前記導電性バイアホールを通して連結さ
    れることを特徴とする請求項１に記載のチップパッケー
    ジ。
  4. 【請求項４】 前記基板は印刷回路基板材質から成るこ
    とを特徴とする請求項１に記載のチップパッケージ。
  5. 【請求項５】 前記チップパッケージは直方体形状から
    成ることを特徴とする請求項１に記載のチップパッケー
    ジ。
  6. 【請求項６】 前記基板に形成された導電性バイアホー
    ルは各基板の少なくとも一辺に略半円形で形成されるこ
    とを特徴とする請求項１に記載のチップパッケージ。
  7. 【請求項７】 前記基板に形成される導電性バイアホー
    ルは各基板の少なくとも一つの隅部に略四半円形で形成
    されることを特徴とする請求項１に記載のチップパッケ
    ージ。
  8. 【請求項８】 前記チップはダイオード素子であり、前
    記第２面に形成された端子と前記基板の導電性バイアホ
    ールは夫々一つであることを特徴とする請求項１に記載
    のチップパッケージ。
  9. 【請求項９】 前記チップはトランジスタ素子であり、
    前記第２面に形成された端子と前記基板の導電性バイア
    ホールは夫々二つであることを特徴とする請求項１に記
    載のチップパッケージ。
  10. 【請求項１０】 チップパッケージと、前記チップパッ
    ケージの端子に連結するための複数個の信号パターンが
    形成された印刷回路基板とを含むチップパッケージアセ
    ンブリーにおいて、前記チップパッケージは、第１端子
    が形成された第１導電層面、第２端子が形成され前記第
    １面と対向する第２導電層面、及び前記第１導電層面と
    前記第２導電層面の間に形成された側面を有するチップ
    と、前記チップの第２導電層面に配置され前記第２端子
    に連結された導電性バイアホールが形成された基板とを
    含み、前記第１導電層面及び前記第２導電層面に形成さ
    れた基板が側面となるよう前記印刷回路基板上面に配置
    され、前記印刷回路基板は、前記チップパッケージの導
    電性バイアホールと第１導電層面を夫々該印刷回路基板
    上面の信号パターンに連結するよう複数個の導電体が形
    成されるチップパッケージアセンブリー。
  11. 【請求項１１】 前記基板上に配置された前記チップの
    側面に沿って形成された樹脂モールディング部を含む請
    求項１０に記載のチップパッケージアセンブリー。
  12. 【請求項１２】 前記基板の両面には導電層が形成さ
    れ、両面の導電層は前記導電性バイアホールを通して連
    結されることを特徴とする請求項１０に記載のチップパ
    ッケージアセンブリー。
  13. 【請求項１３】 前記基板は印刷回路基板材質から成る
    ことを特徴とする請求項１０に記載のチップパッケージ
    アセンブリー。
  14. 【請求項１４】 前記チップパッケージは直方体形状か
    ら成ることを特徴とする請求項１０に記載のチップパッ
    ケージアセンブリー。
  15. 【請求項１５】 前記基板に形成される導電性バイアホ
    ールは各基板の少なくとも一つの辺に略半円形で形成さ
    れることを特徴とする請求項１０に記載のチップパッケ
    ージアセンブリー。
  16. 【請求項１６】 前記基板に形成される導電性バイアホ
    ールは各基板の少なくとも一つの隅部に略四半円形で形
    成されることを特徴とする請求項１０に記載のチップパ
    ッケージアセンブリー。
  17. 【請求項１７】 前記チップはダイオード素子であり、
    前記第２面に形成された端子と前記基板の導電性バイア
    ホールは夫々一つであることを特徴とする請求項１０に
    記載のチップパッケージアセンブリー。
  18. 【請求項１８】 前記チップはトランジスタ素子であ
    り、前記第２面に形成された端子と前記基板の導電性バ
    イアホールは夫々二つであることを特徴とする請求項１
    ０に記載のチップパッケージアセンブリー。
  19. 【請求項１９】 複数個のチップが形成されたウェーハ
    を設ける段階と、前記ウェーハ上にチップが形成された
    間隔で複数個の導電性バイアホールが形成された基板を
    設ける段階と、前記基板の複数個の導電性バイアホール
    に前記ウェーハに形成された各チップ下面の端子が連結
    されるよう、前記ウェーハを前記基板の上面に接着する
    段階と、前記結果物をパッケージ単位で切断する段階
    と、を含むチップパッケージの製造方法。
  20. 【請求項２０】 前記基板は両面に導電層が形成され、
    該両面の導電層は前記導電性バイアホールを通して連結
    されることを特徴とする請求項１９に記載のチップパッ
    ケージの製造方法。
  21. 【請求項２１】 前記チップウェーハを前記基板の上面
    に接着する段階は、前記基板の導電性バイアホール上面
    に導電性接着剤を塗布する段階と、前記チップウェーハ
    下面を前記基板の上面に圧着する段階とから成ることを
    特徴とする請求項１９に記載のチップパッケージの製造
    方法。
  22. 【請求項２２】 前記結果物をパッケージ単位で切断す
    る段階は、前記チップウェーハをチップ単位で分離する
    よう１次切断する段階と、前記チップ単位で分離した空
    間に樹脂を充填する段階と、前記結果物をパッケージ単
    位で分離すべく２次切断する段階とから成る請求項１９
    に記載のチップパッケージの製造方法。
  23. 【請求項２３】 前記１次切断段階と前記２次切断段階
    を夫々ブレードにより行い、前記２次切断段階に用いる
    ブレードは前記２次切断段階において用いるブレードよ
    り幅狭であることを特徴とする請求項２２に記載のチッ
    プパッケージの製造方法。
  24. 【請求項２４】 前記チップはダイオード素子であるこ
    とを特徴とする請求項１９に記載のチップパッケージの
    製造方法。
  25. 【請求項２５】 前記チップはトランジスタ素子であ
    り、前記チップの上面及び下面中何れか一面に形成され
    る端子は二つであり、前記基板に形成される導電性バイ
    アホールは前記二つの端子の位置に対応するよう所定間
    隔で一対ずつ形成されることを特徴とする請求項１９に
    記載のチップパッケージの製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7342308B2 (en) 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
JP2008252058A (ja) * 2007-03-08 2008-10-16 Toshiba Corp 半導体装置及びその製造方法
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
JP2010056517A (ja) * 2008-07-28 2010-03-11 Toshiba Corp 半導体装置及びその製造方法
US8053885B2 (en) * 2009-01-12 2011-11-08 Harvatek Corporation Wafer level vertical diode package structure and method for making the same
JP5333758B2 (ja) 2009-02-27 2013-11-06 東芝ライテック株式会社 照明装置および照明器具
US8689437B2 (en) * 2009-06-24 2014-04-08 International Business Machines Corporation Method for forming integrated circuit assembly
JP2011049527A (ja) 2009-07-29 2011-03-10 Toshiba Lighting & Technology Corp Ｌｅｄ照明装置
US8678618B2 (en) 2009-09-25 2014-03-25 Toshiba Lighting & Technology Corporation Self-ballasted lamp having a light-transmissive member in contact with light emitting elements and lighting equipment incorporating the same
JP2011091033A (ja) * 2009-09-25 2011-05-06 Toshiba Lighting & Technology Corp 発光モジュール、電球形ランプおよび照明器具
JP5052630B2 (ja) * 2010-01-29 2012-10-17 株式会社東芝 表面実装型ダイオードとその製造方法
JP5257622B2 (ja) 2010-02-26 2013-08-07 東芝ライテック株式会社 電球形ランプおよび照明器具
CN107093588B (zh) * 2017-04-21 2019-09-03 华润微电子（重庆）有限公司 一种芯片双面垂直封装结构及封装方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP2713254B2 (ja) * 1995-07-13 1998-02-16 日本電気株式会社 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3604108B2 (ja) * 1997-02-17 2004-12-22 株式会社シチズン電子 チップ型光半導体の製造方法
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
JPH11312710A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法および接続構造
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
KR20000026099A (ko) * 1998-10-17 2000-05-06 김영환 칩크기 반도체 패키지와 그 제조방법
US6611039B2 (en) * 2001-09-28 2003-08-26 Hewlett-Packard Development Company, L.P. Vertically oriented nano-fuse and nano-resistor circuit elements

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