KR20070052911A - 적층형 패키지 - Google Patents

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KR20070052911A
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Abstract

개시된 적층형 패키지는, 기판과, 기판 상에 적층되며, 재배열층이 마련된 다수의 재배열 칩과, 다수의 재배열 칩 양측에 각각 결합되며, 다수의 재배열 칩을 서로 전기적으로 연결하기 위하여 다수의 재배열층 각각에 접촉된 다수의 솔더 볼이 마련된 배선 칩 및 기판과 다수의 재배열 칩을 전기적으로 연결하는 와이어를 포함함으로써, 적층되는 다수의 재배열 칩 사이를 전기적으로 연결하기 위하여 각각의 재배열 칩 사이에 본딩 공간을 형성하지 않아도 되므로 그만큼 두께가 감소하는 장점이 있으며, 따라서 적층되는 재배열 칩의 수도 증가할 수 있어 적층형 패키지의 고용량, 고성능화 및 본딩을 개별적으로 하지 않아도 되므로 공정 수율이 향상되는 효과를 제공한다.

Description

적층형 패키지{Stack type package}
도 1은 종래의 적층형 패키지를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도,
도 3은 도 2의 배선 칩을 나타낸 평면도,
도 4a 내지 도 4f는 도 2의 배선 칩을 제조하는 방법을 순차적으로 나타낸 단면도,
도 5는 본 발명의 또 다른 실시예에 따른 적층형 패키지를 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
100,200... 적층형 패키지 110... 기판
120... 재배열 칩 121... 재배열층
130... 배선 칩 136... 솔더 볼
본 발명은 적층형 패키지에 관한 것으로서, 특히 전체적인 패키지 두께를 줄일 수 있는 적층형 패키지에 관한 것이다.
최근 전자 산업의 발전으로 거의 대부분의 전자 제품에 반도체를 사용하게 되면서 다양한 크기와 형태를 가진 반도체 패키지가 요구되고 있다.
특히 소형 가전이나 모바일 제품군에서 사용되는 반도체의 경우 실장 면적을 최소화해야 하며, 고성능 반도체의 성능에 부합하는 고성능 반도체 패키지가 요구되고 있다.
이러한 요구를 만족하며, 고집적화하기 위해 도 1과 같이 수직으로 칩을 적층하는 적층형 패키지가 출현하였다.
이 적층형 패키지(60)는 기판(10) 상에 다수의 칩(20)이 접착 테입(30)을 매개로 적층되며, 칩(20) 양단부에 마련된 칩 패드(21)를 통해 기판과 전기적으로 연결되도록 와이어(40) 본딩된다.
그런데, 이와 같은 구조의 적층형 패키지(60)는 동일한 칩(20)을 적층하는 경우, 칩 패드(21)가 상층에 적층되는 칩(20)에 의하여 가려지기 때문에, 와이어(40) 본딩을 위해서 적층되는 칩(20)들 간에 일정한 간격의 공간이 필요하여, 결국 적층형 패키지(60)의 전체 두께가 두꺼워져 적층되는 칩(20)의 개수에 한계가 있게 되고, 적층되는 칩(20) 마다에 와이어(40) 본딩을 해야 하기 때문에, 공정 수율이 칩을 적층할수록 낮아지는 문제점이 있다.
미설명 부호 50은 EMC이다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 패키지 전체의 두께를 줄이고, 공정 수율을 향상시킬 수 있는 개선된 적층형 패키지를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 적층형 패키지는, 기판; 상기 기판 상에 적층되며, 재배열층이 마련된 다수의 재배열 칩; 상기 다수의 재배열 칩 양측에 각각 결합되며, 상기 다수의 재배열 칩을 서로 전기적으로 연결하기 위하여 상기 다수의 재배열층 각각에 접촉된 다수의 솔더 볼이 마련된 배선 칩; 및 상기 기판과 상기 다수의 재배열 칩을 전기적으로 연결하는 와이어를 포함한 것이 바람직하다.
그리고 본 발명의 또 다른 적층형 패키지는, 기판; 상기 기판 상에 다수의 범프를 매개로 전기적으로 연결되며, 재배열층이 마련된 다수의 재배열 칩; 및 상기 다수의 재배열 칩 양측에 각각 결합되며, 상기 다수의 재배열 칩을 서로 전기적으로 연결하기 위하여 상기 다수의 재배열층 각각에 접촉된 다수의 솔더 볼이 마련된 배선 칩을 포함한 것이 바람직하다.
여기서, 상기 배선 칩은 웨이퍼 상에 다수의 열로 금속 배선이 마련되고, 상기 금속 배선 상에 서로 이격되게 다수의 솔더 볼이 마련된 것이 바람직하다.
또한, 상기 배선 칩은, 웨이퍼 상에 시드 메탈을 증착하는 단계; 상기 시드 메탈 상에 포토 레지스트의 코팅 및 패터닝하는 단계; 상기 포토 레지스트의 패터닝된 부분에 메탈을 도금하는 단계; 상기 메탈이 도금된 부분 이외의 시드 메탈과 포토 레지스트를 에칭하는 단계; 상기 노출된 웨이퍼 상 및 상기 메탈의 일부분이 노출되도록 솔더 마스크를 코팅하는 단계; 및 상기 노출된 메탈 상에 솔더 볼을 형성하는 단계에 의하여 마련된 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도이다.
도면을 참조하면, 적층형 패키지(100)는 기판(110)과, 이 기판(100)에 적층된 다수의 재배열 칩(120)과, 다수의 재배열 칩(120) 사이를 전기적으로 연결하기 위한 배선 칩(130) 및 기판(110)과 다수의 재배열 칩(120)을 전기적으로 연결하는 와이어(140)를 포함한다.
재배열 칩(120)에는 센터 패드(122)와 연결된 전도성 물질로 된 다수의 재배열층(121)이 에지 부분으로 연장되게 마련된다.
배선 칩(130)은 도 3과 같이 웨이퍼(131) 상에 다수의 열로 금속 배선(134)이 마련되고, 이 금속 배선(134) 상에 일정한 간격으로 다수의 솔더 볼(136)이 마련된다.
이 배선 칩(130)은 도 4a 내지 도 4f에 도시된 바와 같은 순차적인 공정으로 제조되는데, 먼저 도 4a와 같이 웨이퍼(131) 상에 시드 메탈(132)을 증착한다.
다음으로, 도 4b와 같이 이 시드 메탈(132) 상에 포토 레지스트(133)를 코팅한 후, 패터닝을 한다.
그런 후, 도 4c와 같이 포토 레지스트(133)의 패터닝에 의하여 외부로 노출된 시드 메탈(132) 상에 Cu, Ni, Au 등의 메탈(134)을 도금한다.
이렇게 메탈(134)이 도금되면, 도 4d와 같이 포토 레지스트(133) 및 이 포토 레지스트(133) 하부의 시드 메탈(132)을 에칭한다.
다음으로, 도 4e와 같이 메탈(132)의 일부분이 외부로 노출되도록 웨이퍼(131) 상 및 메탈(134) 상부 일부분에 솔더 마스크(135)를 코팅한다.
마지막으로, 도 4f와 같이 외부로 노출된 메탈(134) 상에 솔더 볼(136)을 마련한다.
이와 같은 공정에 의하여 마련된 배선 칩(130)에서, 솔더 볼(136) 하부의 메탈(134)은 도 3에서의 금속 배선(134)을 일컫는다.
이 배선 칩(130)은 기판(110) 상에 적층된 다수의 재배열 칩(120) 양측에 결합하여, 각각의 재배열층(121)과 솔더 볼(136)이 접촉하게 함으로써, 각각의 재배열 칩(120)이 서로 전기적으로 연결되게 한다.
그리고 전기적으로 연결된 다수의 재배열 칩(120)과 기판(110) 사이를 전기적으로 연결하기 위하여 최상부 재배열 칩(120)의 재배열층(121)과 기판(110)을 와이어(140) 본딩하고, EMC(미도시)에 의하여 다수의 재배열 칩(120)과 와이어(140)를 밀봉한다.
도 5는 본 발명의 또 다른 실시예를 나타낸 것으로써, 다수의 재배열 칩(120)을 서로 적층하고, 이 적층된 다수의 재배열 칩(120) 양측에 도 3에 도시된 배선 칩(130)을 결합하여 다수의 재배열 칩(120) 사이를 전기적으로 연결하고, 이 배선 칩(130)이 결합된 다수의 재배열 칩(120)을 거꾸로 돌려 재배열층(121)이 아래를 향하도록 한 후, 기판(110) 상에 범프(150)를 매개로 적층한다.
즉, 상기 두개의 실시예는 기판(110)과 다수의 재배열 칩(120) 사이를 와이어(140) 본딩 또는 범프(150)로의 연결함에 차이가 있게 된다.
이와 같은 구성의 적층형 패키지에 의하면, 적층되는 다수의 재배열 칩 사이를 전기적으로 연결하기 위하여 각각의 재배열 칩 사이에 본딩 공간을 형성하지 않아도 되므로 그만큼 두께가 감소하는 장점이 있으며, 따라서 적층되는 재배열 칩의 수도 증가할 수 있어 고용량, 고성능화된 적층형 패키지를 만들 수 있게 되고, 본딩을 개별적으로 하지 않아도 되므로 공정 수율이 향상된다.
미설명 부호 123은 퓨즈 박스이다.
상술한 바와 같이 본 발명의 적층형 패키지에 의하면, 적층되는 다수의 재배열 칩 사이를 전기적으로 연결하기 위하여 각각의 재배열 칩 사이에 본딩 공간을 형성하지 않아도 되므로 그만큼 두께가 감소하는 장점이 있으며, 따라서 적층되는 재배열 칩의 수도 증가할 수 있어 적층형 패키지의 고용량, 고성능화 및 본딩을 개별적으로 하지 않아도 되므로 공정 수율이 향상되는 효과를 제공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (4)

  1. 기판;
    상기 기판 상에 적층되며, 재배열층이 마련된 다수의 재배열 칩;
    상기 다수의 재배열 칩 양측에 각각 결합되며, 상기 다수의 재배열 칩을 서로 전기적으로 연결하기 위하여 상기 다수의 재배열층 각각에 접촉된 다수의 솔더 볼이 마련된 배선 칩; 및
    상기 기판과 상기 다수의 재배열 칩을 전기적으로 연결하는 와이어를 포함한 것을 특징으로 하는 적층형 패키지.
  2. 기판;
    상기 기판 상에 다수의 범프를 매개로 전기적으로 연결되며, 재배열층이 마련된 다수의 재배열 칩; 및
    상기 다수의 재배열 칩 양측에 각각 결합되며, 상기 다수의 재배열 칩을 서로 전기적으로 연결하기 위하여 상기 다수의 재배열층 각각에 접촉된 다수의 솔더 볼이 마련된 배선 칩을 포함한 것을 특징으로 하는 적층형 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 배선 칩은 웨이퍼 상에 다수의 열로 금속 배선이 마련되고, 상기 금속 배선 상에 서로 이격되게 다수의 솔더 볼이 마련된 것을 특징으로 하는 적층형 패 키지.
  4. 제1항 또는 제2항에 있어서,
    상기 배선 칩은,
    웨이퍼 상에 시드 메탈을 증착하는 단계;
    상기 시드 메탈 상에 포토 레지스트의 코팅 및 패터닝하는 단계;
    상기 포토 레지스트의 패터닝된 부분에 메탈을 도금하는 단계;
    상기 메탈이 도금된 부분 이외의 시드 메탈과 포토 레지스트를 에칭하는 단계;
    상기 노출된 웨이퍼 상 및 상기 메탈의 일부분이 노출되도록 솔더 마스크를 코팅하는 단계; 및
    상기 노출된 메탈 상에 솔더 볼을 형성하는 단계에 의하여 마련된 것을 특징으로 하는 적층형 패키지.
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