JP2010056517A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】全体として小型化されるとともに、材料コスト及び製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】表面及び裏面にそれぞれ電極を有する半導体素子11と、第1の外部電極12と、第2の外部電極13と、絶縁体17と、を備えた半導体装置を提供する。第1の外部電極は、半導体素子の表面に対して略平行な第1の主面と、第1の主面に対して略垂直な第1の側面と、第1の主面に対して垂直な方向に突出し前記表面の電極と接続された凸部12aと、を有する。第2の外部電極は、前記裏面に対して略平行な第2の主面と、第2の主面に対して略垂直な第2の側面と、を有し、前記半導体素子の前記裏面の前記電極と接続される。絶縁体は、半導体素子と凸部とを覆う。第1の側面と第2の側面とがマウント面とされ、半導体素子は、第1の外部電極と第2の外部電極との間に配置される。
【選択図】図1
【解決手段】表面及び裏面にそれぞれ電極を有する半導体素子11と、第1の外部電極12と、第2の外部電極13と、絶縁体17と、を備えた半導体装置を提供する。第1の外部電極は、半導体素子の表面に対して略平行な第1の主面と、第1の主面に対して略垂直な第1の側面と、第1の主面に対して垂直な方向に突出し前記表面の電極と接続された凸部12aと、を有する。第2の外部電極は、前記裏面に対して略平行な第2の主面と、第2の主面に対して略垂直な第2の側面と、を有し、前記半導体素子の前記裏面の前記電極と接続される。絶縁体は、半導体素子と凸部とを覆う。第1の側面と第2の側面とがマウント面とされ、半導体素子は、第1の外部電極と第2の外部電極との間に配置される。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
従来、ソースワイヤボンディング用のメタルブロックをCu基板に取り付けて半導体パッケージを製造する方法がある(例えば、特許文献1参照)。
しかしながら、特許文献1に開示される半導体装置の構造は、ボンディングワイヤを必要とするため、半導体装置が全体として大型化するとともに、製造工数が多く、コストが高くなるという問題がある。
しかしながら、特許文献1に開示される半導体装置の構造は、ボンディングワイヤを必要とするため、半導体装置が全体として大型化するとともに、製造工数が多く、コストが高くなるという問題がある。
また、従来、第1の主面上にワイヤが引き出されたバンプが配置され、前記第1の主面と反対側面で第1導電物を介して第1金属電極と接し、外側面が絶縁物で覆われてなる半導体素子を有し、前記バンプから引き出されたワイヤが第2導電物を介して第2金属電極と接続されてなる半導体装置がある(例えば、特許文献2参照)。
しかしながら、特許文献2に開示される半導体装置は、半導体素子が半導体装置の中央部に配置されず、第1金属電極側に配置されていた。これにより、半導体装置の移載時に半導体素子の受ける衝撃が大きくなるという問題があった。さらに、前記導電物は導電性樹脂若しくは高融点半田等からなり、前記金属電極はAl、Cu、Au若しくはこれらを含む合金等からなっているため、半導体装置が全体として大型化するとともにコストが高くなるという問題があった。
本発明の目的は、全体として小型化されるとともに、材料コスト及び製造コストを低減できる半導体装置及びその製造方法を提供することにある。
本発明の一態様によれば、対向する表面及び裏面にそれぞれ電極を有する半導体素子と、前記半導体素子の前記表面に対して略平行な第1の主面と、前記第1の主面に対して略垂直な第1の側面と、前記第1の主面に対して垂直な方向に突出し前記表面の電極と接続された凸部と、を有する第1の外部電極と、前記半導体素子の前記裏面に対して略平行な第2の主面と、前記第2の主面に対して略垂直な第2の側面と、を有し、前記半導体素子の前記裏面の前記電極と接続された第2の外部電極と、前記半導体素子と、前記第1の外部電極の凸部と、を覆う絶縁体と、を備え、前記第1の外部電極の前記第1の側面と、前記第2の外部電極の前記第2の側面と、がマウント面とされ、前記半導体素子が、前記第1の外部電極と、前記第2の外部電極と、の間に配置されたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程と、前記半導体素子の間に設けられた溝を前記半導体ウェーハの表面に形成する工程と、前記凸部の間隙と前記溝とを絶縁体で充填して封止部を形成する工程と、前記半導体ウェーハの裏面側を研磨する工程と、前記凸部の上に導電体からなる第1のリードを形成する工程と、前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程と、前記半導体素子の間において前記封止部を切断して、前記半導体素子を分離する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程と、前記半導体ウェーハの表面側において前記凸部を絶縁体で覆って第1の封止部を形成する工程と、前記半導体ウェーハの裏面側から前記半導体素子の間に前記第1の封止部に至る溝を形成して前記半導体素子を分離する工程と、前記溝に絶縁体を埋め込んで第2の封止部を形成する工程と、前記第1の封止部を研磨して前記凸部を露出させる工程と、前記第1の凸部の上に導電体からなる第1のリードを形成する工程と、前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程と、前記半導体素子の間において前記第1及び第2の封止部を切断して、半導体装置を分離する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、全体として小型化されるとともに、材料コスト及び製造コストを低減できる半導体装置及びその製造方法を提供することができる。
以下、本発明の実施形態について、図面を参照して詳細に説明する。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本発明の半導体装置の第1実施形態の斜視図であって、基板上に実装された状態を示している。
同図において、半導体装置10は、中央部に配置された半導体素子11と、この半導体素子11の表面及び裏面に対向して配置された銅等の金属からなるブロック状の第1の外部電極12及び第2の外部電極13と、を備えている。半導体素子11としては、例えば、正方形チップ状のダイオードが使用され、その表面と裏面に、入出力用の電極15、16(図2参照)が設けられている。各外部電極12、13は、主面が略正方形状のブロック体であり、半導体素子11側の主面の中央には、凸部12a、13aがそれぞれ形成されている。
これらの凸部12a、13aと半導体素子11とが導電性の接合剤14を介して機械的に固着されるとともに、半導体素子11の表面及び裏面に設けられている電極15、16に、第1の外部電極12と第2の外部電極13が接合剤14を介して電気的に接続されている。外部電極12、13は半導体素子11より面積が大きく、半導体素子11が外部電極12、13の外周方向に突出しないようになっている。また、凸部12a、13aは、半導体素子11の電極15、16からはみださないように、これら電極15、16より若干小面積であることが好ましい。接合剤14としては、例えば、合金ハンダ、または金属フィラー入りのペースト等が好適に用いられる。
半導体素子11と第1の外部電極12と第2の外部電極13との間には、それぞれの凸部12a、13a及び半導体素子11を覆うように封止部17が設けられている。封止部17の封止材料としては、樹脂、ガラス、セラミック等の絶縁材料を用いることができる。各外部電極12、13の表面には、メッキが適宜施されており、そのまま実装部材としての基板18に実装できるようになっている。すなわち、外部電極12、13の側面が、半導体装置10のマウント面とされている。外部電極12、13の主面を正方形にすると、外部電極12、13の4辺の側面のどの位置でも実装に使用することができ、実装性が良好になる。
また、前記の通り、半導体素子11は、半導体装置10の中央部に配置されている。これにより、外部電極12、13が半導体装置10の移載時に受ける衝撃を受けることになり、半導体素子11が受ける衝撃を少なくすることができる。
図2は、第1実施形態の半導体装置10の製造工程を示している。
図2(a)に示すように、第1の外部電極12を凸部12aを上向きにしてテーブル等に載置し、凸部12aの表面に接合剤14を塗布する。なお、通常は複数の半導体装置を一度に製造するので、外部電極12を複数個配列させるが、1個のみの例を説明する。
図2(a)に示すように、第1の外部電極12を凸部12aを上向きにしてテーブル等に載置し、凸部12aの表面に接合剤14を塗布する。なお、通常は複数の半導体装置を一度に製造するので、外部電極12を複数個配列させるが、1個のみの例を説明する。
次に、図2(b)に示すように、接合剤14の上部に半導体素子11を載置する。
次に、第2の外部電極13の凸部13aの表面に接合剤14を塗布し、図2(c)に示すように、半導体素子11の上部に、第2の外部電極13の凸部13aを載置する。次に、接合剤14を固化して半導体素子11と外部電極12、13とを固着する。接合剤14を固化する手段としては、例えば、全体を加温する、上部から荷重を加える、あるいは振動を加える等、接合剤14の種類により最適の手段が選択される。これにより、半導体素子11の両側面に外部電極12、13が機械的に固着されるとともに、半導体素子11の電極15、16に外部電極12、13が電気的に接続された半導体装置10が形成される。
次に、第2の外部電極13の凸部13aの表面に接合剤14を塗布し、図2(c)に示すように、半導体素子11の上部に、第2の外部電極13の凸部13aを載置する。次に、接合剤14を固化して半導体素子11と外部電極12、13とを固着する。接合剤14を固化する手段としては、例えば、全体を加温する、上部から荷重を加える、あるいは振動を加える等、接合剤14の種類により最適の手段が選択される。これにより、半導体素子11の両側面に外部電極12、13が機械的に固着されるとともに、半導体素子11の電極15、16に外部電極12、13が電気的に接続された半導体装置10が形成される。
次に、封止部17(図1参照)を形成する部分の周辺を、原子ビーム、イオンビーム、あるいはプラズマで表面処理するか、または化学洗浄を行った後、図2(d)に示すように、封止部17を形成する。封止部17を形成する方法としては、注入ノズルを備えたディスペンサにより、例えば、樹脂、ガラス、セラミック等からなる粘性のある封止材料を半導体素子11の周囲に注入することにより、気泡を含ませないで表面張力(A部分)により封止を行うことができる。この封止方法は型が不要であるので、設備コストを安くすることができる。これにより、図1に示すような、封止部17で封止されたパッケージタイプの半導体装置10が得られる。またこの時、注入された封止材料の表面は、表面張力により図2(d)に表したように凹状に窪むので、図1に表したように基板18にマウントする際に、封止部17が基板18にあたって邪魔になることを防止できる。
図3は、成形型を用いて封止を行う例である。
図3に示すように、型20に半導体装置10を入れ、注入口21より矢印22のように封止材料を注入する。複数の半導体装置10を同時作成する場合は、型20内に半導体装置10を整列させ、それぞれの注入口21から封止材料料を注入する。これにより、図1に示すような、封止部17で封止されたパッケージタイプの半導体装置10が得られる。この封止方法は、型20を用いることにより、複数の半導体装置10を型に入れて封止することにより、短時間で多数の半導体装置を製造することができる。
図3に示すように、型20に半導体装置10を入れ、注入口21より矢印22のように封止材料を注入する。複数の半導体装置10を同時作成する場合は、型20内に半導体装置10を整列させ、それぞれの注入口21から封止材料料を注入する。これにより、図1に示すような、封止部17で封止されたパッケージタイプの半導体装置10が得られる。この封止方法は、型20を用いることにより、複数の半導体装置10を型に入れて封止することにより、短時間で多数の半導体装置を製造することができる。
上記実施形態のように、外部電極12、13に凸部12a、13aを設けて、この凸部12a、13aと半導体素子11を接合するようにしたことにより、外部電極12、13間の空間をある程度広く取り、封止部17のスペースを確保できる。但し、凸部12a、13aを設けない平坦な主面を有する外部電極12、13を直接半導体素子11に接合させる構造も本発明の範囲に包含される。
図4は、第2実施形態における半導体装置の平面図であって、半導体素子11が3電極を有するトランジスタの場合の例である。
すなわち、図4は、基板18にマウントした半導体装置を上方から眺めた模式図である。半導体素子11は、一方の面にドレイン電極24、他方の面にゲート電極25及びソース電極26を備えたトランジスタである。同図に示すように、ドレイン電極24側には第1の外部電極27の凸部27aが接合剤14を介して接合され、ゲート電極25及びソース電極26側の面には、第2の外部電極28の凸部28aがゲート電極25と電気的に接続された状態で接合されるとともに、第3の外部電極29の凸部29aがソース電極26と電気的に接続された状態で接合されている。各外部電極27、28、29の側面すなわちマウント面は同一平面となっており、このマウント面を基板18に接合することにより実装することができる。なお、図示していないが、第1実施形態と同様、半導体素子11の周囲は封止することができる。
すなわち、図4は、基板18にマウントした半導体装置を上方から眺めた模式図である。半導体素子11は、一方の面にドレイン電極24、他方の面にゲート電極25及びソース電極26を備えたトランジスタである。同図に示すように、ドレイン電極24側には第1の外部電極27の凸部27aが接合剤14を介して接合され、ゲート電極25及びソース電極26側の面には、第2の外部電極28の凸部28aがゲート電極25と電気的に接続された状態で接合されるとともに、第3の外部電極29の凸部29aがソース電極26と電気的に接続された状態で接合されている。各外部電極27、28、29の側面すなわちマウント面は同一平面となっており、このマウント面を基板18に接合することにより実装することができる。なお、図示していないが、第1実施形態と同様、半導体素子11の周囲は封止することができる。
図5は、第3実施形態における半導体装置の斜視図である。
また、図6は、本実施形態の半導体装置の縦断側面図である。
第3実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の一方の面側(便宜上「裏面側」と称す)に突出して設けられた封止部40と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、封止部40の、半導体素子11とは反対側の先端面に設けられたキャップ状電極膜からなる第2の外部電極42と、を備えている。
また、図6は、本実施形態の半導体装置の縦断側面図である。
第3実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の一方の面側(便宜上「裏面側」と称す)に突出して設けられた封止部40と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、封止部40の、半導体素子11とは反対側の先端面に設けられたキャップ状電極膜からなる第2の外部電極42と、を備えている。
封止部40の中央部には、半導体素子11の裏面側の第2の電極44に接続された導電部(凸部)54が設けられている。第2の外部電極42は、その主面が導電部54の先端面に接続されるとともに、折曲された側面42aは封止部40の外周に延在している。第1の外部電極41は、その主面が第1の電極43に接続されるとともに、折曲された側面41aは封止部40の外周に延在している。外部電極41、42の材料としては、例えば銅箔が用いられ、基板18に実装するため、例えば金メッキが施されている。本実施形態の半導体装置は、外部電極41、42の側面41a、42a、すなわち、封止部40の外周に延在した部分が基板18に実装されるようになっている。
図7及び図8は、第3実施形態の半導体装置10の製造工程を表す工程断面図である。 図7(a)に表したように、長尺板状のウェーハ50の下面に全長にわたって第1の電極43が設けられ、ウェーハ50の上面には第2の電極44が個々の半導体素子に対応した位置に設けられる。これら電極43、44の材料としては、例えば、金、銀、ニッケル等が用いられる。ウェーハ50を、固定シート51上に第1の電極43を介して貼り付ける。固定シート51としては、ウェーハ50を吸着するとともに、紫外線または加熱等により吸着を解除する、例えばダイシングシートが用いられる。
次に、図7(b)に表したように、ウェーハ50をダイシング・ブレード(図示せず)等により切断して個々の半導体素子11を形成した後、各半導体素子11の全体を樹脂等の封止材料で封止し、封止部40を形成する。
次に、図7(c)に表したように、封止部40の第2の電極44に対応する箇所に、レーザ等による孔開け加工を施すことにより、孔53を形成する。
次に、図7(c)に表したように、封止部40の第2の電極44に対応する箇所に、レーザ等による孔開け加工を施すことにより、孔53を形成する。
次に、図7(d)に表したように、孔53に導電性ペーストなどの導電性材料を注入して導電部54を形成する。導電部54の下端は第2の電極44に接続され、上端面は封止部40の端面と略同一面となっている。
ここで、図7(a)〜図7(d)に至る製造工程は、前記特許文献2に開示されるような、ウェーハ50をダイシング・ブレード(図示せず)等により切断し、第2の電極44に導電部54(例えば、電極にバンプを介してボンディングされたワイヤ)を形成した後、導電部54を含む各半導体素子11の全体を樹脂等の封止材料で封止する製造工程とは異なっている。
ここで、図7(a)〜図7(d)に至る製造工程は、前記特許文献2に開示されるような、ウェーハ50をダイシング・ブレード(図示せず)等により切断し、第2の電極44に導電部54(例えば、電極にバンプを介してボンディングされたワイヤ)を形成した後、導電部54を含む各半導体素子11の全体を樹脂等の封止材料で封止する製造工程とは異なっている。
次に、図8(a)に示すように、ダイシング・ブレード55等により封止部40を切断し、個々の半導体素子11ごとに分割する。
次に、図8(b)に表したように、銅箔等により封止部40の端部に、キャップ状の電極膜からなる第2の外部電極42を形成する。外部電極42の表面には、例えば金メッキなどを施してもよい。
次に、図8(c)に表したように、固定シート51が上になるように反転させることにより、半導体素子11を上側に位置させ、別の固定シート52上に第2の外部電極42を介して貼り付けた後、上側の固定シート51を離脱させ、半導体素子11上にキャップ状の電極膜からなる第1の外部電極41を形成する。このようにして、図5及び図6に表したような半導体装置が完成する。
次に、図8(c)に表したように、固定シート51が上になるように反転させることにより、半導体素子11を上側に位置させ、別の固定シート52上に第2の外部電極42を介して貼り付けた後、上側の固定シート51を離脱させ、半導体素子11上にキャップ状の電極膜からなる第1の外部電極41を形成する。このようにして、図5及び図6に表したような半導体装置が完成する。
ここで、図5及び図6に表したような半導体装置は、外部電極41、42がキャップ状の電極膜からなることにより、電極板及び電極ブロックを使用することがないため、半導体装置が小型化できるとともに、材料コスト及び製造コストを安くすることができる。
図9及び図10は、本実施形態の半導体装置10の他の製造工程を表す工程断面図である。
図9(a)〜図9(c)の製造工程は、図7(a)〜図(c)の製造工程と同等であるため、この部分の製造工程の説明は省略する。
図9(a)〜図9(c)の製造工程は、図7(a)〜図(c)の製造工程と同等であるため、この部分の製造工程の説明は省略する。
図7(d)の製造工程においては、孔53に導電性ペーストなどの導電性材料を注入して導電部54を形成していたが、これに対して図10(a)の製造工程においては、孔53には何も注入せずに、ダイシング・ブレード55等により封止部40を切断し、個々の半導体素子11ごとに分割する。
次に、図10(b)に表したように、金属メッキにより、封止部40の端部にキャップ状の電極膜からなる第2の外部電極42を形成すると同時に、孔53に導電性をもった導電部54を形成する。
次に、図10(c)に表したように、固定シート51が上になるように反転させることにより、半導体素子11を上側に位置させ、別の固定シート52上に第2の外部電極42を介して貼り付けた後、上側の固定シート51を離脱させ、金属メッキにより、半導体素子11上にキャップ状の電極膜からなる第1の外部電極41を形成する。このようにしても、図5及び図6に表したような半導体装置が完成する。
図9、図10に表した製造工程において製造された半導体素子11は、第2の外部電極42と導電部54とを金属メッキにより同じ製造工程において形成することができるため、製造コストを安くすることができる。
図11は、第4実施形態における半導体装置の斜視図である。
また、図12は、本実施形態の半導体装置の縦断側面図である。
第4実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の一方の面側(便宜上「裏面側」と称す)に設けられたキャップ状電極膜からなる第2の外部電極42と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、半導体素子11の表面側と裏面側との両面側に設けられた封止部40と、を備えている。
また、図12は、本実施形態の半導体装置の縦断側面図である。
第4実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の一方の面側(便宜上「裏面側」と称す)に設けられたキャップ状電極膜からなる第2の外部電極42と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、半導体素子11の表面側と裏面側との両面側に設けられた封止部40と、を備えている。
封止部40の中央部には、半導体素子11の裏面側の第2の電極44に接続された導電部(凸部)54と、半導体素子11の表面側の第1の電極43に接続された導電部(凸部)58と、が設けられている。第2の外部電極42は、その主面が導電部54の先端面に接続されるとともに、折曲された側面42aは封止部40の外周に延在している。第1の外部電極41は、その主面が導電部58の先端面に接続されるとともに、折曲された側面41aは封止部40の外周に延在している。本実施形態の半導体装置は、外部電極41、42の側面41a、42a、すなわち、封止部40の外周に延在した部分が基板18に実装されるようになっている。
図13及び図14は、第4実施形態の半導体装置10の製造工程を表す工程断面図である。
図13(a)に表したように、ウェーハ50をダイシング・ブレード(図示せず)等により切断して個々の半導体素子11を形成した後、各半導体素子11を封止部40の上に載置する。この封止部40は、モールド樹脂成型などで形成された樹脂板等である。
電極43、44の材料としては、例えば、金、銀、ニッケル等が用いられる。
図13(a)に表したように、ウェーハ50をダイシング・ブレード(図示せず)等により切断して個々の半導体素子11を形成した後、各半導体素子11を封止部40の上に載置する。この封止部40は、モールド樹脂成型などで形成された樹脂板等である。
電極43、44の材料としては、例えば、金、銀、ニッケル等が用いられる。
次に、図13(b)に表したように、各半導体素子11の全体を樹脂等の封止材料で封止し、封止部40を形成する。
次に、図13(c)に表したように、封止部40の第1の電極43に対応する箇所に、レーザ等による孔開け加工を施すことにより、孔57を形成する。これと同様にして、封止部40の第2の電極44に対応する箇所に、レーザ等による孔開け加工を施すことにより、孔53を形成する。
次に、図13(c)に表したように、封止部40の第1の電極43に対応する箇所に、レーザ等による孔開け加工を施すことにより、孔57を形成する。これと同様にして、封止部40の第2の電極44に対応する箇所に、レーザ等による孔開け加工を施すことにより、孔53を形成する。
次に、図13(d)に表したように、ダイシング・ブレード55等により封止部40を途中まで切断する。次に、図14(a)に表したように、金属メッキにより、孔53に導電性をもった導電部54を形成し、さらに封止部40の端部及び途中まで切断した溝の内壁にキャップ状の電極膜からなる第1の外部電極41を形成する。また、金属メッキにより、孔57に導電性をもった導電部58を形成し、さらに封止部40の端部及び途中まで切断した溝の内壁にキャップ状の電極膜からなる第2の外部電極42を形成する。
次に、図14(b)に表したように、ダイシング・ブレード55よりも幅の狭い図示していないダイシング・ブレードにより途中まで切断した溝の底部に形成された金属メッキと共に封止部40を切断し、個々の半導体素子11ごとに分割する。なお、封止部40の切断は、ダイシング・ブレードに限らず、レーザ等によって行ってもよい。ここで、分割後の半導体素子11は、封止部40の中央部(ダイシング部)の幅が、外部電極41、42の幅よりも大きくなっている。従って、このままの状態では、外部電極41、42の側面41a、42aをマウント面とすることは困難である。
次に、図14(c)に表したように、外部電極41、42の上にさらにバレルメッキ45、46を施す。このバレルメッキ45、46は、例えばニッケル(Ni)+スズ(Sn)からなるメッキである。こうすることで、バレルメッキ45、46を含めた外部電極41、42の幅が封止部40の中央部の幅よりも大きくなるため、外部電極41、42の側面41a、42aをマウント面として利用することが可能となる。
また、本実施形態の他の製造工程として、図13(d)においてフルダイシングを行い、個々の半導体素子11に分割した後、金属メッキにより封止部40の端部にキャップ状の電極膜からなる外部電極41、42を形成すると同時に、孔53、57に導電性をもった導電部54、58を形成してもよい。
本実施形態の半導体装置10は、第1の外部電極41と、第2の外部電極42と、導電部54、58と、を金属メッキにより同じ製造工程において形成することができるため、製造コストを安くすることができる。
図15及び図16は、第5実施形態の半導体装置10の製造工程を表す工程断面図である。
第5実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の一方の面側(便宜上「裏面側」と称す)に突出して設けられた封止部40と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、封止部40の、半導体素子11とは反対側の先端面に設けられたキャップ状電極膜からなる第2の外部電極42と、を備えている。
第5実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の一方の面側(便宜上「裏面側」と称す)に突出して設けられた封止部40と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、封止部40の、半導体素子11とは反対側の先端面に設けられたキャップ状電極膜からなる第2の外部電極42と、を備えている。
封止部40の中央部には、半導体素子11の裏面側の第2の電極44に導電性ペーストなどの導電性材料60を介して接続された導電部(凸部)54が設けられている。第2の外部電極42は、その主面が導電部54の先端面に接続されるとともに、折曲された側面42aには封止部40の外周に延在している。第1の外部電極41は、その主面が第1の電極43に接続されるとともに、折曲された側面41aは封止部40の外周に延在している。外部電極41、42の材料としては、例えば銅箔が用いられ、基板18に実装するため、例えば金メッキが施されている。本実施形態の半導体装置は、外部電極41、42の側面41a、42a、すなわち、封止部40の外周に延在した部分が基板18に実装されるようになっている。
図15(a)に表したように、長尺板状のウェーハ50の下面に全長にわたって第1の電極43が設けられ、ウェーハ50の上面には第2の電極44が個々の半導体素子に対応した位置に設けられる。これら電極43、44の材料としては、例えば、金、銀、ニッケル等が用いられる。ウェーハ50を、固定シート51上に第1の電極43を介して貼り付ける。固定シート51としては、ウェーハ50を吸着するとともに、紫外線または加熱等により吸着を解除する、例えばダイシングシートが用いられる。
次に、図15(b)に表したように、導電性材料60を介して第2の電極44に導電部54を接合する。
次に、図15(c)に表したように、ウェーハ50をダイシング・ブレード(図示せず)等により切断して、導電性材料60を介して導電部54が接続された個々の半導体素子11を形成する。
ここで、図15(a)〜図15(c)に至る製造工程は、前記特許文献2に開示されるような、ウェーハ50をダイシング・ブレード(図示せず)等により切断した後、第2の電極44に導電部54(例えば、電極にバンプを介してボンディングされたワイヤ)を形成する製造工程とは異なっている。
次に、図15(d)に表したように、各半導体素子11の全体を樹脂等の封止材料で封止し、封止部40を形成する。導電部54の下端面は導電性材料60を介して第2の電極44に接続され、上端面は封止部40の端面と略同一面となっている。
次に、図16(a)に表したように、ダイシング・ブレード(図示せず)等により封止部40を切断し、個々の半導体素子11ごとに分割する。
次に、図16(b)に表したように、銅箔等により封止部40の端部に、キャップ状の電極膜からなる第2の外部電極42を形成する。外部電極42の表面には、例えば金メッキなどを施してもよい。
次に、図16(c)に表したように、固定シート51が上になるように反転させることにより、半導体素子11を上側に位置させ、別の固定シート52上に第2の外部電極42を介して貼り付けた後、上側の固定シート51を離脱させ、半導体素子11上にキャップ状の電極膜からなる第1の外部電極41を形成する。このようにして、図15及び図16に表したような半導体装置が完成する。
ここで、図15及び図16に表したような半導体装置は、外部電極41、42がキャップ状の電極膜からなることにより、電極板及び電極ブロックを使用することがないため半導体装置が小型化できるとともに、材料コスト及び製造コストを安くすることができる。
図17〜図18は、第6実施形態の半導体装置10の製造工程を表す工程断面図である。
図18(d)に表したように、第6実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の両面側に突出して設けられた封止部40と、半導体素子11の一方の面側(便宜上「裏面側」と称す)に設けられたキャップ状電極膜からなる第2の外部電極42と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、を備えている。
図18(d)に表したように、第6実施形態の半導体装置は、両面に電極43、44を有する半導体素子11と、この半導体素子11の両面側に突出して設けられた封止部40と、半導体素子11の一方の面側(便宜上「裏面側」と称す)に設けられたキャップ状電極膜からなる第2の外部電極42と、半導体素子11の他方の面側(便宜上「表面側」と称す)に設けられたキャップ状電極膜からなる第1の外部電極41と、を備えている。
図18(d)に表したように、半導体素子11は封止部40の中央部に配置されている。この半導体素子11の裏面側には第2の電極44に導電性ペーストなどの導電性材料60を介して接続された導電部(凸部)54が設けられ、半導体素子11の表面側には第1の電極43に導電性ペーストなどの導電性材料61を介して接続された導電部(凸部)58が設けられている。第2の外部電極42は、その主面が導電部54の先端面に接続されるとともに、折曲された側面42aは封止部40の外周に延在している。第1の外部電極41は、その主面が導電部58の先端面に接続されるとともに、折曲された側面41aは封止部40の外周に延在している。外部電極41、42の材料としては、例えば銅箔が用いられ、基板18に実装するため、例えば金メッキが施されている。本実施形態の半導体装置は、外部電極41、42の側面41a、42a、すなわち、封止部40の外周に延在した部分が基板18に実装されるようになっている。
本実施形態における図17(a)〜図18(b)に示される製造工程と、本発明の第5実施形態における図15(a)〜図16(c)に示される製造工程と、は、ほぼ同様であるため詳細な説明は省略する。
次に、図18(c)に表したように、固定シート51が上になるように反転させることにより、半導体素子11を上側に位置させ、別の固定シート52上に第2の外部電極42を介して貼り付けた後、上側の固定シート51を離脱させ、導電性材料61を介して第1の電極43上に導電部58を接合する。
次に図18(d)に表したように、各半導体素子11の表面側に突出するように、樹脂等の封止材料で封止部40を形成する。導電部58の下端面は導電性材料61を介して第1の電極43に接続され、上端面は封止部40の端面と略同一面となっている。次に、各半導体素子11の表面側の封止部40の端部に、キャップ状の電極膜からなる第1の外部電極41を銅箔等により形成する。このようにして、図17及び図18に表したような半導体装置が完成する。
ここで、図17及び図18に表したような半導体装置は、外部電極41、42がキャップ状の電極膜からなることにより、電極板及び電極ブロックを使用することがないため、半導体装置が小型化できるとともに、材料コスト及び製造コストを安くすることができる。
以上説明したように、第1、第2実施形態の半導体装置の製造方法では、半導体素子11の両側面の外部電極12、13を接合剤14を介して接合するだけで半導体装置10を形成することができるので、製造コストも安くすることができる。また、粘性のある封止材料料を半導体素子の周囲に供給することにより、表面張力で封止がなされ、型を使用することなく低コストで封止作業を行うことができる。
一方、第3、第5実施形態の半導体装置では、外部電極42との接続を、封止部40内に設けられた導電部54により行う構造であるので、ボンディングワイヤが不要となるとともに、外部電極41、42も薄い膜状で構成することができるので、より小型化することができ、材料コスト及び製造コストが安くすることができる。
また、第3実施形態の半導体装置の製造方法では、複数に分割された半導体素子11の上に封止部40を一括形成し、この封止部40に導電性ペーストを注入して半導体素子11の電極44と接続される導電部54を形成し、封止部40の先端に外部電極42を形成して導電部54と接続するので、封止部40、導電部54、外部電極41、42等の形成処理が一括処理で可能となり、製造工程を簡略化してコスト低減を図ることができる。
第3実施形態の半導体装置の他の製造方法は、金属メッキにより、封止部40の端部にキャップ状の電極膜からなる第2の外部電極42を形成すると同時に、孔53に導電性をもった導電部54を形成する。これにより、外部電極42が薄い膜状で構成できるので、より小型化することができ、材料コスト及び製造コストを安くすることができる。
また、第5実施形態の半導体装置の製造方法では、導電性材料60を介して導電部54を電極44に接続し、複数に分割された半導体素子11の上に封止部40を一括形成し、封止部40の先端に外部電極42を形成して導電部54と接続するので、封止部40、導電部54、外部電極41、42等の形成処理が一括処理で可能となり、製造工程を簡略化してコスト低減を図ることができる。
さらに、第4、第6実施形態の半導体装置では、外部電極42との接続を封止部40内に設けられた導電部54により行い、外部電極41との接続を封止部40に設けられた導電部58により行う構造であるので、ボンディングワイヤが不要となるとともに、外部電極41、42も薄い膜状で構成することができるので、より小型化することができ、材料コスト及び製造コストを安くすることができる。
第4実施形態の半導体装置の製造方法は、金属メッキにより、封止部40の端部にキャップ状の電極膜からなる第1の外部電極41を形成すると同時に、孔57に導電性をもった導電部58を形成する。また、金属メッキにより、封止部40の端部にキャップ状の電極膜からなる第2の外部電極42を形成すると同時に、孔53に導電性をもった導電部54を形成する。これにより、外部電極41、42が薄い膜状で構成できるので、より小型化することができ、材料コスト及び製造コストを安くすることができる。
また、第6実施形態の半導体装置の製造方法では、導電性材料60を介して導電部54を電極44に接続し、導電性材料61を介して導電部58を電極43に接続して、複数に分割された半導体素子11の上に封止部40を一括形成し、封止部40の先端に外部電極41、42を形成して導電部54、58と接続するので、封止部40、導電部54、58、外部電極41、42等の形成処理が一括処理で可能となり、製造工程を簡略化してコスト低減を図ることができる。
図19は、第7実施形態の半導体装置の模式図である。
同図(a)は、平面図であり、同図(b)は、同図(a)のA−A線断面図である。
第7実施形態の半導体装置は、半導体素子11と、その両側に設けられた第1の外部電極82、第2の外部電極83と、半導体素子11を封止する封止部70と、を有する。半導体素子11は、例えば、ダイオードであり、その厚みTが例えば100〜200マイクロメートルで一辺が200マイクロメートル程度の直方体である。第1の外部電極82は、半導体素子11に接続された小さい凸部82Aと、外側に延出した大きなリード82Bと、を有する。同様に、第2の外部電極83も、半導体素子11に接続された小さい凸部83Aと、外側に延出したリード83Bと、を有する。半導体素子11と、凸部82A、83Aは、封止部70に埋め込まれている。これら外部電極82、83は、例えば、銅により形成される。リード82B、83Bの表面には、例えばニッケルや錫などのメッキ層82C、83Cがそれぞれ形成されている。
同図(a)は、平面図であり、同図(b)は、同図(a)のA−A線断面図である。
第7実施形態の半導体装置は、半導体素子11と、その両側に設けられた第1の外部電極82、第2の外部電極83と、半導体素子11を封止する封止部70と、を有する。半導体素子11は、例えば、ダイオードであり、その厚みTが例えば100〜200マイクロメートルで一辺が200マイクロメートル程度の直方体である。第1の外部電極82は、半導体素子11に接続された小さい凸部82Aと、外側に延出した大きなリード82Bと、を有する。同様に、第2の外部電極83も、半導体素子11に接続された小さい凸部83Aと、外側に延出したリード83Bと、を有する。半導体素子11と、凸部82A、83Aは、封止部70に埋め込まれている。これら外部電極82、83は、例えば、銅により形成される。リード82B、83Bの表面には、例えばニッケルや錫などのメッキ層82C、83Cがそれぞれ形成されている。
封止部70は、例えば樹脂などからなり、第1の封止部70Aと第2の封止部70Bとを有する。第1及び第2の封止部70A、70Bは、同一の材料からなるものでもよく、異なる材料からなるものでもよいが、隙間無く接合されている。
この半導体装置は、図5や図11に表したように、基板18などに実装することができる。
半導体装置の全長Lは、例えば600マイクロメートル程度とすることができる。また、封止部70の外径D1は、例えば300マイクロメートル弱とし、外部電極82、83(メッキ層82C、83C)の外径D2は、例えば300マイクロメートル強とすることができる。外径D1よりも外径D2を大きくすることにより、図5や図11に表したように基板18の上に実装する際に、基板18の外部電極との接触を簡単に得ることができる。
図20は、第7実施形態の別の半導体装置の平面図である。
図21は、第7実施形態の別の半導体装置の側面図である。
また、図20に表したように、封止部70の外径D1を、外部電極82、83(メッキ層82C、83C)の外径D2よりも大きくすることもできる。このようにすると、実装基板に実装する際に、半導体装置をバキュームコレットでピックアップすることが容易となる。
図21は、第7実施形態の別の半導体装置の側面図である。
また、図20に表したように、封止部70の外径D1を、外部電極82、83(メッキ層82C、83C)の外径D2よりも大きくすることもできる。このようにすると、実装基板に実装する際に、半導体装置をバキュームコレットでピックアップすることが容易となる。
また、メッキ層82C、83Cが後退していても、図21に表したように、基板18の電極パッド102にマウントできる。すなわち、メッキ層82C、83Cと電極パッド102との間にハンダ104が介在することにより、半導体装置を確実にマウントできる。メッキ層82C、83Cと電極パッド102の間に介在するハンダ104の厚みは、例えば120マイクロメートル程度である。
このように、本実施形態に係わる半導体装置は、対向する表面及び裏面にそれぞれ電極を有する半導体素子と、前記半導体素子の前記表面に対して略平行な第1の主面と、前記第1の主面に対して略垂直な第1の側面と、を有し、前記半導体素子の前記表面の前記電極と接続された第1の外部電極と、前記半導体素子の前記裏面に対して略平行な第2の主面と、前記第2の主面に対して略垂直な第2の側面と、前記第2の主面に対して垂直な方向に突出し前記裏面の電極と接続された凸部と、を有する第2の外部電極と、前記半導体素子と、前記第2の外部電極の凸部と、を覆う絶縁体と、を備え、前記第1の外部電極の前記第1の側面と、前記第2の外部電極の前記第2の側面と、がマウント面とされ、前記半導体素子が、前記第1の外部電極と、前記第2の外部電極と、の間に配置されている。
そして、本実施形態に係わる半導体装置においては、前記第1の外部電極は、前記第1の主面に対して垂直な方向に突出し前記半導体素子の前記表面の電極と接続された凸部を有し、前記第1の外部電極の前記凸部は、前記絶縁体に覆われることができる。
また、前記絶縁体の側面は、前記第1の側面と前記第2の側面よりも後退していることができる。
さらに、前記第1の外部電極の前記第1の主面と前記第1の側面の部分は、金属メッキ膜とし、前記第2の外部電極の前記第2の主面と前記第2の側面の部分は、金属メッキ膜とすることができる。
また、前記絶縁体は、前記第1及び第2の外部電極の凸部のいずれか一方と前記半導体素子とを覆う第1の絶縁部と、前記第1及び第2の外部電極の凸部のいずれか他方を覆う第2の絶縁部と、を有することができる。
そして、前記第1の外部電極は、少なくとも前記第1の側面に形成されたメッキ層を有し、前記第2の外部電極は、少なくとも前記第2の側面に形成されたメッキ層を有することができる。
そして、前記第1の外部電極と前記第2の外部電極は、メッキ金属とすることができる。
本実施形態の半導体装置は、非常にコンパクトであり、高密度の実装が可能である。また、後に詳述するように、1枚の半導体ウェーハから多数の半導体装置を形成することができるので、コストを下げることができる。
図22は、本発明の第7の実施形態の半導体装置の製造方法を例示するフローチャート図である。
図23〜図25は、第7実施形態の半導体装置の製造方法を表す工程図である。
以下、図22及び図23〜図25を参照しながら、第7実施形態の半導体装置の製造方法について説明する。
図23〜図25は、第7実施形態の半導体装置の製造方法を表す工程図である。
以下、図22及び図23〜図25を参照しながら、第7実施形態の半導体装置の製造方法について説明する。
まず、図23(a)に表したように、電極44が形成された半導体ウェーハ50を準備する。半導体ウェーハ50の厚みは、例えば、600マイクロメートルである。
次に、図23(b)に表したように、電極44の上に凸部82Aを形成する。具体的には、電極44の上にメッキのシード層として、例えばチタン層と銅層とをスパッタリングにより形成する。そして、半導体ウェーハ50の上にドライレジストを貼り付け、マスクを介して露光・現像して電極44の上のドライレジスト層に開口を形成する。そして、銅などをメッキして凸部82Aを形成する。その後、ドライレジストを剥離する。凸部82Aの厚みは、例えば100マイクロメートル程度とすることができる。
次に、図23(c)に表したように、半導体ウェーハ50の表面側に溝85を形成する。例えば、ダイシング・ブレードにより幅150マイクロメートル程度の溝を半導体ウェーハ50の表面に縦横に形成することができる。
次に、図24(a)に表したように、溝85と凸部82Aの間隙を樹脂により埋め込んで第1の封止部70Aを形成する。この際には、半導体ウェーハ50の表面に樹脂を塗布し、表面を研磨して凸部82Aを露出させてもよい。
次に、図24(b)に表したように、半導体ウェーハ50の裏面側を研磨し、薄くする。これにより、半導体ウェーハ50に形成された半導体素子11は分離される。
次に、図24(c)に表したように、半導体素子11の裏面側に凸部83Aを形成する。そのプロセスは、図23(b)に関して前述した凸部82Aを形成する工程と同様とすることができる。
次に、図24(d)に表したように、凸部83Aの間隙に樹脂を埋め込んで第2の封止部70Bを形成する。このプロセスも、図24(a)に関して前述した第1の封止部70Aを形成する工程と同様とすることができる。
次に、図25(a)に表したように、リード83Bを形成する。リード83Bは、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82A、83Aを形成するプロセスと同様とすることができる。リード83Bの厚みは、例えば100マイクロメートル程度とすることができる。
次に、図25(b)に表したように、リード82Bを形成する。リード82Bも、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82A、83Aを形成するプロセスと同様とすることができる。リード82Bの厚みは、例えば100マイクロメートル程度とすることができる。
次に、図25(c)に表したように、ワークをダイシングシート87に貼り付けて、ブレード・ダイサより分離する。ダイシング溝の幅は、例えば、50マイクロメートル程度とすることができる。
次に、図25(d)に表したように、ダイシングシート87から剥離してリード82B、83Bの表面に、例えば、ニッケル層とスズ層をこの順にメッキしてメッキ層82C、83Cを形成する。メッキ層82C、83Cの厚みは、例えば、5〜10マイクロメートル程度とすることができる。
図20に関して前述したように、封止部70の外径をメッキ層82C、83Cの外径より小さくしてもよく、大きくしてもよい。
このように、本実施形態に係わる半導体装置の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる第1の凸部を形成する工程(ステップS110)と、前記半導体素子の間に設けられた第1の溝を前記半導体ウェーハの表面に形成する工程(ステップS120)と、前記第1の凸部の間隙と前記第1の溝とを絶縁体で充填して第1の封止部を形成する工程(ステップS130)と、前記半導体ウェーハの裏面側を研磨する工程(ステップS140)と、前記半導体ウェーハの裏面に、前記半導体素子に接続された導電体からなる第2の凸部を形成する工程(ステップS150)と、前記第2の凸部の間隙を絶縁体で充填して第2の封止部を形成する工程(ステップS160)と、前記第1の凸部の上に導電体からなる第1のリードを形成する工程(ステップS170)と、前記第2の凸部の上に導電体からなる第2のリードを形成する工程(ステップS180)と、前記半導体素子の間において前記第1の封止部と前記第2の封止部とを切断して、前記半導体素子を分離する工程(ステップS190)と、を備える。
なお、上記のステップS110〜ステップS190は、技術的に可能な限り、入れ替えが可能であり、また、同時に実施することができる。
そして、本実施形態に係わる半導体装置の製造方法において、前記半導体ウェーハの裏面側を研磨する工程は、前記第1の封止部を前記半導体ウェーハの裏面側に露出させる工程を含むことができる。
そして、前記第1の凸部と前記第2の凸部の少なくともいずれかをメッキにより形成することができる。
また、前記第1のリードと前記第2のリードの少なくともいずれかをメッキにより形成することができる。
そして、前記第1の凸部と前記第2の凸部の少なくともいずれかをメッキにより形成することができる。
また、前記第1のリードと前記第2のリードの少なくともいずれかをメッキにより形成することができる。
さらに、本実施形態に係わる半導体装置の製造方法は、前記第1のリードと前記第2のリードの表面に金属をメッキする工程をさらに備えることができる。
以上説明したように、本実施形態によれば、半導体ウェーハ50に対して一連のプロセスを実施することにより、コンパクトな半導体装置を大量に製造することができる。
図26は、本発明の第7の実施形態の半導体装置の製造方法の変形例を表すフローチャート図である。
図27〜図29は、第7実施形態の半導体装置の製造方法の変形例を表す工程図である。
以下、図26及び図27〜図29を参照しながら、第7実施形態の半導体装置の製造方法の変形例について説明する。
図27〜図29は、第7実施形態の半導体装置の製造方法の変形例を表す工程図である。
以下、図26及び図27〜図29を参照しながら、第7実施形態の半導体装置の製造方法の変形例について説明する。
まず、図27(a)に表したように、電極44が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、200マイクロメートル程度に薄くする。
次に、図27(b)に表したように、電極44の上に凸部82Aを形成する。その方法は、図23(b)に関して前述したものと同様にすることができる。
次に、図27(c)に表したように凸部82Aを樹脂により埋め込んで第1の封止部70Aを形成する。この際には、凸部82Aが埋没するように、樹脂を厚く形成する。
次に、図27(d)に表したように、半導体ウェーハ50の裏面側に凸部83Aを形成する。そのプロセスも、図23(b)に関して前述した凸部82Aを形成する工程と同様とすることができる。
次に、図28(a)に表したように、半導体ウェーハ50の裏面側からブレード・ダイサにより切断して、半導体素子11を分離する。分離溝は、半導体ウェーハ50の裏面に縦横に設けることができる。
次に、図28(b)に表したように、半導体素子11と凸部83Aを樹脂により埋め込んで第2の封止部70Bを形成する。この際にも、凸部83Aが埋没するように樹脂を厚く形成する。
次に、図28(c)に表したように、第1の封止部70Aと、第2の封止部70Bの表面をそれぞれ研磨して、凸部82A、83Aを露出させる。
次に、図28(d)に表したように、凸部82Aの上にリード82Bを形成する。リード82Bも、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82A、83Aを形成するプロセスと同様とすることができる。
次に、図29(a)に表したように、リード83Bを形成する。リード83Bも、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82A、83Aを形成するプロセスと同様とすることができる。
次に、図29(b)に表したように、リード82B、83Bの表面に、例えば、ニッケル層とスズ層をこの順にメッキしてメッキ層82C、83Cを形成する。メッキ層82C、83Cの厚みは、例えば、5〜10マイクロメートル程度とすることができる。
次に、図29(c)に表したように、ブレード・ダイサより分離する。
図20に関して前述したように、封止部70の外径は、メッキ層82C、83Cの外径より大きくしてもよく、小さくしてもよい。
このように、本実施形態に係わる別の半導体装置の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる第1の凸部を形成する工程(ステップS210)と、前記半導体ウェーハの表面側において前記第1の凸部を絶縁体で覆って第1の封止部を形成する工程(ステップS220)と、前記半導体ウェーハの裏面に、前記半導体素子に接続された導電体からなる第2の凸部を形成する工程(ステップS230)と、前記半導体ウェーハの裏面側から前記半導体素子の間に前記第1の封止部に至る第1の溝を形成して前記半導体素子を分離する工程(ステップS240)と、前記第1の溝を絶縁体で埋め込み前記2の凸部を絶縁体で覆って第2の封止部を形成する工程(ステップS250)と、前記第1の封止部を研磨して前記第1の凸部を露出させる工程(ステップS260)と、前記第2の封止部を研磨して前記第2の凸部を露出させる工程(ステップS270)と、前記第1の凸部の上に導電体からなる第1のリードを形成する工程(ステップS280)と、前記第2の凸部の上に導電体からなる第2のリードを形成する工程(ステップS290)と、前記半導体素子の間において前記第1の封止部と前記第2の封止部とを切断して、半導体装置を分離する工程(ステップS295)と、を備える。
なお、上記のステップS210〜ステップS295は、技術的に可能な限り、入れ替えが可能であり、また、同時に実施することができる。
そして、本実施形態に係わる別の半導体装置の製造方法において、前記第2の凸部を形成する工程の前に、前記半導体ウェーハの裏面側を研磨する工程をさらに備えることができる。
また、前記第1の凸部と前記第2の凸部の少なくともいずれかをメッキにより形成することができる。
さらに、前記第1のリードと前記第2のリードの少なくともいずれかをメッキにより形成することができる。
また、前記第1の凸部と前記第2の凸部の少なくともいずれかをメッキにより形成することができる。
さらに、前記第1のリードと前記第2のリードの少なくともいずれかをメッキにより形成することができる。
以上説明したように、本変型例においても、半導体ウェーハ50に対して一連のプロセスを実施することにより、コンパクトな半導体装置を大量に製造することができる。
図30〜図32は、第8実施形態の半導体装置の製造方法を表す工程図である。
まず、図30(a)に表したように、電極44が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、200マイクロメートル程度に薄くする。
まず、図30(a)に表したように、電極44が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、200マイクロメートル程度に薄くする。
次に、図30(b)に表したように、半導体ウェーハ50の裏面側に樹脂層からなる第2の封止部70Bを形成する。この形成には、液状樹脂を用いた成型や、トランスファー成型、圧縮成型などの成型を用いることができる。
次に、図30(c)に表したように、半導体ウェーハ50を切断して、半導体素子11を分離する。この際に、ブレード・ダイサによる分離溝85は、半導体ウェーハ50の表面側から縦横に形成することができる。
次に、図30(d)に表したように、半導体素子11を樹脂により埋め込んで封止部70Aを形成する。この際にも、液状樹脂を用いた成型や、トランスファー成型、圧縮形成などの成型を用いることができる。
次に、図31(a)に表したように、封止部70A、70Bの表面をそれぞれ研磨して薄くする。
次に、図31(b)に表したように、封止部70A、70Bのそれぞれの表面からレーザなどによる孔開け加工を施すことにより、電極43、44に至る孔90を形成する。
次に、図31(c)に表したように、電極43、44の表面をクリーニングし、銅などのシード層91を無電解メッキにより形成する。
次に、図31(d)に表したように、孔90の周囲の封止部70A、70Bの表面にレジスト92を形成する。
次に、図32(a)に表したように、銅などを電解メッキして、外部電極82、83を形成する。
次に、図32(b)に表したように、レジスト92を剥離し、ダイシングシート94にワークを貼り付けてブレード・ダイサにより切断して、半導体装置に分離する。
その後、図32(c)に表したように、半導体装置をダイシングシート94から剥がして、外部電極82、83の表面にメッキ層82C、83Cを形成する。
図20に関して前述したように、封止部70の外径は、メッキ層82C、83Cの外径より大きくしてもよく、小さくしてもよい。
以上説明したように、本実施形態においても、半導体ウェーハ50に対して一連のプロセスを実施することにより、コンパクトな半導体装置を大量に製造することができる。
図33は、本発明の第8実施形態の半導体装置の製造方法の変形例を表すフローチャート図である。
すなわち、同図は、図30〜図32に関して説明した半導体装置の製造方法のフローチャート図である。
図33に表したように、本実施形態に係わる変形例の半導体装置の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの裏面側に第2の封止部を形成する工程(ステップS310)と、前記半導体素子の間において前記半導体ウェーハを切断し、前記第2の封止部の途中に到る溝を形成する工程(ステップS320)と、前記半導体ウェーハの表面側に第1の封止部を形成する工程(ステップS330)と、前記第2の封止部に前記半導体素子の前記裏面側の電極に達する開口を形成する工程(ステップS340)と、前記第1の封止部に前記半導体素子の前記表面側の電極に達する開口を形成する工程(ステップS350)と、前記第2の封止部の前記開口に導電性材料を埋め込んで第2の凸部を形成する工程と(ステップS361)と、前記裏面側の前記電極と電気的に接続される第2のリードを形成する工程(ステップS362)と、前記第1の封止部の前記開口に導電性材料を埋め込んで第1の凸部を形成する工程と(ステップS371)と、前記表面側の前記電極と電気的に接続される第1のリードを形成する工程(ステップS372)と、前記第1の封止部と前記第2の封止部の少なくともいずれかを切断して、前記半導体素子を分断する工程(ステップS380)と、を備える。
すなわち、同図は、図30〜図32に関して説明した半導体装置の製造方法のフローチャート図である。
図33に表したように、本実施形態に係わる変形例の半導体装置の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの裏面側に第2の封止部を形成する工程(ステップS310)と、前記半導体素子の間において前記半導体ウェーハを切断し、前記第2の封止部の途中に到る溝を形成する工程(ステップS320)と、前記半導体ウェーハの表面側に第1の封止部を形成する工程(ステップS330)と、前記第2の封止部に前記半導体素子の前記裏面側の電極に達する開口を形成する工程(ステップS340)と、前記第1の封止部に前記半導体素子の前記表面側の電極に達する開口を形成する工程(ステップS350)と、前記第2の封止部の前記開口に導電性材料を埋め込んで第2の凸部を形成する工程と(ステップS361)と、前記裏面側の前記電極と電気的に接続される第2のリードを形成する工程(ステップS362)と、前記第1の封止部の前記開口に導電性材料を埋め込んで第1の凸部を形成する工程と(ステップS371)と、前記表面側の前記電極と電気的に接続される第1のリードを形成する工程(ステップS372)と、前記第1の封止部と前記第2の封止部の少なくともいずれかを切断して、前記半導体素子を分断する工程(ステップS380)と、を備える。
上記のステップS310、ステップS320及びステップS330においては、例えば、図30(b)、(c)及び(d)に関して説明した処理をそれぞれ実施する。そして、ステップS340及びステップS350においては、図31(a)及び(b)に関して説明した処理を実施する。ステップS361、ステップS362、ステップS371及びステップ372においては、例えば図31(c)、図31(d)及び図32(a)に関して説明した処理を行う。ステップS380においては、例えば、図32(b)に関して説明した処理を行う。
このような本実施形態に係わる変形例の製造方法においても、コンパクトな半導体装置を大量に製造することができる。
図19〜図33に関して説明した半導体装置においては、第1の外部電極82及び第2の外部電極83の両方が凸部を有していたが、第1の外部電極82及び第2の外部電極83のいずれか一方が凸部を有していても良い。
なお、本実施形態に係わる半導体装置において、半導体素子の表面と裏面とは相対的なものであり互いに入れ替えても良く、従って第1の外部電極及び第2の外部電極も互いに入れ替えることができる。以下では、第1の外部電極82が凸部を有し、第2の外部電極83が凸部を有さない場合として説明する。
図34は、第9実施形態に係わる別の半導体装置の模式図である。
同図(a)は、平面図であり、同図(b)は、同図(a)のA−A線断面図である。 図34(a)及び(b)に表したように、第9実施形態に係わる半導体装置においては、第1の外部電極82は、半導体素子11に接続された小さい凸部82Aと、外側に延出した大きなリード82Bと、を有する。一方、第2の外部電極83には、図19(b)に例示した凸部が設けられていない。
同図(a)は、平面図であり、同図(b)は、同図(a)のA−A線断面図である。 図34(a)及び(b)に表したように、第9実施形態に係わる半導体装置においては、第1の外部電極82は、半導体素子11に接続された小さい凸部82Aと、外側に延出した大きなリード82Bと、を有する。一方、第2の外部電極83には、図19(b)に例示した凸部が設けられていない。
すなわち、本具体例の半導体装置は、対向する表面及び裏面にそれぞれ電極(図示しない)を有する半導体素子11と、第1の外部電極82と、第2の外部電極83と、絶縁体(封止部70)と、を備えている。第1の外部電極82は、半導体素子11の前記表面に対して略平行な第1の主面と、前記第1の主面に対して略垂直な第1の側面と、前記第1の主面に対して垂直な方向に突出し前記表面の電極と接続された凸部82Aと、を有する。本具体例では、第1の外部電極82は、凸部82A及びリード82Bを含む。
第2の外部電極83は、半導体素子11の前記裏面に対して略平行な第2の主面と、前記第2の主面に対して略垂直な第2の側面と、を有し、半導体素子11の前記裏面の前記電極と接続されている。第2の外部電極83は、リード83Bを含む。
絶縁体(封止部70、本具体例では第1の封止部70A)は、半導体素子11と、第1の外部電極82の凸部82Aと、を覆う。
そして、第1の外部電極82の前記第1の側面と、第2の外部電極83の前記第2の側面と、がマウント面とされ、半導体素子11が、第1の外部電極82と、第2の外部電極83と、の間に配置されている。
これにより、凸部を第1の外部電極82と第2の外部電極83の両方に設ける場合に比べて、製造工程を省略でき、また、部品(凸部)を削減でき、低コスト化が可能となる。
なお、本具体例では、第1の外部電極82はメッキ層82Cを含んでも良く、第2の外部電極83はメッキ層83Cを含んでも良い。また、これらのメッキ層は、場合によっては省略してもよい。
また、凸部82A、リード82B、メッキ層82C、リード83B及びメッキ層83Cの大きさや厚さ、用いられる材料に関しては、図19〜図25に関して説明したものを適用することができる。
このような構成を有する半導体装置の製造方法の例について説明する。
図35は、第9実施形態に係わる半導体装置の製造方法を例示するフローチャート図である。
図35に例示したように、この半導体装置の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程(ステップS110)と、前記半導体素子の間に設けられた溝を前記半導体ウェーハの表面に形成する工程(ステップS120)と、前記凸部の間隙と前記溝とを絶縁体で充填して封止部を形成する工程(ステップS130)と、前記半導体ウェーハの裏面側を研磨する工程(ステップS140)と、前記凸部の上に導電体からなる第1のリードを形成する工程(ステップS170)と、前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程(ステップS180)と、前記半導体素子の間において前記封止部を切断して、前記半導体素子を分離する工程(ステップS190)と、を備える。
図35は、第9実施形態に係わる半導体装置の製造方法を例示するフローチャート図である。
図35に例示したように、この半導体装置の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程(ステップS110)と、前記半導体素子の間に設けられた溝を前記半導体ウェーハの表面に形成する工程(ステップS120)と、前記凸部の間隙と前記溝とを絶縁体で充填して封止部を形成する工程(ステップS130)と、前記半導体ウェーハの裏面側を研磨する工程(ステップS140)と、前記凸部の上に導電体からなる第1のリードを形成する工程(ステップS170)と、前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程(ステップS180)と、前記半導体素子の間において前記封止部を切断して、前記半導体素子を分離する工程(ステップS190)と、を備える。
すなわち、この製造方法では、図22に例示したフローチャート図において、第2の凸部の形成と第2の封止部の形成に関するステップS150とステップS160とが省略される。
具体的には、以下の方法を採用できる。
具体的には、以下の方法を採用できる。
図36は、第9実施形態に係わる半導体装置の製造方法を例示する工程図である。
まず、半導体ウェーハ50の電極44の上に第1の外部電極82の一部となる凸部82Aを形成する。凸部の厚みは、例えば100マイクロメートルである。これに関しては、図23(a)及び(b)に関して説明したのと同様なので図示は省略する。
まず、半導体ウェーハ50の電極44の上に第1の外部電極82の一部となる凸部82Aを形成する。凸部の厚みは、例えば100マイクロメートルである。これに関しては、図23(a)及び(b)に関して説明したのと同様なので図示は省略する。
そして、図36(a)に表したように、半導体ウェーハ50の表面側に溝85を形成する。このとき、図23(c)において形成した溝よりも深い溝を形成する。すなわち、本具体例においては、一方の外部電極のみに凸部が設けられるので、省略される一方の凸部の厚み分(例えば100マイクロメートル)だけ、溝85の深さを深くする。この場合も、例えば、ダイシング・ブレードにより溝85を半導体ウェーハ50の表面に縦横に形成することができる。
次に、図36(b)に表したように、溝85と凸部82Aの間隙を樹脂により埋め込んで、絶縁体となる封止部70A(封止部70)を形成する。この際には、半導体ウェーハ50の表面に樹脂を塗布し、表面を研磨して凸部82Aを露出させてもよい。
次に、図36(c)に表したように、半導体ウェーハ50の裏面側を研磨し、薄くする。これにより、半導体ウェーハ50に形成された半導体素子11は分離される。なお、この時の半導体素子11の厚さは、溝85の深さ分だけ、図24(b)に例示した半導体素子11の厚さよりも厚くなる。
次に、図36(d)に表したように、第1の外部電極82の一部となるリード82Bを形成する。リード82Bは、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82Aを形成するプロセスと同様とすることができる。リード82Bの厚みは、例えば100マイクロメートル程度とすることができる。
次に、図36(e)に表したように、第2の外部電極83となるリード83Bを形成する。リード83Bは、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82Aを形成するプロセスと同様とすることができる。リード83Bの厚みは、例えば100マイクロメートル程度とすることができる。
次に、図36(f)に表したように、ワークをダイシングシート87に貼り付けて、ブレード・ダイサより分離する。
次に、図36(g)に表したように、ダイシングシート87から剥離してリード82B、83Bの表面に、例えば、ニッケル層とスズ層をこの順にメッキしてメッキ層82C、83Cを形成する。
なお、この場合も、封止部70の外径をメッキ層82C、83Cの外径より小さくしてもよく、大きくしてもよい。
図37は、第9実施形態に係わる別の半導体装置の模式的模式図である。
すなわち、同図は、図34(b)に相当する模式的断面図である。
すなわち、同図は、図34(b)に相当する模式的断面図である。
図37に表したように、本具体例の半導体装置においても、凸部(凸部82A)が、一方の外部電極(第1の外部電極82)に設けられている。そして、本具体例においては、絶縁体(封止部70)の側面と、第1の外部電極82の側面と、第2の外部電極83の側面と、が実質的に同一平面上にある。
このような構成の半導体装置は、以下のような方法によって製造することができる。
このような構成の半導体装置は、以下のような方法によって製造することができる。
図38は、第9実施形態に係わる別の半導体装置の変形例の製造方法を例示する製造工程図である。
本製造方法においても、半導体ウェーハ50の電極44の上に第1の外部電極82の一部となる凸部82Aを形成し、半導体ウェーハ50の表面側に溝85を形成し、溝85と凸部82Aの間隙を樹脂により埋め込んで、封止部70Aを形成する。この工程は、図36(a)〜(c)に例示したのと同様なので図示を省略する。なお、図36(c)に例示したように、封止部70Aから凸部82Aと半導体素子11の裏面の電極(図示しない)が露出している。
本製造方法においても、半導体ウェーハ50の電極44の上に第1の外部電極82の一部となる凸部82Aを形成し、半導体ウェーハ50の表面側に溝85を形成し、溝85と凸部82Aの間隙を樹脂により埋め込んで、封止部70Aを形成する。この工程は、図36(a)〜(c)に例示したのと同様なので図示を省略する。なお、図36(c)に例示したように、封止部70Aから凸部82Aと半導体素子11の裏面の電極(図示しない)が露出している。
そして、図38(a)に表したように、凸部82Aの露出面と封止部70Aの表面とに、第1の外部電極82の一部となる導電シート86(導電性薄膜)を貼付する。そして、半導体素子11の裏面の電極(図示しない)と封止部70Aの裏面とに、第2の外部電極83となる導電シート88を貼付する。
この導電シート86及び88には、任意の材料と厚さを適用でき、例えば厚さが100マイクロメートルのCu等の薄膜を用いることができる。なお、導電シート86及び88を凸部82A、封止部70A及び半導体素子11の裏面の電極に貼り付ける際には、導電性の接着層を用いることができる。
この導電シート86及び88には、任意の材料と厚さを適用でき、例えば厚さが100マイクロメートルのCu等の薄膜を用いることができる。なお、導電シート86及び88を凸部82A、封止部70A及び半導体素子11の裏面の電極に貼り付ける際には、導電性の接着層を用いることができる。
そして、図38(b)に表したように、ワークをダイシングシート87に貼り付けて、ブレード・ダイサより分離する。この時、封止部70Aと供に、導電シート86及び導電シート88を一括して切断する。ダイシング溝の幅は、例えば、60マイクロメートル程度とすることができる。これにより、導電シート86及び導電シート88がそれぞれ分断され、それぞれ、リード82B及びリード83Bとなる。
次に、図38(c)に表したように、ダイシングシート87から剥離してリード82B、83Bの表面に、例えば、ニッケル層とスズ層をこの順にメッキしてメッキ層82C、83Cを形成する。
これにより、図37に例示した半導体装置が製造できる。この製造方法においては、リード82B及びリード83Bがメッキ法ではなく、導電シートの貼付により行われることで、工程が簡単になり、さらに低コスト化が可能になる。
この製造方法においては、図35に例示したフローチャート図において、第1のリードを形成する工程(ステップS170)は、凸部82Aに導電シート86を貼付する工程である。なお、この時、導電シート86は封止部70Aの表面にも貼付される。
そして、第2のリードを形成する工程(ステップS180)は、半導体素子11の裏面の側(例えば半導体素子11の裏面の電極と封止部70Aの裏面)に、導電シート88を貼付する工程である。
第9の実施形態に係わる半導体装置は以下に説明する別の製造方法によって製造することもできる。
図39は、第9実施形態に係わる半導体装置の別の製造方法を例示するフローチャート図である。
図39に例示したように、別の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程(ステップS210)と、前記半導体ウェーハの表面側において前記凸部を絶縁体で覆って第1の封止部を形成する工程と(ステップS220)、前記半導体ウェーハの裏面側から前記半導体素子の間に前記第1の封止部に至る溝を形成して前記半導体素子を分離する工程(ステップS241)と、前記溝に絶縁体を埋め込んで第2の封止部を形成する工程(ステップS251)と、前記第1の封止部を研磨して前記凸部を露出させる工程(ステップS260)と、前記第1の凸部の上に導電体からなる第1のリードを形成する工程と(ステップS280)、前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程(ステップS290)と、前記半導体素子の間において前記第1及び第2の封止部を切断して、半導体装置を分離する工程(ステップS295)と、を備える。
図39は、第9実施形態に係わる半導体装置の別の製造方法を例示するフローチャート図である。
図39に例示したように、別の製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程(ステップS210)と、前記半導体ウェーハの表面側において前記凸部を絶縁体で覆って第1の封止部を形成する工程と(ステップS220)、前記半導体ウェーハの裏面側から前記半導体素子の間に前記第1の封止部に至る溝を形成して前記半導体素子を分離する工程(ステップS241)と、前記溝に絶縁体を埋め込んで第2の封止部を形成する工程(ステップS251)と、前記第1の封止部を研磨して前記凸部を露出させる工程(ステップS260)と、前記第1の凸部の上に導電体からなる第1のリードを形成する工程と(ステップS280)、前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程(ステップS290)と、前記半導体素子の間において前記第1及び第2の封止部を切断して、半導体装置を分離する工程(ステップS295)と、を備える。
すなわち、この製造方法では、図26に例示したフローチャート図において、第2の凸部を形成する工程(ステップS230)と、第2の封止部を研磨して第2の凸部を露出させる工程(ステップS270)と、が省略される。
具体的には、以下の方法を採用できる。
具体的には、以下の方法を採用できる。
図40は、第9実施形態に係わる半導体装置の別の製造方法を例示する製造工程図である。
まず、図40(a)に表したように、電極44及び電極43が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、300マイクロメートル程度である。
まず、図40(a)に表したように、電極44及び電極43が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、300マイクロメートル程度である。
そして、図40(b)に表したように、電極44の上に凸部82Aを形成する。その方法は、図23(b)に関して前述したものと同様にすることができる。
次に、図40(c)に表したように凸部82Aを樹脂により埋め込んで第1の封止部70Aを形成する。この際には、凸部82Aが埋没するように、樹脂を厚く形成する。
次に、図40(d)に表したように、半導体ウェーハ50の裏面側からブレード・ダイサにより切断して、半導体ウェーハ50を切断し、第1の封止部70Aの途中に到る溝85を形成する。分離溝は、半導体ウェーハ50の裏面に縦横に設けることができる。
次に、図40(e)に表したように、半導体素子11を樹脂により埋め込んで第2の封止部70Bを形成する。本具体例では、電極43が埋没されているが、電極43の表面が第2の封止部70Bから露出するように第2の封止部70Bを形成しても良い。
次に、図40(f)に表したように、第1の封止部70Aの表面を研磨して凸部82Aを露出させる。なお、必要に応じて、第2の封止部70Bの表面を研磨して、電極43を露出させる。
次に、図40(g)に表したように、凸部82Aの上にリード82Bを形成し、電極43の上にリード83Bを形成する。リード82B及びリード83Bも、例えば銅のメッキにより形成することができ、そのプロセスは、凸部82Aを形成するプロセスと同様とすることができる。
次に、図40(h)に表したように、リード82B、83Bの表面に、例えば、ニッケル層とスズ層をこの順にメッキしてメッキ層82C、83Cを形成する。メッキ層82C、83Cの厚みは、例えば、5〜10マイクロメートル程度とすることができる。そして、ブレード・ダイサにより分離し、半導体装置が完成する。
このように、工程を省略し、より簡単な工程で半導体装置を製造できる。
図41は、第9実施形態に係わる半導体装置の別の製造方法を例示するフローチャート図である。
図41に例示したように、この製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの裏面側に第2の封止部を形成する工程(ステップS310)と、前記半導体素子の間において前記半導体ウェーハを切断し、前記第2の封止部の途中に到る溝を形成する工程(ステップS320)と、前記半導体ウェーハの表面側に第1の封止部を形成する工程(ステップS330)と、前記第1の封止部に前記半導体素子の前記表面側の電極に達する開口を形成する工程(ステップS350)と、前記裏面側の前記電極と電気的に接続される第2のリードを形成する工程(ステップS362)と、前記第1の封止部の前記開口に導電性材料を埋め込んで凸部を形成する工程と(ステップS371)と、前記表面側の前記電極と電気的に接続される第1のリードを形成する工程(ステップS372)と、前記第1の封止部と前記第2の封止部の少なくともいずれかを切断して、前記半導体素子を分断する工程(ステップS380)と、を備える。
図41に例示したように、この製造方法は、半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの裏面側に第2の封止部を形成する工程(ステップS310)と、前記半導体素子の間において前記半導体ウェーハを切断し、前記第2の封止部の途中に到る溝を形成する工程(ステップS320)と、前記半導体ウェーハの表面側に第1の封止部を形成する工程(ステップS330)と、前記第1の封止部に前記半導体素子の前記表面側の電極に達する開口を形成する工程(ステップS350)と、前記裏面側の前記電極と電気的に接続される第2のリードを形成する工程(ステップS362)と、前記第1の封止部の前記開口に導電性材料を埋め込んで凸部を形成する工程と(ステップS371)と、前記表面側の前記電極と電気的に接続される第1のリードを形成する工程(ステップS372)と、前記第1の封止部と前記第2の封止部の少なくともいずれかを切断して、前記半導体素子を分断する工程(ステップS380)と、を備える。
すなわち、この製造方法においては、図33に例示したフローチャート図において、第2の封止部へ開口を形成する工程(ステップS340)と、前記第2の凸部を形成する工程(ステップS361)と、が省略される。
具体的には、以下の方法を採用できる。
具体的には、以下の方法を採用できる。
図42及び図43は、第9実施形態に係わる半導体装置のさらに別の製造方法を例示する製造工程図である。
まず、図42(a)に表したように、電極44及び電極43が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、300マイクロメートル程度である。そして、本具体例においては、電極43は、複数の半導体素子において繋がった形状で、例えば、パターニングされていないものを用いることができる。
まず、図42(a)に表したように、電極44及び電極43が形成された半導体ウェーハ50を準備する。ここで、半導体ウェーハ50の厚みは、例えば、300マイクロメートル程度である。そして、本具体例においては、電極43は、複数の半導体素子において繋がった形状で、例えば、パターニングされていないものを用いることができる。
そして、図42(b)に表したように、半導体ウェーハ50の裏面側に樹脂層からなる第2の封止部70Bを形成する。この形成には、液状樹脂を用いた成型や、トランスファー成型、圧縮成型などの成型を用いることができる。
次に、図42(c)に表したように、半導体素子の間において半導体ウェーハ50を切断し、第2の封止部70Bの途中に到る溝85を形成する。これにより、半導体素子11は分離されるが、第2の封止部70Bで固定された状態となる。
次に、図42(d)に表したように、溝85及び半導体素子11の周りに樹脂を埋め込んで第1の封止部70Aを形成する。この際にも、液状樹脂を用いた成型や、トランスファー成型、圧縮形成などの成型を用いることができる。
次に、図42(e)に表したように、第1の封止部70A及び第2の封止部70Bの表面をそれぞれ研磨して薄くする。この時、電極44は第1の凸部第1の封止部70Aの中に埋め込まれ、電極43は、第1の封止部70A及び第2の封止部70Bのいずれかからも露出するようにする。
次に、図42(f)に表したように、第1の封止部70Aの表面からレーザなどによる孔開け加工を施すことにより、電極44に至る孔90を形成する。
次に、図43(a)に表したように、電極44の表面をクリーニングし、銅などのシード層91を無電解メッキにより形成する。
次に、図43(b)に表したように、孔90の周囲の第1の封止部70Aの表面にレジスト92を形成する。
次に、図43(c)に表したように、銅などを電解メッキして、第1の外部電極82及び第2の外部電極83を形成する。すなわち、リード82B及びリード83Bを形成する。
次に、図43(d)に表したように、レジスト92を剥離し、ダイシングシート94にワークを貼り付けてブレード・ダイサにより切断して、半導体装置に分離する。
その後、図43(e)に表したように、半導体装置をダイシングシート94から剥がして、第1の外部電極82及び第2の外部電極83の表面にメッキ層82C、83Cを形成する。
なお、この場合も、封止部70の外径は、メッキ層82C、83Cの外径より大きくしてもよく、小さくしてもよい。
このように、工程を省略し、より簡単な工程で半導体装置を製造できる。
図44は、第9実施形態に係わる別の半導体装置の模式的模式図である。
すなわち、同図は、図34(b)に相当する模式的断面図である。
図44に表したように、本具体例の半導体装置においては、半導体素子11の表面に2つの外部電極、すなわち、第1の外部電極82及び第3の外部電極84が設けられている。そして、第3の外部電極84は、半導体素子11の表面に略平行な第1の主面に対して垂直な方向に突出し、半導体素子11の表面の電極と接続された凸部84Aを有する。なお、同図において、半導体素子11の電極は省略されている。第3の外部電極84は、凸部84Aとリード84Bとを有し、第3の外部電極84の表面にはメッキ層84Cが設けられている。
すなわち、同図は、図34(b)に相当する模式的断面図である。
図44に表したように、本具体例の半導体装置においては、半導体素子11の表面に2つの外部電極、すなわち、第1の外部電極82及び第3の外部電極84が設けられている。そして、第3の外部電極84は、半導体素子11の表面に略平行な第1の主面に対して垂直な方向に突出し、半導体素子11の表面の電極と接続された凸部84Aを有する。なお、同図において、半導体素子11の電極は省略されている。第3の外部電極84は、凸部84Aとリード84Bとを有し、第3の外部電極84の表面にはメッキ層84Cが設けられている。
一方、半導体素子11の裏面には、第2の外部電極83が設けられ、本具体例では、第2の外部電極83は凸部を有していない。ただし、本発明はこれに限らず、第2の外部電極83も凸部を有していても良い。
例えば、半導体素子11はトランジスタであり、第1の外部電極82は例えばゲート電極であり、第2の外部電極83はドレイン電極であり、第3の外部電極84はソース電極である。
このように、本発明の実施形態において、半導体素子11の表面と裏面とにそれぞれ設けられる第1の外部電極82及び第2の外部電極83の少なくともいずれかが凸部を有していれば良い。そして、半導体素子11の表面と裏面との少なくともいずれかに設けられた第3の外部電極をさらに備えても良い。この第3の外部電極は凸部を有しても良いし、凸部を有していなくも良い。そして、第3の外部電極は単数でも良く、複数でも良い。
図45は、本発明の実施形態に係わる半導体装置の実装状態を例示する模式的斜視図である。
図45に表したように、本発明のいずれか実施形態に係わる半導体装置10aは、例えば、基板18の電極パッド102の上にマウント(実装)される。この時、第1の外部電極82の第1の側面と、第2の外部電極83の第2の側面と、がマウント面とされる。そして、半導体素子11は、第1の外部電極82と第2の外部電極83との間に配置されている。そして、電極パッド102と、第1の外部電極82及び第2の外部電極83と、は、例えばハンダ104によって電気的に接続される。
図45に表したように、本発明のいずれか実施形態に係わる半導体装置10aは、例えば、基板18の電極パッド102の上にマウント(実装)される。この時、第1の外部電極82の第1の側面と、第2の外部電極83の第2の側面と、がマウント面とされる。そして、半導体素子11は、第1の外部電極82と第2の外部電極83との間に配置されている。そして、電極パッド102と、第1の外部電極82及び第2の外部電極83と、は、例えばハンダ104によって電気的に接続される。
本発明の実施形態に係わる半導体装置においては、パッケージの側面全体に電極が形成されるため、実装性に優れる。そして、ウェーハ一括処理による大量生産が可能であり、さらに、フレームや基板を使用しない製造工程であり、低コスト化が可能となる。さらに、従来のワイヤボンディング構造においては長いワイヤのために困難であった低クランプ電圧化が、実施形態に係わる半導体装置においては可能となる。そして、半導体装置が超小型化され、さらに、半導体装置が用いられる電子機器の超小型化も可能となる。
図46は、本発明の実施形態に係わる半導体装置の実装状態の変形を例示する模式的斜視図である。
図46に表したように、本発明のいずれか実施形態に係わる半導体装置10aが、例えば、基板18の電極パッド102の上にマウント(実装)され、さらに、半導体装置10aの上に、本発明のいずれか実施形態に係わる半導体装置10bがマウントされている。例えば、下側の半導体装置10aの第1の外部電極82と上側の半導体装置10bの第1の外部電極82とが例えばハンダ104によって接続され、例えば下側の半導体装置10aの第2の外部電極83と上側の半導体装置10bの第2の外部電極83とが例えばハンダ104によって接続される。このように、本発明の実施形態に係わる半導体装置によれば、半導体装置を積層する実装方法が容易となり、半導体装置が用いられる電子機器のさらなる小型化が可能となる。
図46に表したように、本発明のいずれか実施形態に係わる半導体装置10aが、例えば、基板18の電極パッド102の上にマウント(実装)され、さらに、半導体装置10aの上に、本発明のいずれか実施形態に係わる半導体装置10bがマウントされている。例えば、下側の半導体装置10aの第1の外部電極82と上側の半導体装置10bの第1の外部電極82とが例えばハンダ104によって接続され、例えば下側の半導体装置10aの第2の外部電極83と上側の半導体装置10bの第2の外部電極83とが例えばハンダ104によって接続される。このように、本発明の実施形態に係わる半導体装置によれば、半導体装置を積層する実装方法が容易となり、半導体装置が用いられる電子機器のさらなる小型化が可能となる。
図47は、本発明の実施形態に係わる別の半導体装置の実装状態を例示する模式的斜視図である。
図47に表したように、図44に例示した半導体装置10cが、例えば、基板18の電極パッド102a、102b及び102cの上にマウント(実装)される。例えば電極パッド102a、102b及び102cは、第1の外部電極82、第2と外部電極83及び第3の外部電極84に、例えばハンダ104によってそれぞれ接続される。この時も、第1の外部電極82の第1の側面と、第2の外部電極83の第2の側面と、がマウント面とされ、半導体素子11は、第1の外部電極82と第2の外部電極83との間に配置される。
図47に表したように、図44に例示した半導体装置10cが、例えば、基板18の電極パッド102a、102b及び102cの上にマウント(実装)される。例えば電極パッド102a、102b及び102cは、第1の外部電極82、第2と外部電極83及び第3の外部電極84に、例えばハンダ104によってそれぞれ接続される。この時も、第1の外部電極82の第1の側面と、第2の外部電極83の第2の側面と、がマウント面とされ、半導体素子11は、第1の外部電極82と第2の外部電極83との間に配置される。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する半導体素子、電極、凸部、リード、メッキ層、絶縁体、封止部、導電シート等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
10、10a、10b、10c…半導体装置、 11…半導体素子、 12、13、27、28、29、41、42、82、83、84…外部電極、 12a、13a、27a、28a、29a、82A、83A、84A…凸部、 14…接合剤、 15、16…電極、 17…封止部(絶縁体)、 18…基板、 20…型、 21…注入口、 22…矢印、 24…ドレイン電極、 25…ゲート電極、 26…ソース電極、 40…封止部、 41a、42a…側面、 43、44…電極、 45、46…バレルメッキ、 50…ウェーハ(半導体ウェーハ)、 51、52…固定シート、 53、57、90…孔、 54、58…導電部、 55…ダイシング・ブレード、 60、61…導電性材料、 70、70A、70B…封止部、 82B、83B、84B…リード、 82C、83C、84C…メッキ層、 85…分離溝(溝)、 86、88…導電シート、 87、94…ダイシングシート、 91…シード層、 92…レジスト、 102、102a、102b、102c…電極パッド、 104…ハンダ
Claims (5)
- 対向する表面及び裏面にそれぞれ電極を有する半導体素子と、
前記半導体素子の前記表面に対して略平行な第1の主面と、前記第1の主面に対して略垂直な第1の側面と、前記第1の主面に対して垂直な方向に突出し前記表面の電極と接続された凸部と、を有する第1の外部電極と、
前記半導体素子の前記裏面に対して略平行な第2の主面と、前記第2の主面に対して略垂直な第2の側面と、を有し、前記半導体素子の前記裏面の前記電極と接続された第2の外部電極と、
前記半導体素子と、前記第1の外部電極の凸部と、を覆う絶縁体と、
を備え、
前記第1の外部電極の前記第1の側面と、前記第2の外部電極の前記第2の側面と、がマウント面とされ、前記半導体素子が、前記第1の外部電極と、前記第2の外部電極と、の間に配置されたことを特徴とする半導体装置。 - 半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程と、
前記半導体素子の間に設けられた溝を前記半導体ウェーハの表面に形成する工程と、
前記凸部の間隙と前記溝とを絶縁体で充填して封止部を形成する工程と、
前記半導体ウェーハの裏面側を研磨する工程と、
前記凸部の上に導電体からなる第1のリードを形成する工程と、
前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程と、
前記半導体素子の間において前記封止部を切断して、前記半導体素子を分離する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体ウェーハに形成された半導体素子が有する前記半導体ウェーハの表面の電極の上に、導電体からなる凸部を形成する工程と、
前記半導体ウェーハの表面側において前記凸部を絶縁体で覆って第1の封止部を形成する工程と、
前記半導体ウェーハの裏面側から前記半導体素子の間に前記第1の封止部に至る溝を形成して前記半導体素子を分離する工程と、
前記溝に絶縁体を埋め込んで第2の封止部を形成する工程と、
前記第1の封止部を研磨して前記凸部を露出させる工程と、
前記第1の凸部の上に導電体からなる第1のリードを形成する工程と、
前記半導体素子の前記裏面の側に導電体からなる第2のリードを形成する工程と、
前記半導体素子の間において前記第1及び第2の封止部を切断して、半導体装置を分離する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記凸部をメッキにより形成することを特徴とする請求項2または3に記載の半導体装置の製造方法。
- 前記第1のリードと前記第2のリードの少なくともいずれかをメッキ法及び導電シートの貼付法の少なくともいずれかにより形成することを特徴とする請求項2〜4のいずれか1つに記載の半導体装置の製造方法。
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EP4213199A1 (en) * | 2022-01-14 | 2023-07-19 | Nexperia B.V. | Chip-scale packaged vertical semiconductor device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61153350U (ja) * | 1985-03-13 | 1986-09-22 | ||
JPH02120848U (ja) * | 1989-03-14 | 1990-09-28 | ||
JP2004186643A (ja) * | 2002-12-06 | 2004-07-02 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2004273997A (ja) * | 2003-03-12 | 2004-09-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2007317761A (ja) * | 2006-05-24 | 2007-12-06 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05347324A (ja) | 1992-06-15 | 1993-12-27 | Mitsubishi Electric Corp | 半導体パッケージ |
JPH0714955A (ja) * | 1993-06-23 | 1995-01-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH08279562A (ja) * | 1994-07-20 | 1996-10-22 | Mitsubishi Electric Corp | 半導体装置、及びその製造方法 |
JPH10200131A (ja) * | 1997-01-08 | 1998-07-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
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KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
JP4120377B2 (ja) * | 2002-12-04 | 2008-07-16 | 松下電器産業株式会社 | 超小型半導体装置およびその製造方法 |
US20080217754A1 (en) * | 2007-03-08 | 2008-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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JP2009152408A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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