KR20030056174A - 칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 제1 단자가 형성된 제1 면과, 상기 제1 면과 대향하며 제2 단자가 형성된 제2 면을 포함하며 상기 제1 및 제2 면 상에는 각각 도전층이 형성된 칩과, 상기 칩의 제2 면에 배치되며 상기 제2 단자와 연결되는 도전성 비아홀이 형성된 기판을 포함하는 칩 패키지를 제공한다. 또한, 본 발명은 새로운 칩 패키지 제조방법과 상기 칩 패키지를 포함하는 어셈블리를 제공할 수도 있다.
본 발명의 칩 패키지에 따르면, 종래에 사용되었던 와이어본딩과 별도의 도전성 랜드를 형성할 필요가 없어, 패키지 크기를 감소시킬 수 있을 뿐만 아니라, 그 제조공정도 간소화시킬 수 있다는 잇점이 있다.

Description

칩 패키지 및 그 제조방법{CHIP PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 칩 패키지에 관한 것으로, 특히 와이어본딩 없이 칩의 양면에 도전층을 형성하고, 그 중 일면에 대해서만 비아홀이 형성된 기판을 부착시켜 패키징함으로써 보다 소형화되고 제조공정이 단순화된 칩 패키지와 그 제조방법에 관한 것이다.
일반적으로, 다이오드 및 트랜지스터 등의 반도체 소자는 패키지를 형성하여 인쇄회로기판 상에 실장된다. 이러한 패키지는 반도체 소자의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
이러한 반도체 소자의 패키지는 제품의 소형화 추세에 맞추어 점차 소형화되고 있다. 이러한 소형화에 대표적인 패키지 방식으로 칩 스케일 패키지(chip scale package)가 있다. 도1은 종래의 칩 스케일 패키지의 구조를 나타내는 개략단면도이다. 도1에 도시된 패키지구조는 세라믹 기판을 이용한 방식으로 두 개의 단자를 갖는 다이오드를 위한 형태이다.
도1을 참조하면, 세라믹기판(1)에는 두 개의 비아홀(2a,2b)이 형성된다. 두개의 비아홀(2a,2b)의 내부에는 그 상하면이 서로 도통될 수 있도록 도전성 물질을 충전시키고, 두 비아홀(2a,2b)이 형성된 상면에는 제1 및 제2 상측 도전성 랜드(3a,3b)가 형성되고, 그 하면에는 각각 제1 및 제2 하측 도전성 랜드(4a,4b)가 형성된다. 상기 제2 상측 도전성 랜드(4b)는 다이오드(5)의 실장면에 형성된 일측단자와 연결되며, 제1 상측 도전성 랜드(4a)는 칩의 상부단자와 일단이 연결된 와이어(7)의 타단이 연결된다. 이와 같이 다이오드(5)가 실장된 세라믹기판(1) 상면에는 외부의 영향으로부터 다이오드를 보호하기 위해 통상의 수지로 몰딩부(9)를 형성하여 최종 패키지(10)를 완성한다.
완성된 패키지(10)는 도2와 같이, 리플로우 솔더링 방식으로 인쇄회로기판(20)에 실장된다. 상기 다이오드 패키지(10)는 그 하면에 형성된 제1 및 제2 도전성 랜드(3a,3b 및 4a,4b)를 신호패턴 상에 배치하고 각각에 솔더링(15)을 형성하여 인쇄회로기판에 전기적 기계적으로 연결된다.
도1 및 도2에서 설명된 바와 같이, 일반적으로 다이오드는 대향하는 면에 단자가 각각 형성되어 있으므로, 와이어를 통한 연결이 요구된다. 그러나, 이러한 와이어는 칩 상부에서 많은 공간을 차지한다. 따라서, 전체 패키지 높이가 높아지는 문제가 있다. 또한, 세라믹기판에는 칩의 단자 수에 따라 2개 또는 3개의 비아홀이 형성되어야 하므로, 적어도 그 수의 비아홀 직경만큼의 큰 면적이 요구되며, 그 비아홀의 상하면에 형성되는 도전성랜드가 서로 연결되지 않도록 최소한의 간격을 유지하여야 한다. 따라서, 이러한 기판의 면적도 패키지 크기를 소형화시키는데 큰제약사항이 된다.
따라서, 당 기술분야에서는, 보다 패키지를 소형화시킬 수 있으면서도 제조공정이 용이한 새로운 패키지방식이 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 칩의 일면에 대해서는 도전층을 형성하고 다른 일면에 대해서는 도전성 비아홀이 형성된 기판을 이용하여 인쇄회로기판의 신호패턴과 연결될 수 있도록 구성함으로써 보다 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 안정적인 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 새로운 칩 패키지의 구조에 따른 새로운 실장방식을 갖는 칩 패키지 어셈블리를 제공하는데 있다.
나아가, 본 발명의 또 다른 목적은 새로운 구조를 갖는 칩 패키지의 제조방법을 제공하는데도 있다.
도1은 종래의 칩 패키지구조를 나타내는 단면도이다.
도2는 종래의 칩 패키지 어레이를 나타내는 개략 사시도이다.
도3은 본 발명의 일실시형태에 따른 칩 패키지구조를 나타내는 단면도이다.
도4는 본 발명의 일실시형태에 따른 칩 패키지 어레이를 나타내는 개략 사시도이다.
도5는 본 발명의 다른 실시형태에 따른 칩 패키지 어레이를 나타내는 개략 사시도이다.
도6a 내지 6e는 본 발명의 칩 패키지 제조방법을 설명하기 위한 단계별 공정단면도이다.
도7a 및 7b는 본 발명의 다른 실시형태에 따른 칩 패키지 구조 및 그 기판의 비아홀 형성을 나타내는 개략도이다.
<도면의 주요부분에 대한 부호설명>
31: 기판31a: 기판 상부 도전층면
31b: 기판 하부 도전층면33: 도전성 비아홀
35: 칩소자35a: 칩 상부 도전층면
35b: 칩 하부 도전층면39: 측면 수지몰딩부
상기 목적을 달성하기 위해서, 본 발명은, 제1 단자가 형성된 제1 면과, 상기 제1 면과 대향하며 제2 단자가 형성된 제2 면을 포함하며, 상기 제1 및 제2 면 상에는 각각 도전층이 형성된 칩; 및 상기 칩의 제2 면에 배치되며, 상기 제2 단자와 연결되는 도전성 비아홀이 형성된 기판을 포함하는 칩 패키지를 제공한다.
본 발명의 바람직한 실시형태에서는, 상기 기판 상에 배치된 상기 칩의 외곽에 수지몰딩부를 형성할 수 있다. 또한, 상기 기판의 양면에는 도전층이 형성되고, 도전성 비아홀을 통해 외부와 연결부를 용이하게 제공할 수 있다. 본 발명에서 사용되는 기판은 제한되지는 않으나, 저렴한 인쇄회로기판재질을 사용하는 것이 바람직하다.
또한, 본 발명은 필요에 따라 상기 기판에 형성된 도전성 비아홀을 각 기판의 적어도 하나의 변에 거의 반원형태 또는 적어도 하나의 코너부에 거의 원의 1/4인 부채꼴형태로 형성시킬 수도 있다.
나아가, 본 발명은 상기 칩은 양면에 각각 하나의 단자를 갖는 다이오드 소자일 수 있으며, 양면 중 한면에는 두 개의 단자가 형성된 트랜지스터 소자일 수도 있다. 특히, 트랜지스터를 패키지할 경우에는, 상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀을 각각 두 개씩 형성해야 한다.
본 발명은, 제1 단자가 형성된 제1 도전층면과 제2 단자가 형성되며 상기 제1 면과 대향하는 제2 도전층면을 갖는 칩과, 상기 칩의 제2 도전층면에 배치되며 상기 제2 단자에 연결된 도전성 비아홀이 형성된 기판을 포함하며, 상기 제1 도전층면과 상기 제2 도전층면에 형성된 기판이 측면이 되도록 인쇄회로기판 상면에 배치된 칩 패키지와, 상기 도전성 비아홀과 제1 도전층면은 각각 그 인쇄회로기판 상면의 신호패턴에 연결하기 위한 복수개의 도전체를 포함한 인쇄회로기판으로 이루어진 칩 패키지 어셈블리를 제공한다.
상기 복수개의 도전체는 복수개의 솔더부로 형성하는 것이 바람직하다.
또한, 본 발명은 새로운 칩 패키지 제조방법을 제공한다. 상기 칩 패키지 제조방법은, 복수개의 칩이 형성된 웨이퍼를 마련하는 단계와, 상기 웨이퍼 상에 칩이 형성된 간격으로 복수개의 도전성 비아홀이 형성된 기판을 마련하는 단계와, 상기 기판의 복수개의 도전성 비아홀에 상기 웨이퍼에 형성된 각 칩 하면의 단자가 연결되도록, 상기 웨이퍼를 상기 기판의 상면에 접착하는 단계와, 상기 결과물을 패키지 단위로 절단하는 단계로 이루어진다.
바람직한 실시형태에서는, 상기 기판은 양면에 도전층이 형성되고, 그 양면의 도전층은 상기 도전성 비아홀을 통해 연결될 수 있다.
또한, 상기 칩 웨이퍼를 상기 기판의 상면에 접착하는 단계는, 상기 기판의 도전성 비아홀 상면에 도전성 접착체를 도포하는 단계와, 상기 칩 웨이퍼 하면을 상기 기판의 상면에 압착하는 단계로 이루어질 수도 있다.
나아가, 본 발명의 일 실시형태에서는, 상기 결과물을 패키지 단위로 절단하는 단계를 상기 칩 웨이퍼를 칩 단위로 분리되도록 1차 절단하는 단계와, 상기 칩 단위로 분리된 공간에 수지를 충진하는 단계와, 상기 결과물을 패키지 단위로 분리되도록 2차 절단하는 단계로 구성하여 칩 측면에 수지몰딩부를 형성할 수도 있다. 이때, 각 절단단계에서 브레이드를 사용한다면, 2차 절단단계에서 사용되는 브레이드는 1차 절단단계에서 사용되는 브레이드보다 좁은 폭인 것을 사용해야 한다.
이하, 도면을 참조하여, 본 발명의 실시형태를 상세히 설명하기로 한다.
도3을 참조하면, 상기 패키지(40)는 칩(35)과 그 칩(35)의 하면에 배치된 기판(31)으로 이루어진다. 각 단자는 칩의 구조상 일반적으로 대향하는 면에 형성되며, 제1 단자와 제2 단자(미도시)를 구비된 칩(35)의 상하면에는 각각 도전층(35a,35b)에 형성된다.
또한, 상기 칩(35)은 기판(31) 상면에 부착되고, 상기 칩하면에 형성되어 단자를 포함하는 도전층은 기판에 형성된 도전성 비아홀(33)을 통해 외부와 연결할 수 있도록 구성된다. 이와 같이 칩(35)의 하면에 도전층(35b)을 형성하는 것은 칩의 단자연결을 보다 용이하게 구현하기 위함이며 본 발명은 여기 한정되지는 않으며, 도전성 비아홀(33)의 형성위치와 크기를 조절함으로써 정확한 단자연결을 보장할 수도 있다. 상기 도전성 비아홀이란 상하면을 전기적으로 연결할 수 있도록 내부에 도전성 물질이 충진된 홀을 말한다.
동일한 방식으로, 도전성 비아홀(35)이 형성된 기판(31)의 상하면에도 도전층(31a,31b)을 형성하는 것이 바람직하다. 상기 기판의 도전층은 칩 단자를 도전성 비아홀과 원활하게 연결함은 물론 인쇄회로기판의 실장시에 신호패턴과 연결을 용이하게 하기 위함이다.
따라서, 도3과 같은 패키지 구조에서는, 상기 도전성 비아홀(33)을 통해 칩 단자는 외부와 전기적으로 연결시킬 수 있다. 이러한 도전성비아홀의 형성위치는 다양한 형태로 구현될 수 있다. 이에 대해서는 도6에서 자세히 설명하기로 한다.
또한, 상기 패키지(40)는 상기 칩(35)의 측면을 보호하기 위한 수지몰딩부(39)를 포함한다. 여기서, 사용되는 수지는 일반 패키지의 몰딩부의 재질과 동일하다.
이와 같이, 본 발명에 따른 패키지는 많은 공간을 점유하는 와이어를 생략할 수 시킬 수 있다. 또한, 본 발명에서는, 종래의 패키지와 같이 하나의 세라믹기판에 2개 이상의 비아홀을 형성하거나, 각각에 형성된 도전성랜드의 일정한 간격을 확보하기 위해서, 소모되는 면적을 요구되지 않으므로, 칩 크기와 큰 차이가 없는 소형화된 패키지를 구현할 있다는 잇점이 있다.
이러한 본 발명에 따른 칩 패키지의 특징은 인쇄회로기판에 실장된 형태에서 보다 명확하게 확인할 수 있다. 도4는 본 발명에 따른 칩 패키지 어셈블리(70)의 개략 사시도이다. 상기 칩 패키지 어셈블리(70)는 칩 패키지(60)가 인쇄회로기판(110) 상에 표면실장하기 위한 구조물이다.
일반적으로 단자가 형성된 상하면을 수직방향으로 유지하여 실장했던 종래 방식과 달리, 본 발명에서는 실질적으로 칩이 90°회전시켜 실장된 형태를 갖는다. 즉, 도4에 도시된 바와 같이, 상기 기판(51)에 형성된 도전성 비아홀(53) 및 도전층(51a,51b)과 상기 칩의 상부 도전층면(55a)으로 신호패턴과 연결할 수 있는 상태로 배치하기 위해서, 칩 패키지(60)는 기판(51) 및 칩의 상부 도전층면(55a)이 대향하는 측면으로 되도록 실장된다.
이러한 실장상태에서, 각 단자에 대응하는 신호패턴을 기판(51)의 하부 도전층(51b)과 연결되도록 리플로우 솔더링하여 솔더부(65)를 형성한다.
상기 인쇄회로기판(61)의 신호패턴은 솔더부(65)를 통해 칩 패키지(60) 내의 칩 단자에 연결시킬 수 있다.
도4에 도시된 칩 패키지 어셈블리에서, 각 신호패턴에 대한 간격에 적합한 칩 패키지크기를 얻기 위해서는 상기 칩 패키지(60)의 상하면에 부착된 제1 기판(51a)과 제2 기판(51b)의 두께로 용이하게 조정할 수 있다. 따라서, 통상 사용되어 온 인쇄회로기판(61)의 신호패턴을 변형하지 않고도 본 발명에 따른 칩 패키지를 간단하게 채용할 수 있다.
도5는 본 발명의 다른 실시형태에 따른 칩 패키지 어레이를 나타내는 개략 사시도이다. 본 실시형태는 트랜지스터를 패키지하여 인쇄회로기판(91) 상에 배열한 트랜지스터 패키지 어레이이다. 상기 인쇄회로기판에 실장된 패키지는 그 상면에 하나의 단자만 구비하며, 도4와 같이, 그 단자는 트랜지스터(85) 상면의 도전면을 통해 솔더링(94)으로 인쇄회로기판(91)의 배선회로와 연결되는 반면에, 트랜지스터(85) 하면은 두개의 단자를 구비하고 있어, 다른 형태를 갖는다.
상기 두개의 단자가 있는 트랜지스터(85) 하면은 상하면을 연결하는 도전성 비아홀(83b,83c)이 구비된 기판(81)을 접착되고 있다. 상기 두 도전성 비아홀(83b,83c)은 상면과 하면에 대응하는 두 도전면을 가지며, 각각 두 도전면은도전면이 형성되지 않은 부분(A)으로 분리되어 두 단자의 연결부를 형성할 수 있다. 각각 두 도전성 비아홀(83b,83c)을 기판(81) 하면의 도전면(81b,81c)을 통해 인쇄회로기판(91)의 배선회로에 솔더부(95b,95c)로 각각 연결된다.
도6a 내지 6e는 본 발명의 일실시형태에 따른 칩 패키지 제조공정을 단계별로 나타낸 공정단면도이다.
우선, 도6a와 같이, 소정의 간격으로 복수개의 도전성 비아홀(103)이 형성된 기판(101)을 마련한다. 상기 비아홀(103)의 형성간격은 후속공정에서 사용될 칩 웨이퍼에 형성된 복수개의 칩 간격에 일치하도록 형성한다.
또한, 본 실시형태와 같이, 기판(101)의 상하면에 도전층(101a,101b)을 형성한다. 상기 기판(101) 상면에 형성된 도전층(101a)은 칩하면의 단자를 도전성비아홀에 연결하는 것을 용이하게 하고, 상기 기판(101) 상면에 형성된 도전층(101b)은 도전성 비아홀을 인쇄회로기판의 신호패턴과 연결하는 것을 용이하게 하는 역할을 한다.
이어, 도6b와 같이, 복수개의 칩이 형성된 웨이퍼를 기판 상면에 접착제를 이용하여 부착시킨다. 이 때 사용되는 접착제를 도전성 접착제로 사용할 수도 있다. 도전성 접착제를 사용하는 경우에는 기판 상면에 도전층(101a)을 기판 상면에 별도의 도전층을 형성하지 않을 수도 있다. 이와 같이, 도전성 접착제는 칩 웨이퍼를 기판 상면의 도전성 비아홀(103)에 전기적으로 연결하는 동시에, 기판에 기계적으로도 고정시킬 수 있는 잇점이 있다.
다음으로, 도6c와 같이, 칩 웨이퍼(105)를 개별 칩(101') 단위로 분리되게 절단한다. 이 절단공정은 칩 웨이퍼만 절단하도록 조절하는 것이 바람직하다. 이어, 도6d와 같이, 칩 단위로 분리된 공간에 수지(109)를 공급하여 충전시킨다. 상기 칩 사이를 충전시킨 수지(109)는 최종 패키지에서 칩의 측면을 보호하는 수지몰딩부로 형성된다.
끝으로, 도6e와 같이, 상기 결과물을 칩 패키지 단위로 기판까지 절단한다. 이로써 최종 칩 패키지를 얻을 수 있다. 여기서의 절단폭은 충전된 수지가 칩의 측면에 소정의 두께로 남을 수 있도록 보다 얇은 폭으로 절단한다. 따라서, 도5c에 도시된 절단공정와 함께 본 절단공정에서도 브레이드를 사용하는 경우에는, 도5c의 절단공정에서보다 얇은 폭의 브레이드를 사용해야 한다.
이와 같이, 복수개의 칩 패키지를 도전성 비아홀이 형성된 기판을 이용하여 용이하게 제조할 수 있다.
한편, 본 발명의 칩 패키지에서 솔더링을 통해 칩 단자와 신호패턴을 연결하는 중요한 역할을 한다. 이러한 도전성 비아홀은 다양한 형태로 구현될 수 있다. 도7a 및 7b는 본 발명에 따른 칩 패키지(210,220)에 사용되는 기판의 다양한 형태를 예시한다.
도7a에 도시된 도전성 비아홀(213)은 기판의 각 코너부에 형성한 예를 나타낸다. 이러한 형태는 최초 기판(211')에 비아홀(213')을 형성할 때에 패키지단위로절단할 선의 수직교차 위치에 비아홀(213')을 형성함으로써 얻을 수 있다. 도6a에 기판에 형성된 비아홀(213')은 패키지 단위로 절단 후에 각 코너부마다 4개의 비아홀(213)이 형성되어 있으나, 이 중 하나의 변에 해당하는 2개만을 형성하고 그 측면을 인쇄회로기판의 실장면으로 채택할 수도 있다.
이와 달리, 도7b에 도시된 도전성 비아홀(223)은 기판의 대향하는 두 변 중앙에 형성된 예를 나타낸다. 이러한 비아홀(223')은 최초 기판(221')에 형성할 때에 패키지단위로 절단할 선의 중앙부위에 형성함으로써 용이하게 얻을 수 있다. 상기 비아홀(223)은 한 변에만 형성하는 것도 가능하며, 네 변 보다에 형성하는 것도 가능하다. 앞서 설명한 바와 같이, 한 변에만 형성하여, 그 한 변이 인쇄회로기판의 상면에 접하도록 실장시킬 수 있다.
도7a와 도7b의 형태를 갖는 도전성 비아홀을 이용하는 경우에는, 완성된 칩 패키지를 90˚로 회전시켜 실장할 때에, 인쇄회로기판의 면에 가깝도록 도전성 비아홀을 제공함으로서 솔더링 공정시 보다 더 용이하게 신호패턴과 연결시킬 수 있다는 잇점이 있다.
이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.
상술한 바와 같이, 본 발명의 칩 패키지에 따르면, 칩의 일면에 대해서는 도전층을 형성하고 다른 일면에 대해서는 도전성 비아홀이 형성된 기판을 이용하여 인쇄회로기판의 신호패턴과 연결될 수 있도록 구성함으로써 보다 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 안정적인 패키지를 얻을 수 있다.

Claims (26)

  1. 제1 단자가 형성된 제1 면과, 상기 제1 면과 대향하며 제2 단자가 형성된 제2 면을 포함하며, 상기 제1 및 제2 면 상에는 각각 도전층이 형성된 칩; 및
    상기 칩의 제2 면에 배치되며, 상기 제2 단자와 연결되는 도전성 비아홀이 형성된 기판을 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 기판 상에 배치된 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하는 칩 패키지.
  3. 제1항에 있어서,
    상기 기판의 양면에는 도전층이 형성되고, 양면의 도전층은 상기 도전성 비아홀을 통해 연결되는 것을 특징으로 하는 칩 패키지.
  4. 제1항에 있어서,
    상기 기판은 인쇄회로기판재질로 이루어진 것을 특징으로 하는 칩 패키지.
  5. 제1항에 있어서,
    상기 칩 패키지는 육면체 형상을 갖는 것을 특징으로 하는 칩 패키지.
  6. 제1항에 있어서,
    상기 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 변에 거의 반원형태로 형성된 것을 특징으로 하는 칩 패키지.
  7. 제1항에 있어서,
    상기 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 코너부에 거의 원의 1/4인 부채꼴형태로 형성된 것을 특징으로 하는 칩 패키지.
  8. 제1항에 있어서,
    상기 칩은 다이오드 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 하나인 것을 특징으로 하는 칩 패키지.
  9. 제1항에 있어서,
    상기 칩은 트랜지스터 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 두 개인 것을 특징으로 하는 칩 패키지.
  10. 칩 패키지와, 상기 칩 패키지의 단자에 연결하기 위한 복수개의 신호패턴이형성된 인쇄회로기판을 포함하는 칩 패키지 어셈블리에 있어서,
    상기 칩 패키지는,
    제1 단자가 형성된 제1 도전층면과 제2 단자가 형성되며 상기 제1 면과 대향하는 제2 도전층면을 갖는 칩과, 상기 칩의 제2 도전층면에 배치되며 상기 제2 단자에 연결된 도전성 비아홀이 형성된 기판을 포함하며, 상기 제1 도전층면과 상기 제2 도전층면에 형성된 기판이 측면이 되도록 상기 인쇄회로기판 상면에 배치되며,
    상기 인쇄회로기판은,
    상기 칩 패키지의 도전성 비아홀과 제1 도전층면은 각각 그 인쇄회로기판 상면의 신호패턴에 연결하기 위한 복수개의 도전체가 형성된 칩 패키지 어셈블리.
  11. 제10항에 있어서,
    상기 복수개의 도전체는 복수개의 솔더부로 형성된 것을 특징으로 하는 칩 패키지 어셈블리.
  12. 제10항에 있어서,
    상기 기판 상에 배치된 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하는 칩 패키지 어셈블리.
  13. 제10항에 있어서,
    상기 기판의 양면에는 도전층이 형성되고, 양면의 도전층은 상기 도전성 비아홀을 통해 연결되는 것을 특징으로 하는 칩 패키지 어셈블리.
  14. 제10항에 있어서,
    상기 기판은 인쇄회로기판재질로 이루어진 것을 특징으로 하는 칩 패키지 어셈블리.
  15. 제10항에 있어서,
    상기 칩 패키지는 육면체 형상을 갖는 것을 특징으로 하는 칩 패키지 어셈블리.
  16. 제10항에 있어서,
    상기 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 변에 거의 반원형태로 형성된 것을 특징으로 하는 칩 패키지 어셈블리.
  17. 제10항에 있어서,
    상기 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 코너부에 거의 원의 1/4인 부채꼴형태로 형성된 것을 특징으로 하는 칩 패키지 어셈블리.
  18. 제10항에 있어서,
    상기 칩은 다이오드 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 하나인 것을 특징으로 하는 칩 패키지 어셈블리.
  19. 제10항에 있어서,
    상기 칩은 트랜지스터 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 두 개인 것을 특징으로 하는 칩 패키지 어셈블리.
  20. 복수개의 칩이 형성된 웨이퍼를 마련하는 단계;
    상기 웨이퍼 상에 칩이 형성된 간격으로 복수개의 도전성 비아홀이 형성된 기판을 마련하는 단계;
    상기 기판의 복수개의 도전성 비아홀에 상기 웨이퍼에 형성된 각 칩 하면의 단자가 연결되도록, 상기 웨이퍼를 상기 기판의 상면에 접착하는 단계; 및
    상기 결과물을 패키지 단위로 절단하는 단계를 포함하는 칩 패키지 제조방법.
  21. 제20항에 있어서,
    상기 기판은 양면에 도전층이 형성되고, 그 양면의 도전층은 상기 도전성 비아홀을 통해 연결되는 것을 특징으로 하는 칩 패키지 제조방법.
  22. 제20항에 있어서,
    상기 칩 웨이퍼를 상기 기판의 상면에 접착하는 단계는,
    상기 기판의 도전성 비아홀 상면에 도전성 접착체를 도포하는 단계와,
    상기 칩 웨이퍼 하면을 상기 기판의 상면에 압착하는 단계로 이루어진 것을 특징으로 하는 칩 패키지 제조방법.
  23. 제20항에 있어서,
    상기 결과물을 패키지 단위로 절단하는 단계는,
    상기 칩 웨이퍼를 칩 단위로 분리되도록 1차 절단하는 단계와,
    상기 칩 단위로 분리된 공간에 수지를 충진하는 단계와,
    상기 결과물을 패키지 단위로 분리되도록 2차 절단하는 단계로 이루어진 칩 패키지 제조방법.
  24. 제23항에 있어서,
    상기 1차 절단단계와 상기 2차 절단단계를 각각 브레이드를 이용하여 수행되며,
    상기 2차 절단단계에 사용되는 브레이드는 상기 2차 절단단계에서 사용되는 브레이드보다 폭이 작은 것을 특징으로 하는 칩 패키지 제조방법.
  25. 제20항에 있어서,
    상기 칩은 다이오드 소자인 것을 특징으로 하는 칩 패키지 제조방법.
  26. 제20항에 있어서,
    상기 칩은 트랜지스터 소자이며,
    상기 칩의 상면 및 하면 중 어느 한 면에 형성된 단자는 두 개이며, 상기 기판에 형성된 도전성 비아홀은 상기 두 개의 단자 위치에 대응하도록 소정의 간격으로 한 쌍 단위로 형성된 것을 특징으로 하는 칩 패키지 제조방법.
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