KR20190140210A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20190140210A
KR20190140210A KR1020180066715A KR20180066715A KR20190140210A KR 20190140210 A KR20190140210 A KR 20190140210A KR 1020180066715 A KR1020180066715 A KR 1020180066715A KR 20180066715 A KR20180066715 A KR 20180066715A KR 20190140210 A KR20190140210 A KR 20190140210A
Authority
KR
South Korea
Prior art keywords
semiconductor
package
semiconductor chip
chip
disposed
Prior art date
Application number
KR1020180066715A
Other languages
English (en)
Other versions
KR102519571B1 (ko
Inventor
김길수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180066715A priority Critical patent/KR102519571B1/ko
Priority to US16/419,782 priority patent/US10978432B2/en
Priority to CN201910499196.6A priority patent/CN110581121A/zh
Publication of KR20190140210A publication Critical patent/KR20190140210A/ko
Application granted granted Critical
Publication of KR102519571B1 publication Critical patent/KR102519571B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 패키지는 제 1 반도체 패키지, 상기 제 1 반도체 패키지 상의 제 2 반도체 패키지 및 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 연결 단자들을 포함하되, 상기 제 1 반도체 패키지는, 제 1 패키지 기판, 상기 제 1 패키지 기판 상에 배치되고, 서로 대향하는 제 1 면과 제 2 면을 포함하는 제 1 반도체 칩, 상기 제 1 면은 상기 제 2 반도체 패키지와 인접하고, 상기 제 1 반도체 칩의 상기 제 1 면과 상기 연결 단자들 사이의 연결 패드들 및 상기 제 1 패키지 기판 상에 배치되며, 상기 제 1 반도체 칩의 측면들을 덮는 몰딩막을 포함하되, 상기 몰딩막은 상기 연결 단자들과 이격될 수 있다.

Description

반도체 패키지{A semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 개선된 반도체 패키지에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터들을 저장하는 기억 소자, 데이터를 연산처리하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 반도체 패키지, 상기 제 1 반도체 패키지 상의 제 2 반도체 패키지 및 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 연결 단자들을 포함하되, 상기 제 1 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되고, 서로 대향하는 제 1 면과 제 2 면을 포함하는 반도체 칩, 상기 제 1 면은 상기 제 2 반도체 패키지와 인접하고, 상기 반도체 칩의 상기 제 1 면과 상기 연결 단자들 사이의 연결 패드들 및 상기 패키지 기판 상에 배치되며, 상기 반도체 칩의 측면들을 덮는 몰딩막을 포함하되, 상기 몰딩막은 상기 연결 단자들과 이격될 수 있다. 본 발명의 실시예에 따른 반도체 패키지는 제 1 반도체 패키지, 상기 제 1 반도체 패키지 상의 제 2 반도체 패키지 및 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 연결 단자들을 포함하되, 상기 제 1 반도체 패키지는:
패키지 기판, 상기 패키지 기판 상에 배치되고, 서로 대향하는 제 1 면과 제 2 면을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제 2 면과 상기 패키지 기판 사이의 칩 단자들, 상기 연결 단자들과 상기 반도체 칩의 상기 제 1 면 사이에 배치되는 연결 패드들을 포함하되, 상기 반도체 칩은, 상기 연결 패드들이 배치되는 제 1 부분 및 상기 제 1 부분과 상기 반도체 칩의 일측면 사이에 위치하는 제 2 부분을 포함하되, 상기 반도체 칩의 상기 제 2 부분은 상기 반도체 칩의 상기 제 1 부분의 상기 제 1 면으로부터 리세스될 수 있다.
본 발명의 실시예에 따르면, 수직으로 적층된 제 1 반도체 패키지와 제 2 반도체 패키지 사이에 배치된 연결 단자들이 제 1 반도체 패키지에 포함된 제 1 반도체 칩의 비활성면 상에 배치된 연결 패드들 상에 배치될 수 있다. 제 1 반도체 패키지와 제 2 반도체 패키지는 이들 사이에 어떠한 구조물 없이 연결 단자들 및 연결 패드들을 통해 서로 연결될 수 있다. 따라서, 제 1 반도체 칩의 두께를 증가할 수 있어, 제 1 반도체 패키지의 열 방출 특성이 개선될 수 있다.
본 발명의 실시예에 따르면, 제 2 반도체 패키지는 연결 단자들, 연결 패드들 및 제 1 반도체 칩의 비활성면과 제 1 패키지 기판 사이에 배치된 본딩 와이어들을 통해 제 1 반도체 패키지와 연결될 수 있다. 이에 따라, 제 1 반도체 패키지의 폭을 증가하지 않고, 많은 수의 신호 단자들(예를 들어, 본딩 와이어들)이 제공되어, 반도체 패키지의 전기적 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 제 1 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 실시예에 따른 칩 기판의 일부를 나타낸 평면도이다.
도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 실시예에 따른 제 1 반도체 패키지를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 제 1 반도체 패키지(100), 제 1 반도체 패키지(100) 상의 제 2 반도체 패키지(200), 및 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이의 연결 단자들(300)을 포함할 수 있다. 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200)는 서로 수직으로 적층될 수 있다.
제 1 반도체 패키지(100)는 제 1 패키지 기판(101), 제 1 반도체 칩(111), 칩 단자들(131), 연결 패드들(151), 본딩 패드들(153), 연결 패턴들(155), 본딩 와이어들(161), 및 제 1 몰딩막(171)을 포함할 수 있다.
제 1 반도체 칩(111)은 제 1 패키지 기판(101) 상에 배치될 수 있다. 제 1 패키지 기판(101)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 제 1 패키지 기판(101)은 제 1 패드들(103)을 포함할 수 있다. 제 1 패드들(103)은 제 1 패키지 기판(101)의 상면 상에 배치될 수 있다. 제 1 패드들(103)은 제 1 패키지 기판(101)의 가장자리의 상면 상에 배치될 수 있다. 평면적 관점에서, 도 1에 도시된 것과 같이, 제 1 패드들(103)은 제 1 반도체 칩(111)을 사이에 두고 제 1 방향(X)으로 마주볼 수 있다. 예를 들어, 제 1 패키지 기판(101)의 제 1 측면(101a)과 인접하는 제 1 패드들(103)과 제 1 측면(101a)에 대향하는 제 2 측면(101b)과 인접하는 제 1 패드들(103)은 제 1 방향(X)으로 서로 마주볼 수 있다. 제 1 패드들(103)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 일렬로 배열될 수 있다. 이와 달리, 도면에 도시하지 않았지만, 제 1 패드들(103)은 제 1 패키지 기판(101)의 둘레의 상면 상에 배치될 수 있다. 즉, 제 1 패드들(103)은 제 1 패키지 기판(101)의 4개의 측면들을 따라 제 1 패키지 기판(101)의 상면 상에 배치될 수 있다.
외부 단자들(109)이 제 1 패키지 기판(101)의 상면에 대향하는 하면 상에 배치될 수 있다. 외부 단자들(109)은 제 1 패키지 기판(101)을 외부장치에 전기적으로 연결할 수 있다. 외부 단자들(109)은 예를 들어, 솔더범프 또는 솔더볼을 포함할 수 있다.
제 1 반도체 칩(111)은 제 1 패드들(103)을 노출하도록 제 1 패키지 기판(101)의 상면 상에 배치될 수 있다. 제 1 반도체 칩(111)은 서로 대향하는 제 1 면(113) 및 제 2 면(115)을 포함할 수 있다. 제 1 면(113)은 제 2 반도체 패키지(200)와 인접할 수 있고, 제 2 면(115)은 제 1 패키지 기판(101)과 인접할 수 있다. 일 예에 있어서, 제 1 반도체 칩(111)의 제 1 면(113)은 비활성면일 수 있고, 제 1 반도체 칩(111)의 제 2 면(115)은 활성면일 수 있다. 활성면은 제 1 반도체 칩(111)이 제 1 패키지 기판(101)과 연결하기 위한 연결 단자들(예를 들어, 솔더볼 또는 본딩 와이어들)이 제공되는 면일 수 있다. 제 1 반도체 칩(111)은 서로 대향하는 제 1 측면(121) 및 제 2 측면(123)을 포함할 수 있다. 제 1 반도체 칩(111)의 제 1 측면(121)은 제 1 패키지 기판(101)의 제 1 측면(101a)과 인접하며, 서로 평행할 수 있다. 제 1 반도체 칩(111)의 제 2 측면(123)은 제 1 패키지 기판(101)의 제 2 측면(101b)과 인접하며, 서로 평행할 수 있다.
제 1 반도체 칩(111)은 반도체막(117)과 집적회로 구조체(119)를 포함할 수 있다. 반도체막(117)은 집적회로 구조체(119)의 상면 상에 배치될 수 있다. 제 1 반도체 칩(111)의 제 1 면(113)은 반도체막(117)의 상면에 해당할 수 있고, 제 1 반도체 칩(111)의 제 2 면(115)은 집적회로 구조체(119)의 하면에 해당할 수 있다. 반도체막(117)은 예를 들어, 실리콘막일 수 있다. 집적회로 구조체(119)는 반도체막(117)의 상면에 대향하는 하면 상에 적층된 절연막들(미도시)과 반도체막(117)의 하면 상에 배치된 적어도 하나의 트랜지스터(미도시)를 포함할 수 있다. 적어도 하나의 트랜지스터는 제어회로 및/또는 전원회로의 일부일 수 있다. 일 예에 있어서, 제 1 반도체 칩(111)은 로직 반도체 칩일 수 있다.
제 1 반도체 칩(111)은 제 1 부분(PA1), 제 1 부분(PA1)의 일 측의 제 2 부분(PA2) 및 제 1 부분(PA1)의 타 측의 제 3 부분(PA3)을 포함할 수 있다. 예를 들어, 제 2 부분(PA2)은 제 1 반도체 칩(111)의 제 1 측면(121)과 제 1 부분(PA1)의 일측벽 사이에 위치할 수 있다. 제 3 부분(PA3)은 제 1 부분(PA1)의 일측벽과 대향하는 타측벽과 제 1 반도체 칩(111)의 제 2 측면(123) 사이에 위치할 수 있다. 제 1 부분(PA1)은 제 2 부분(PA2)과 제 3 부분(PA3) 사이에 위치할 수 있다. 제 2 부분(PA2) 및 제 3 부분(PA3)은 제 1 부분(PA1)의 제 1 면(113)으로부터 리세스될 수 있다. 즉, 제 2 부분(PA2)의 제 1 면(113) 및 제 3 부분(PA3)의 제 1 면(113)은 제 1 부분(PA1)의 제 1 면(113) 보다 제 1 반도체 칩(111)의 제 2 면(115)에 인접할 수 있다.
칩 단자들(131)이 제 1 패키지 기판(101)과 제 1 반도체 칩(111)의 제 2 면(115) 사이에 배치될 수 있다. 칩 단자들(131)은 제 1 반도체 칩(111)의 제 2 면(115) 상에 배치된 적어도 하나의 트랜지스터와 전기적으로 연결될 수 있다. 칩 단자들(131)은 제 1 반도체 칩(111)과 제 1 패키지 기판(101) 사이를 연결할 수 있다. 구체적으로, 칩 단자들(131)은 제 1 반도체 칩(111)과 외부 단자들(109) 사이를 연결할 수 있다. 칩 단자들(131)은 예를 들어, 솔더볼일 수 있다.
연결 패드들(151)이 제 1 반도체 칩(111)의 제 1 면(113) 상에 배치될 수 있다. 예를 들어, 연결 패드들(151)은 제 1 반도체 칩(111)의 제 1 부분(PA1)의 제 1 면(113) 상에 배치될 수 있다. 연결 패드들(151)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 본딩 패드들(153)이 제 1 반도체 칩(111)의 제 2 부분(PA2)의 제 1 면(113) 및 제 3 부분(PA3)의 제 1 면(113) 상에 배치될 수 있다. 본딩 패드들(153)은 제 2 방향(Y)으로 일렬로 배열될 수 있다. 이와 달리, 도면에 도시하지 않았지만, 본딩 패드들(153)은 제 1 반도체 칩(111)의 둘레를 따라 제 1 면(113) 상에 배치될 수 있다.
제 1 절연막(154)이 제 1 반도체 칩(111)의 제 1 면(113) 상에 배치될 수 있다. 제 1 절연막(154)은 연결 패드들(151) 및 본딩 패드들(153)을 노출할 수 있다. 제 1 절연막(154)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 제 1 절연막(154)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
연결 패턴들(155)이 제 1 반도체 칩(111)의 제 1 면(113) 상에 배치될 수 있다. 예를 들어, 연결 패턴들(155)은 제 1 절연막(154) 상에 배치될 수 있다. 연결 패턴들(155)은 서로 간격을 두고 이격 배치될 수 있다. 연결 패턴들(155)은 연결 패드들(151)에 대응하여 배치될 수 있으며, 본딩 패드들(153) 쪽으로 연장할 수 있다. 예를 들어, 하나의 연결 패턴(155)의 일단은 하나의 연결 패드(151)와 접촉할 수 있고, 하나의 연결 패턴(155)의 타단은 하나의 본딩 패드(153)와 접촉할 수 있다. 즉, 하나의 연결 패턴(155)은 하나의 연결 패드(151)와 하나의 본딩 패드(153) 사이를 전기적으로 연결할 수 있다. 연결 패턴들(155)은 하나의 금속막 또는 복수 개의 금속막들을 포함할 수 있다. 연결 패턴들(155)은 예를 들어, 알루미늄(Al), 니켈(Ni) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제 2 절연막(156)이 제 1 절연막(154) 상에 배치될 수 있다. 제 2 절연막(156)은 제 1 절연막(154) 상에 배치된 연결 패턴들(155)을 덮을 수 있다. 제 2 절연막(156)은 연결 패드들(151) 및 본딩 패드들(153)을 노출할 수 있다. 제 2 절연막(156)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 제 2 절연막(156)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제 1 본딩 와이어들(161)이 제 1 반도체 칩(111)의 제 1 면(113)과 제 1 패키지 기판(101) 사이에 배치될 수 있다. 제 1 본딩 와이어들(161)의 제 1 반도체 칩(111)의 제 2 부분(PA2) 및 제 3 부분(PA3) 상에 배치될 수 있다. 제 1 본딩 와이어들(161)은 제 2 방향(Y)으로 배열될 수 있다. 제 1 본딩 와이어들(161) 각각은 하나의 본딩 패드(153)와 하나의 제 1 패드(103) 사이에 배치될 수 있다. 제 1 본딩 와이어들(161)은 본딩 패드들(153)과 제 1 패드들(103) 사이를 연결할 수 있다. 제 1 본딩 와이어들(161)은 본딩 패드들(153)과 연결 패턴들(155)을 통해 연결 패드들(151)과 연결될 수 있다.
제 1 몰딩막(171)이 제 1 패키지 기판(101) 상에 배치될 수 있다. 제 1 몰딩막(171)은 제 1 패키지 기판(101)과 제 1 반도체 칩(111)의 제 2 면(115) 사이의 공간을 채울 수 있다. 제 1 몰딩막(171)은 제 1 반도체 칩(111)의 측면들과 제 1 본딩 와이어들(161)을 덮을 수 있다. 제 1 몰딩막(171)의 상면은 제 2 절연막(156)의 상면과 공면을 이룰 수 있다. 제 1 몰딩막(171)은 제 1 반도체 칩(111)의 제 2 부분(PA2) 및 제 3 부분(PA3)과 수직으로 중첩할 수 있고, 제 1 반도체 칩(111)의 제 1 부분(PA1)과 수직으로 중첩하지 않을 수 있다. 제 1 몰딩막(171)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)일 수 있다.
제 2 반도체 패키지(200)가 제 1 반도체 패키지(100) 상에 배치될 수 잇다. 제 2 반도체 패키지(200)은 제 1 반도체 패키지(100) 상에 수직으로 적층될 수 있다. 제 2 반도체 패키지(200)는 제 2 패키지 기판(201), 제 2 반도체 칩들(211), 제 2 본딩 와이어들(221), 및 제 2 몰딩막(231)을 포함할 수 있다.
제 2 패키지 기판(201)은 제 1 반도체 패키지(100) 상에 배치될 수 있다. 제 2 패키지 기판(201)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 제 2 반도체 칩들(211)이 제 2 패키지 기판(201)의 상면 상에 차례로 적층될 수 있다. 제 2 반도체 칩들(211)은 접착막들(213)에 의해 제 2 패키지 기판(201)의 상면 상에 부착될 수 있다. 제 2 본딩 와이어들(221)이 제 2 반도체 칩들(211)과 제 2 패키지 기판(201) 사이에 배치될 수 있다. 제 2 본딩 와이어들(221)은 제 2 반도체 칩들(211)과 제 2 패키지 기판(201) 사이를 전기적으로 연결할 수 있다.
제 2 몰딩막(231)이 제 2 패키지 기판(201) 상에 배치될 수 있다. 제 2 몰딩막(231)은 제 2 반도체 칩들(211) 및 제 2 본딩 와이어들(221)을 덮을 수 있다. 제 2 몰딩막(231)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)일 수 있다. 일 예에 있어서, 제 2 반도체 패키지(200)의 폭(W2)은 제 1 반도체 패키지(100)의 폭(W1) 보다 작을 수 있다(W2<W1).
연결 단자들(300)이 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이에 배치될 수 있다. 연결 단자들(300)은 제 2 패키지 기판(201)의 상면에 대향하는 하면과 연결 패드들(151) 사이에 배치될 수 있다. 연결 단자들(300)은 제 1 몰딩막(171)과 이격될 수 있다. 연결 단자들(300)은 연결 패드들(151)과 접촉할 수 있으며, 서로 연결될 수 있다. 다시 말해, 제 2 반도체 칩들(211)은 연결 단자들(300), 연결 패드들(151), 연결 패턴들(155), 제 1 본딩 와이어들(161), 및 제 1 패키지 기판(101)을 통해 제 1 반도체 칩(111) 및/또는 외부 단자들(109)과 연결될 수 있다.
본 발명의 실시예에 따르면, 연결 단자들(300)이 제 1 반도체 칩(111)의 비활성면 상에 배치된 연결 패드들(151) 상에 배치되어, 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이에 어떠한 구조물 없이 연결 단자들(300)과 연결 패드들(151)을 통해 서로 연결될 수 있다. 이에 따라, 제 1 반도체 칩(111)의 두께를 증가할 수 있어, 제 1 반도체 패키지(100)의 열 방출 특성이 개선될 수 있다.
본 발명의 실시예에 따르면, 제 2 반도체 패키지(200)는 연결 단자들(300), 연결 패드들(151), 연결 패턴들(155), 및 제 1 본딩 와이어들(161)을 통해 제 1 반도체 패키지(100)와 연결될 수 있다. 이에 따라, 제 1 반도체 패키지(100)의 폭을 증가하지 않고 많은 수의 신호 단자들(예를 들어, 본딩 와이어들)을 제공할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 설명한 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다.
도 3을 참조하면, 수동 소자들(400)이 제 1 패키지 기판(101)의 상면 상에 배치될 수 있다. 수동 소자들(400)은 제 1 패키지 기판(101)의 상면 상에 배치된 제 2 패드들(104)과 연결될 수 있다. 수동 소자들(400)은 저항(resistor), 커패시터(capacitor), 인덕터(inductor), 써미스터(thermistor), 오실레이터(oscillator), 페라이트 비드(ferrite bead), 안테나(antenna), 배리스터(varistor), 및 크리스탈(crystal) 중에서 선택되는 하나 이상일 수 있다. 그러나, 여기에 한정되는 것은 아니며 다른 임의의 수동 소자도 될 수 있다. 수동소자들(400)은 능동소자인 반도체 칩의 신소 처리 속도를 높이거나, 필터링 기능을 수행할 수 있다. 본 발명의 실시예에 있어서, 제 1 본딩 와이어들(161)을 사용함에 따라 제 1 패키지 기판(101)의 가장자리의 공간이 확보될 수 있다. 확보된 제 1 패키지 기판(101)의 가장자리 상에 수동 소자들(400)을 배치함으로써 반도체 패키지(1)의 전기적 특성이 향상될 수 있다.
제 1 몰딩막(171)은 제 1 패키지 기판(101)의 상면 상에 배치되며, 제 1 반도체 칩(111)의 측면들, 수동 소자들(400) 및 제 1 본딩 와이어들(161)을 덮을 수 있다. 제 1 몰딩막(171)은 제 1 반도체 칩(111)의 제 2 부분(PA2) 및 제 3 부분(PA3)과 수직으로 중첩할 수 있고, 제 1 반도체 칩(111)의 제 1 부분(PA1)과 수직으로 중첩하지 않을 수 있다. 제 1 몰딩막(171)은 연결 단자들(300)과 이격될 수 있다. 일 예에 있어서, 제 1 몰딩막(171)의 상면은 제 2 절연막(156)의 상면보다 높은 레벨에 위치할 수 있다. 본 발명의 실시예에 있어서, 제 1 반도체 패키지(100)와 제 2 반도체 패키지(200) 사이의 공간이 충분할 경우, 제 1 반도체 칩(111)의 제 2 부분(PA2) 및 제 3 부분(PA3)은 제 1 반도체 칩(111)의 제 1 부분(PA1)의 제 1 면(113)으로부터 리세스되지 않을 수 있다. 이에 따라, 제 1 반도체 칩(111)의 제 1 부분(PA1)의 제 1 면(113), 제 2 부분(PA2)의 제 1 면(113), 및 제 3 부분(PA3)의 제 1 면(113)은 공면을 이룰 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2, 및 도 3을 설명한 반도체 패키지와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다.
도 4를 참조하면, 제 1 반도체 패키지(100)의 폭(W1)과 제 2 반도체 패키지(200)의 폭(W2)은 서로 동일할 수 있다(W1=W2).
도 5는 본 발명의 실시예에 따른 칩 기판의 일부를 나타낸 평면도이다. 도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 5 및 도 6을 참조하면, 칩 기판(11)이 제공될 수 있다. 칩 기판(11)은 소자 영역들(DR) 및 소자 영역들(DR)을 정의하는 스크라이브 영역(SR)을 포함할 수 있다. 스크라이브 영역(SR)은 제 1 방향(X)으로 연장하는 제 1 영역(RG1) 및 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장하는 제 2 영역(RG2)을 포함할 수 있다. 후속 공정에서 칩 기판(11)은 스크라이브 영역(SR)을 따라 절단될 수 있다. 분리된 칩 기판(11)의 소자 영역들(DR)은 반도체 칩으로 사용될 수 있다.
칩 기판(11)은 반도체막(117) 및 집적회로 구조체(119)를 포함할 수 있다. 반도체막(117)은 베어 웨이퍼(bare wafer)일 수 있다. 반도체막(117)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 집적회로 구조체(119)가 반도체막(117)의 하면 상에 배치될 수 있다. 집적회로 구조체(119)는 반도체막(117)의 하면 상에 차례로 적층된 절연막들(미도시)과 반도체막(117)의 하면 상에 배치된 적어도 하나의 트랜지스터(미도시)를 포함할 수 있다. 일 예에 있어서, 칩 기판(11)은 서로 대향하는 제 1 면(113) 및 제 2 면(115)을 포함할 수 있다. 칩 기판(11)의 제 1 면(113)은 반도체막(117)의 상면에 해당할 수 있고, 칩 기판(11)의 제 2 면(115)은 집적회로 구조체(119)의 하면에 해당할 수 있다. 제 1 면(113)은 칩 기판(11)의 비활성면에 해당할 수 있고, 제 2 면(115)은 칩 기판(11)의 활성면에 해당할 수 있다.
칩 단자들(131)이 칩 기판(11)의 제 2 면(115) 상에 형성될 수 있다. 칩 단자들(131)은 예를 들어, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 칩 단자들(131)은 스퍼터링(sputtering) 공정, 펄스 도금이나 직류 도금 등의 도금 공정, 솔더링 공정 또는 접착 공정에 의해 형성될 수 있다. 지지부(500)가 칩 기판(11)의 제 2 면(115) 상에 제공될 수 있다. 지지부(500)은 칩 단자들(131)은 덮을 수 있다. 지지부(500)는 칩 기판(11)을 다루기 위한 웨이퍼 지지용 시스템(Wafer Supporting System)일 수 있다. 지지부(500)는 접착 물질을 포함할 수 있으며, 예를 들어, 에폭시, 실리콘 재질의 절연성막, 또는 테이프일 수 있다.
도 7을 참조하면, 리세스 영역들(RR)이 칩 기판(11) 내에 형성될 수 있다. 리세스 영역들(RR)은 스크라이브 영역(SR)의 제 2 영역들(RG2)을 따라 형성될 수 있다. 리세스 영역들(RR)은 스크라이브 영역(SR)의 제 2 영역들(RG2) 상에서, 칩 기판(11)의 제 1 면(113)을 식각하여 형성될 수 있다. 이때, 리세스 영역들(RR)은 스크라이브 영역(SR)의 제 1 영역들(RG1) 상에 형성되지 않을 수 있다. 리세스 영역들(RR)의 바닥면들은 칩 기판(11)의 소자 영역들(DR)의 제 1 면(113) 보다 칩 기판(11)의 제 2 면(115)에 인접할 수 있다. 리세스 영역들(RR)을 형성하는 식각 공정 시, 스크라이브 영역(SR)의 제 2 영역들(RG2)과 인접하는 칩 기판(11)의 소자 영역들(DR)의 가장자리 부분들이 식각될 수 있다. 따라서, 리세스 영역들(RR) 각각은 리세스 영역(RR)과 인접하며 제 1 방향(X)으로 마주보는 소자 영역들(DR)의 측부들 쪽으로 확장될 수 있다. 리세스 영역들(RR)의 폭들(W3)은 스크라이브 영역(SR)의 제 2 영역들(RG2)의 폭들(W4)보다 클 수 있다(W3>W4). 리세스 영역들(RR)은 건식 식각 공정 또는 레이저 식각 공정으로 형성될 수 있다.
도 8을 참조하면, 연결 패드들(151) 및 본딩 패드들(153)이 칩 기판(11)의 제 1 면(113) 상에 형성될 수 있다. 연결 패드들(151)은 칩 기판(11)의 소자 영역들(DR)의 제 1 면(113) 상에 형성될 수 있고, 본딩 패드들(153)은 리세스 영역들(RR)의 바닥면들(즉, 리세스 영역들(RR)의 제 1 면(113)) 상에 형성될 수 있다. 연결 패드들(151) 및 본딩 패드들(153)은 칩 기판(11)의 제 1 면(113) 상에 금속막(미도시)을 형성하고, 금속막을 패터닝하여 형성될 수 있다.
제 1 절연막(154)이 칩 기판(11)의 제 1 면(113) 상에 형성될 수 있다. 제 1 절연막(154)은 칩 기판(11)의 제 1 면(113) 상에 제 1 절연막(154)을 형성하고, 연결 패드들(151) 및 본딩 패드들(153)이 노출되도록 제 1 절연막(154)을 패터닝하여 형성될 수 있다. 제 1 절연막(154)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 제 1 절연막(154)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
연결 패턴들(155)이 제 1 절연막(154) 상에 형성될 수 있다. 연결 패턴들(155)은 제 1 절연막(154) 상에 금속막(미도시)을 형성하고, 금속막을 패터닝하여 형성될 수 있다. 연결 패턴들(155)은 연결 패드들(151)과 본딩 패드들(153) 사이를 연결할 수 있다. 연결 패턴들(155)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 연결 패턴들(155)은 예를 들어, 알루미늄(Al), 니켈(Ni), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제 2 절연막(156)이 연결 패턴들(155) 상에 형성될 수 있다. 제 2 절연막(156)은 연결 패턴들(155) 및 제 1 절연막(154)을 덮도록 제 2 절연막(156)을 형성하고, 연결 패드들(151) 및 본딩 패드들(153)이 노출되도록 제 2 절연막(156)을 패터닝하여 형성될 수 있다. 제 2 절연막(156)은 제 1 절연막(154) 및 연결 패턴들(155)을 덮을 수 있다. 제 2 절연막(156)은 단일막 또는 복수 개의 막들로 형성될 수 있다. 제 2 절연막(156)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 9를 참조하면, 절단 공정을 수행하여 칩 기판(11)을 절단할 수 있다. 절단 공정은 칩 기판(11)의 스크라이브 영역(SR)을 따라 칩 기판(11)을 절단하여 수행될 수 있다. 칩 기판(11)의 스크라이브 영역(SR) 상에 형성된 제 2 절연막(156), 기판(201)의 스크라이브 영역(SR) 상에 형성된 제 1 절연막(154), 칩 기판(11), 및 칩 기판(11)의 스크라이브 영역(SR) 상에 형성된 지지부(500)가 절단 공정에서 차례로 절단될 수 있다. 절단 공정으로 인해, 하나의 칩 기판(11)이 복수 개의 제 1 반도체 칩들(111)로 분리될 수 있다. 일 예에 있어서, 제 1 반도체 칩들(111)은 로직 반도체 칩들일 수 있다.
절단 공정 후에, 칩 단자들(131)을 덮는 지지부(500)는 제거될 수 있다. 이와 다르게, 지지부(500)는 절단 공정 전에 제거될 수 있다.
도 10을 참조하면, 제 1 패키지 기판(101)을 준비할 수 있다. 제 1 패키지 기판(101)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 제 1 패키지 기판(101)은 제 1 패드들(103)을 포함할 수 있다. 제 1 패드들(103)은 제 1 패키지 기판(101)의 상면 상에 배치될 수 있다. 외부 단자들(109)이 패키지 기판(101)의 상면에 대향하는 하면 상에 형성될 수 있다. 외부 단자들(109)은 솔더볼 또는 솔더 범프를 포함할 수 있다. 외부 단자들(109)의 형성 순서는 이에 한정하지 않는다.
제 1 반도체 칩들(111) 각각이 제 1 패키지 기판(101) 상에 실장될 수 있다. 칩 단자들(131)이 제 1 패키지 기판(101)의 상면 상에 배치될 수 있다. 제 1 반도체 칩(111)은 제 1 패키지 기판(101) 상에 플립칩 본딩 방법을 통해 실장될 수 있다. 제 1 본딩 와이어들(161)이 본딩 패드들(153)과 제 1 패드들(103) 사이에 배치할 수 있으며, 이들 사이를 서로 연결할 수 있다. 제 1 본딩 와이어들(161)은 예를 들어, 금(Au)을 포함할 수 있다.
제 1 몰딩막(171)이 제 1 패키지 기판(101) 상에 형성될 수 있다. 제 1 몰딩막(171)은 제 2 절연막(156)의 상면 상에 제 1 패키지 기판(101)과 평행한 금형(미도시)을 배치하고, 금형과 제 1 패키지 기판(101) 사이의 공간에 몰딩 물질을 채워 형성될 수 있다. 제 1 몰딩막(171)은 제 1 패키지 기판(101)과 제 1 반도체 칩(111)의 제 2 면(115) 사이의 공간을 채우고, 제 1 패키지 기판(101)의 측면들, 제 1 본딩 와이어들(161), 및 본딩 패드들(153)을 덮도록 형성될 수 있다. 일 예로, 제 1 몰딩막(171)의 상면은 제 2 절연막(156)의 상면과 공면을 이루도록 형성될 수 있다. 다른 예로, 제 1 몰딩막(171)의 상면은 제 2 절연막(156)의 상면보다 높게 형성될 수 있다. 제 1 몰딩막(171)은 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
지금까지, 도 6 내지 도 10을 참조하여 제 1 반도체 패키지(100)의 제조 방법에 대해서 설명하였다. 후속 공정부터는 제 2 반도체 패키지(200)의 형성 방법과, 반도체 패키지(1)의 형성 방법을 설명하도록 한다.
다시 도 2를 참조하면, 제 2 반도체 패키지(200)를 형성할 수 있다. 제 2 반도체 패키지(200)는 제 2 패키지 기판(201), 제 2 반도체 칩들(211), 및 제 2 몰딩막(231)을 포함할 수 있다. 제 2 패키지 기판(201)을 준비할 수 있다. 제 2 패키지 기판(201)은 예를 들어, 인쇄회로기판(PCB)일 수 있다. 제 2 반도체 칩들(211)이 제 2 패키지 기판(201)의 상면 상에 실장될 수 있다. 제 2 반도체 칩들(211)은 접착막들(213)을 사용하여 제 2 패키지 기판(201)의 상면 상에 부착될 수 있다. 제 2 반도체 칩들(211)은 예를 들어, 메모리 반도체 칩들일 수 있다.
제 2 본딩 와이어들(221)이 제 2 반도체 칩들(211)과 제 2 패키지 기판(201) 사이를 연결하도록 형성될 수 있다. 제 2 본딩 와이어들(221)은 예를 들어, 금(Au)을 포함할 수 있다. 제 2 몰딩막(231)이 제 2 패키지 기판(201) 상에 형성될 수 있다. 제 2 몰딩막(231)은 제 2 패키지 기판(201)의 상면을 덮고, 제 2 반도체 칩들(211) 및 제 2 본딩 와이어들(221)을 덮을 수 있다. 제 2 몰딩막(231)은 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다.
연결 단자들(300)이 제 2 패키지 기판(201)의 상면에 대향하는 하면 상에 배치될 수 있다. 연결 단자들(300)은 제 2 패키지 기판(201)의 상면 상에 솔더링 공정을 수행하여 형성될 수 있다. 이와 달리, 연결 단자들(300)은 연결 패드들(151) 상에 형성될 수 있다. 예를 들어, 연결 단자들(300)을 형성하기 위한 솔더링 공정이 연결 패드들(151) 상에서 수행될 수 있다.
연결 단자들(300)이 형성된 제 2 반도체 패키지(200)을 제 1 반도체 패키지(100) 상에 실장할 수 있다. 연결 단자들(300)은 연결 패드들(151) 상에 배치될 수 있다. 제 2 반도체 패키지(200)가 제 1 반도체 패키지(100) 상에 실장됨에 따라, 반도체 패키지(1)가 형성될 수 있다. 반도체 패키지(1)는 패키지 온 패키지(Package On Package; POP)일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 반도체 패키지;
    상기 제 1 반도체 패키지 상의 제 2 반도체 패키지; 및
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 연결 단자들을 포함하되,
    상기 제 1 반도체 패키지는:
    패키지 기판;
    상기 패키지 기판 상에 배치되고, 서로 대향하는 제 1 면과 제 2 면을 포함하는 반도체 칩, 상기 제 1 면은 상기 제 2 반도체 패키지와 인접하고;
    상기 반도체 칩의 상기 제 1 면과 상기 연결 단자들 사이의 연결 패드들; 및
    상기 패키지 기판 상에 배치되며, 상기 반도체 칩의 측면들을 덮는 몰딩막을 포함하되,
    상기 몰딩막은 상기 연결 단자들과 이격된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩의 상기 제 2 면과 상기 패키지 기판 사이의 칩 단자들을 더 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 반도체 칩은,
    상기 연결 패드들이 배치되는 제 1 부분; 및
    상기 제 1 부분과 상기 반도체 칩의 일측면 사이에 위치하는 제 2 부분을 포함하되,
    상기 반도체 칩의 상기 제 2 부분은 상기 반도체 칩의 상기 제 1 부분의 상기 제 1 면으로부터 리세스된 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 반도체 칩의 상기 제 1 면과 상기 패키지 기판 사이에 배치된 본딩 와이어들을 더 포함하되,
    상기 본딩 와이어들은 상기 반도체 칩의 상기 제 2 부분 상에 배치되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩의 상기 제 1 면과 상기 패키지 기판 사이에 배치된 본딩 와이어들을 더 포함하되,
    상기 몰딩막은 상기 본딩 와이어들을 덮는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 연결 단자들은 상기 연결 패드들과 접촉하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 칩의 상기 제 1 면과 상기 패키지 기판 사이에 배치된 본딩 와이어들; 및
    상기 반도체 칩의 상기 제 1 면 상에 배치되며, 상기 연결 패드들과 상기 본딩 와이어들 사이를 연결하는 연결 패턴들을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 패키지 기판 상의 수동 소자를 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 칩의 상기 제 1 면 상에 배치되며, 상기 연결 패드들을 노출하는 절연막을 더 포함하되,
    상기 몰딩막의 상면은 상기 절연막의 상면과 공면을 이루는 반도체 패키지.
  10. 제 1 반도체 패키지;
    상기 제 1 반도체 패키지 상의 제 2 반도체 패키지; 및
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 연결 단자들을 포함하되,
    상기 제 1 반도체 패키지는:
    패키지 기판;
    상기 패키지 기판 상에 배치되고, 서로 대향하는 제 1 면과 제 2 면을 포함하는 반도체 칩;
    상기 반도체 칩의 상기 제 2 면과 상기 패키지 기판 사이의 칩 단자들;
    상기 연결 단자들과 상기 반도체 칩의 상기 제 1 면 사이에 배치되는 연결 패드들을 포함하되,
    상기 반도체 칩은:
    상기 연결 패드들이 배치되는 제 1 부분; 및
    상기 제 1 부분과 상기 반도체 칩의 일측면 사이에 위치하는 제 2 부분을 포함하되,
    상기 반도체 칩의 상기 제 2 부분은 상기 반도체 칩의 상기 제 1 부분의 상기 제 1 면으로부터 리세스된 반도체 패키지.
KR1020180066715A 2018-06-11 2018-06-11 반도체 패키지 KR102519571B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180066715A KR102519571B1 (ko) 2018-06-11 2018-06-11 반도체 패키지
US16/419,782 US10978432B2 (en) 2018-06-11 2019-05-22 Semiconductor package
CN201910499196.6A CN110581121A (zh) 2018-06-11 2019-06-10 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180066715A KR102519571B1 (ko) 2018-06-11 2018-06-11 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20190140210A true KR20190140210A (ko) 2019-12-19
KR102519571B1 KR102519571B1 (ko) 2023-04-10

Family

ID=68765274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180066715A KR102519571B1 (ko) 2018-06-11 2018-06-11 반도체 패키지

Country Status (3)

Country Link
US (1) US10978432B2 (ko)
KR (1) KR102519571B1 (ko)
CN (1) CN110581121A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117423673A (zh) * 2022-07-08 2024-01-19 长鑫存储技术有限公司 一种半导体封装件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150054551A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035235B2 (en) 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
KR20120035297A (ko) 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
KR20120110451A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 반도체 패키지
KR101909200B1 (ko) 2011-09-06 2018-10-17 삼성전자 주식회사 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지
US8906743B2 (en) 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
US20140252561A1 (en) 2013-03-08 2014-09-11 Qualcomm Incorporated Via-enabled package-on-package
US20150206866A1 (en) 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Package and Methods of Forming Same
US9653442B2 (en) 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
KR101594492B1 (ko) 2014-06-02 2016-02-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150054551A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지

Also Published As

Publication number Publication date
US10978432B2 (en) 2021-04-13
KR102519571B1 (ko) 2023-04-10
US20190378826A1 (en) 2019-12-12
CN110581121A (zh) 2019-12-17

Similar Documents

Publication Publication Date Title
US10381312B2 (en) Semiconductor package and method of manufacturing the same
KR100452819B1 (ko) 칩 패키지 및 그 제조방법
KR100594229B1 (ko) 반도체 패키지 및 그 제조방법
KR20050023538A (ko) 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
KR102562315B1 (ko) 반도체 패키지
US6483184B2 (en) Semiconductor apparatus substrate, semiconductor apparatus, and method of manufacturing thereof and electronic apparatus
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
KR20190133907A (ko) Pop형 반도체 패키지 및 그 제조 방법
KR101710681B1 (ko) 패키지 기판 및 이를 구비한 반도체 패키지
TWI655737B (zh) 包含複數個堆疊晶片之半導體封裝
US20050051907A1 (en) Integrated circuit package
KR102519571B1 (ko) 반도체 패키지
KR102571267B1 (ko) 부분 중첩 반도체 다이 스택 패키지
KR100452818B1 (ko) 칩 패키지 및 그 제조방법
US6737590B2 (en) Tape circuit board and semiconductor chip package including the same
KR20080020137A (ko) 역피라미드 형상의 적층 반도체 패키지
KR102549402B1 (ko) 반도체 패키지 및 이의 제조 방법
KR100357879B1 (ko) 반도체 패키지용 인쇄회로기판
KR100256306B1 (ko) 적층형 멀티 칩 모듈
CN117712080A (zh) 承载结构
CN116564906A (zh) 电子装置
KR200225040Y1 (ko) 적층형 반도체 패키지
JPS6236385B2 (ko)
KR20020079015A (ko) 반도체 패키지
JP2004119864A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant