JP2004119864A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法 Download PDF

Info

Publication number
JP2004119864A
JP2004119864A JP2002284033A JP2002284033A JP2004119864A JP 2004119864 A JP2004119864 A JP 2004119864A JP 2002284033 A JP2002284033 A JP 2002284033A JP 2002284033 A JP2002284033 A JP 2002284033A JP 2004119864 A JP2004119864 A JP 2004119864A
Authority
JP
Japan
Prior art keywords
insulating resin
circuit device
circuit
conductive pattern
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002284033A
Other languages
English (en)
Other versions
JP4166065B2 (ja
Inventor
Norihiro Sakai
酒井　紀泰
Yuusuke Igarashi
五十嵐　優助
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002284033A priority Critical patent/JP4166065B2/ja
Priority to US10/667,046 priority patent/US20040104043A1/en
Priority to CNB031603335A priority patent/CN100375274C/zh
Publication of JP2004119864A publication Critical patent/JP2004119864A/ja
Application granted granted Critical
Publication of JP4166065B2 publication Critical patent/JP4166065B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】任意の外形の形状を有する回路装置１０を製造する。
【解決手段】同種または異種の回路装置１０を構成する導電パターン１１を導電箔３０に形成する工程と、導電パターン１１に回路素子１２を固着する工程と、回路素子１２を被覆するように絶縁性樹脂１３でモールドする工程と、レーザーを用いて回路装置１０の外周部の任意の形状に則した箇所の絶縁性樹脂１３を切除することにより、各回路装置１０に分離する工程とを有する。従って、任意の形状の回路装置１０を製造することが可能となり、セットの筐体の形状に対応した回路装置を提供することが可能となる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、任意の外周部の形状を有する薄型の回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図３１のように、プリント基板ＰＳに実装される（例えば、特許文献１参照）。
【０００３】
またこのパッケージ型半導体装置６１は、半導体チップ６２の周囲を樹脂層６３で被覆し、この樹脂層６３の側部から外部接続用のリード端子６４が導出されたものである。しかし、このパッケージ型半導体装置６１は、リード端子６４が樹脂層６３から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている。
【０００４】
図３２は、支持基板としてガラスエポキシ基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここではガラスエポキシ基板６５にトランジスタチップＴが実装されたものとして説明していく。
【０００５】
このガラスエポキシ基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０と第２の裏面電極７１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極６７と第１の裏面電極７０が、第２の電極６８と第２の裏面電極７１が電気的に接続されている。またダイパッド６９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続され、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板６５に樹脂層７３が設けられている。
【０００６】
前記ＣＳＰ６６は、ガラスエポキシ基板６５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極７０、７１までの延在構造が簡単であり、安価に製造できるメリットを有する。また前記ＣＳＰ６６は、図３１のように、プリント基板ＰＳに実装される。プリント基板ＰＳには、電気回路を構成する電極、配線が設けられ、前記ＣＳＰ６６、パッケージ型半導体装置６１、チップ抵抗ＣＲまたはチップコンデンサＣＣ等が電気的に接続されて固着される。そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられていた。
【０００７】
【特許文献１】
特開２００１−３３９１５１号公報（第１頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記した回路装置およびそれが実装されたプリント基板は、以下のような問題を有していた。
【０００９】
第１に、ＣＳＰ６６は、ガラスエポキシ基板６５を支持基盤として全体が成立しており、ガラスエポキシ基板６５自体が厚い材料であるので、ＣＳＰ６６の薄型化には限界がある問題があった。
【００１０】
第２に、プリント基板ＰＳは、実装されるＣＳＰ６６等を機械的に支持する働きを有するので、機械的強度を保つために厚く形成されている。従って、このことが、プリント基板ＰＳが内蔵される携帯電話等のセットの小型化を阻害してしまう問題があった。
【００１１】
第３に、上記したＣＳＰ６６は、ダイシングにより個々に分離を行うため、その平面的形状は矩形に形成される。従って、矩形以外の形状を有するセットの筐体内部にＣＳＰ６６を直に固着させると、筐体内部のスペースを有効に活用することが困難である問題があった。
【００１２】
第４に、複数個の受動素子および能動素子等の回路素子を樹脂封止するタイプの回路装置を、ＣＳＰ６６と同様な構成で実現した場合、個々の回路素子のサイズは異なるために、封止を行う樹脂が多量に必要になる。
【００１３】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、外形を任意の形状に形成することにより、セットの筐体内部等に直に実装することができる回路装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、第１に、回路素子と、前記回路素子が固着され且つ配線を形成する導電パターンと、前記回路素子および前記導電パターンを封止する絶縁性樹脂とを有し、前記絶縁性樹脂の側面部はレーザーによりカットされることを特徴とする。
【００１５】
本発明は、第２に、前記絶縁性樹脂から成る外周部の一部が、曲線を呈することを特徴とする。
【００１６】
本発明は、第３に、前記絶縁性樹脂から成る外周部の角部が、鋭角または鈍角に形成されることを特徴とする。
【００１７】
本発明は、第４に、同種または異種の回路装置を構成する導電パターンを導電箔に形成する工程と、前記導電パターンに回路素子を固着する工程と、前記回路素子を被覆するように絶縁性樹脂でモールドする工程と、レーザーを用いて各回路装置の外周部の任意の形状に則した箇所の前記絶縁性樹脂を切除することにより、前記各回路装置に分離する工程とを有することを特徴とする。
【００１８】
本発明は、第５に、同種または異種の回路装置を構成する導電パターンとなる箇所を除いた領域の導電箔に、前記導電箔の厚みよりも浅い分離溝を形成する工程と、前記導電パターンに回路素子を固着する工程と、前記回路素子を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、前記絶縁性樹脂が露出するまで前記導電箔の裏面を除去する工程と、レーザーを用いて各回路装置の外周部の任意の形状に則した箇所の前記絶縁性樹脂を切除することにより、前記各回路装置に分離する工程とを有することを特徴とする。
【００１９】
本発明は、第６に、前記レーザーを用いて前記絶縁性樹脂のみを除去することを特徴とする。
【００２０】
本発明は、第７に、炭酸ガスレーザーを用いて前記絶縁性樹脂を除去することを特徴とする。
【００２１】
本発明は、第８に、前記導電パターンは、ダイパッド、ボンディングパッドおよび配線を構成することを特徴とする。
【００２２】
本発明は、第９に、前記絶縁性樹脂から成る外周部の一部を、曲線状に形成することを特徴とする。
【００２３】
本発明は、第１０に、前記絶縁性樹脂から成る外周部の角部を、鋭角または鈍角に形成することを特徴とする。
【００２４】
本発明は、第１１に、少なくとも１つの回路装置を構成する導電パターンを導電箔に領域に形成する工程と、前記導電パターンに回路素子を固着する工程と、前記回路素子が被覆されるように絶縁性樹脂でモールドする工程と、前記絶縁性樹脂に貫通孔を形成する工程と、個々の回路装置に分離する工程とを有することを特徴とする。
【００２５】
本発明は、第１２に、少なくとも１つの回路装置を構成する導電パターンとなる箇所を除いた導電箔の領域に前記導電箔の厚みよりも浅い分離溝を形成する工程と、前記導電パターンに回路素子を固着する工程と、前記回路素子を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、前記分離溝が部分的に露出されるように前記絶縁性樹脂に貫通孔を形成する工程と、前記分離溝が形成された箇所の残りの前記導電箔の厚み部分を除去することにより、前記分離溝に充填された前記絶縁性樹脂と前記貫通孔を露出させる工程と、個々の回路装置に分離する工程とを有することを特徴とする。
【００２６】
本発明は、第１３に、レーザーを用いて、前記貫通孔を形成することを特徴とする。
【００２７】
本発明は、第１４に、前記レーザーが、前記分離溝の表面で反射されることにより、前記貫通孔の側面が垂直に形成されることを特徴とする。
【００２８】
本発明は、第１５に、裏面にロウ材から成る複数個の外部電極が形成される回路装置の製造方法に於いて、前記回路装置の面方向にレーザーを照射することにより、前記外部電極の高さを均一に揃えることを特徴とする。
【００２９】
【発明の実施の形態】
（回路装置１０の構成を説明する第１の実施の形態）
図１を参照して、本発明の回路装置１０の構成等を説明する。図１（Ａ）は回路装置１０の平面図であり、図１（Ｂ）は図１（Ａ）のＸ−Ｘ’線での断面図であり、図１（Ｃ）は図１（Ａ）のＹ−Ｙ’線での断面図である。
【００３０】
図１（Ａ）および図１（Ｂ）を参照して、回路装置１０は次のような構成を有する。即ち、回路素子である半導体素子１２Ａおよびチップ部品１２Ｂと、半導体素子１２Ａおよびチップ部品１２Ｂが実装される導電パターン１１と、下面から導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する絶縁性樹脂１３とから主に構成されている。そして、絶縁性樹脂１３の裏面から露出する絶縁性樹脂１３はレジスト１７で被覆され、レジスト１７の開口部から露出する導電パターン１１の裏面には、ロウ材等から成る外部電極９が形成されている。このような各構成要素を以下にて説明する。
【００３１】
導電パターン１１は、銅箔等の金属から成り、裏面を露出させて絶縁性樹脂１３に埋め込まれている。ここでは、導電パターン１１は、半導体素子１２Ａおよびチップ部品１２Ｂが実装されるダイパッドと配線部を形成し、更に、金属細線１４がボンディングされるボンディングパッドを形成する。また、絶縁性樹脂１３の裏面から露出する導電パターン１１の裏面は、樹脂から成るレジスト１７により保護されている。そして、導電パターン１１の裏面の所望の箇所には、外部との電気的入出力を行う外部電極９が形成されている。また、個々の導電パターン１１同士は、絶縁性樹脂１３で形成される分離溝１６により電気的に分離されている。更に、回路装置１０の外周部付近を除いて、導電パターン１１は形成されている。
【００３２】
同図（Ａ）では、導電パターン１１には、数個の半導体素子１２Ａやチップ部品１２Ｂが実装され、数本の導電パターン１１が半導体素子１２Ａに接続されているが、実際には更に多数個の導電パターン１１が密に形成されても良い。さらに、同図（Ｂ）では、単層の導電パターン１１を図示しているが、絶縁層を介して積層された複数層の導電パターン１１が形成されても良い。
【００３３】
絶縁性樹脂１３は、導電パターン１１の裏面を露出させて、全体を封止している。ここでは、絶縁性樹脂１３は、回路素子、金属細線１４および導電パターン１１を封止している。絶縁性樹脂１３の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。また、同図からも明らかなように、絶縁性樹脂１３は平面的に装置全体の外周部を形成している。そして、装置の外周部は、部分的に曲線状に形成されており、更に、角部に於いては鈍角または鋭角に形成されている部分もある。本発明では、絶縁性樹脂１３の切除はレーザーにより行われているので、絶縁性樹脂１３より成る角部を直角以外の角度または曲線状に形成することが可能となる。また、絶縁性樹脂１３を形成する方法としては、上記した方法以外にも、ポッティング等で絶縁性樹脂１３を形成することも可能である。
【００３４】
半導体素子１２Ａおよびチップ部品１２Ｂは、導電パターン１１上に実装される回路素子である。ここでは、半導体素子１２Ａは、フェイスダウン（フリップチップボンディング）またはフェイスアップで実装されており、フェイスアップで実装される場合は、半導体素子１２Ａの電極と導電パターン１１とは金属細線１４で電気的に接続される。また、回路素子１２としては、ＩＣチップ等の他にも、トランジスタチップ、ダイオード等の能動素子や、チップ抵抗、チップコンデンサ等の受動素子を採用することができる。更にまた、これらの能動素子および受動素子の複数個を、導電パターン１１上に配置することも可能である。また、フェイスダウンで半導体素子が実装される場合には、半導体素子に形成されたバンプを介して電気的に接続されている。
【００３５】
図１（Ａ）および図１（Ｃ）を参照して、貫通孔１５について説明する。貫通孔１５は、絶縁性樹脂１３を部分的に除去することにより形成され、回路装置１０の表面から裏面まで貫通している。回路装置の製造方法を説明する後の説明で詳述するが、貫通孔１５はレーザーで形成することが可能であり、その平面的な断面は円形に形成される。また、導電パターン１１を除いた領域に貫通孔１５を形成することによりレーザーによる貫通孔１５の形成を容易にすることができる。ここでは、貫通孔１５は、回路装置１０の周辺部に形成されている。この貫通孔１５はビス穴等として用いられ、ビスによる固定を行うことにより、回路装置１０はセットの筐体内部に固定される。また、貫通孔１５に嵌合するサイズの突起部を、セットの筐体内部に設けることにより、突起部と貫通孔１５とを嵌合させることにより、回路装置１０を筐体内部に固定することができる。
【００３６】
（回路装置１０の製造方法を説明する第２の実施の形態）
本実施の形態では、回路装置１０は次の様な工程で製造される。即ち、同種または異種の回路装置１０を構成する導電パターン１１を導電箔３０に形成する工程と、導電パターン１１に回路素子１２を固着する工程と、回路素子１２を被覆するように絶縁性樹脂１３でモールドする工程と、レーザーを用いて各回路装置１０の外周部の任意の形状に則した箇所の絶縁性樹脂１３を切除することにより、各回路装置１０に分離する工程とで回路装置１０は製造される。以下に、本発明の各工程を図２〜図１０を参照して説明する。
【００３７】
第１工程：図２から図４参照
本工程は、同種または異種の回路装置１０を構成する導電パターン１１を導電箔３０に形成する工程である。この導電パターンは、例えば導電箔３０にその厚みよりも浅い分離溝３２を形成することにより形成することができる。
【００３８】
本工程では、まず図２の如く、シート状の導電箔３０を用意する。この導電箔３０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００３９】
導電箔３０の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましいが、３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔３０の厚みよりも浅い分離溝３２が形成できればよい。
【００４０】
尚、シート状の導電箔３０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔３０が用意され、後述する各工程に搬送されても良い。続いて、導電パターンを形成する。
【００４１】
まず、図３に示す如く、導電箔３０の上に、導電パターン１１となる領域を除いた導電箔３０が露出するようにホトレジストＰＲをパターニングする。
【００４２】
そして、図４（Ａ）を参照して、導電箔３０を選択的にエッチングすることにより所定の深さを有する分離溝１６を形成する。形成された分離溝１６により導電パターン１１同士が分離されている。
【００４３】
図４（Ｂ）を参照して、具体化された導電パターン１１を説明する。ここでは、導電パターン１１は、ダイパッド、配線およびボンディングパッドとなる部分を形成している。また、同図では、製造される回路装置の外周部の箇所を点線３１で示している。後の工程では、レーザーを用いて点線３１で示される形状に回路装置１０の分離を行うので、点線３１の箇所の領域には導電パターン１１は形成されていない。即ち、点線３１で示す領域には、分離溝１６が形成されている。また、同図では、数十本の導電パターン１１が図示されているが、実際には更に多数個の導電パターン１１を形成することも可能である。
【００４４】
第２工程：図５参照
本工程は、導電パターン１１に回路素子１２を固着し、電気的に接続する工程である。
【００４５】
図５を参照して、導電パターン１１にロウ材を介して回路素子１２を実装する。ここで、ロウ材としては、半田またはＡｇペースト等の導電性のペーストが使用される。更に、半導体素子１２Ａの電極と所望の導電パターン１１とのワイヤボンディングを行う。具体的には、導電パターン１１に実装された回路素子１２の電極と所望の導電パターン１１とを、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。
【００４６】
ここでは、回路素子１２として、１つのＩＣチップが導電パターン１１Ａに固着されているが、回路素子１２としては、ＩＣチップ以外の素子を採用することもできる。具体的には、回路素子１２として、ＩＣチップ等の他にも、トランジスタチップ、ダイオード等の能動素子や、チップ抵抗、チップコンデンサ等の受動素子を採用することができる。更にまた、これらの能動素子および受動素子の複数個を、導電パターン１１上に配置することも可能である。
【００４７】
第３工程：図６参照
本工程は、回路素子１２を被覆し、分離溝１６に充填されるように絶縁性樹脂１３でモールドすることにある。
【００４８】
本工程では、図６（Ａ）に示すように、絶縁性樹脂１３は回路素子１２および複数の導電パターン１１を完全に被覆し、分離溝１６には絶縁性樹脂１３が充填され、分離溝３２と嵌合して強固に結合する。そして絶縁性樹脂１３により導電パターン１１が支持されている。また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４９】
本工程の特徴は、絶縁性樹脂１３を被覆するまでは、導電パターン１１となる導電箔３０が支持基板となることである。また分離溝１６は、導電箔の厚みよりも浅く形成されているため、導電箔３０が導電パターン１１として個々に分離されていない。従ってシート状の導電箔３０として一体で取り扱え、絶縁性樹脂１３をモールドする際、金型への搬送、金型への実装の作業が非常に容易になる特徴を有する。
【００５０】
図６（Ｂ）を参照して、本工程で一体に形成される絶縁性樹脂１３からは、６個の同種の回路装置１０が形成される。ここで、製造される回路装置１０の個数は、回路装置１０の大きさにより変化させることができる。また、外形および内部に構成される電気回路の異なる異種の回路装置１０を、複数個形成することも可能である。
【００５１】
第４工程：図７参照
本工程は、絶縁性樹脂１３を部分的に除去することにより、貫通孔１５を形成する工程である。
【００５２】
本工程では、絶縁性樹脂１３の一部を削除して貫通孔１５を形成する。具体的には、レーザーで絶縁性樹脂１３の一部を取り除くことにより貫通孔２０を形成して、導電箔３０の表面を露出させる。ここでは、貫通孔１５は、分離溝の上方に形成され、分離溝１６の表面が貫通孔１５から露出している。ここで使用するレーザーとしては、炭酸ガスレーザーが好ましい。
【００５３】
また、同図では、絶縁性樹脂１３を除去するために照射するレーザーを、下向きの矢印で示している。レーザーにより絶縁性樹脂３０が徐々に切除され、レーザーによる照射が分離溝１６の表面に到達すると、分離溝１６の表面によりレーザーは反射される。そして、反射したレーザーも絶縁性樹脂１３を切除する働きを有するので、貫通孔１５の側面は垂直に形成される。同図では、分離溝１６の表面で反射したレーザーの成分を、上向きの矢印で表現している。このように、導電箔３０の表面でレーザーが反射させて貫通孔１５の側面を垂直に形成することにより、ビス穴等として用いられる貫通孔１５の機能を向上させることができる。また、レーザーの強度は、絶縁性樹脂１３を切除し且つ導電パターン１１が切除されない程度に形成される。更に、レーザーにより形成された貫通孔２０の平面的な形状は円形に形成される。
【００５４】
分離溝１６が形成された箇所の導電箔３０は、導電箔３０を裏面から除去する工程で除去される。従って、貫通孔１５は回路装置１０の表面から裏面まで貫通する孔として形成される。
【００５５】
また、上記の説明では、貫通孔１５は、分離溝１６が形成された箇所の上方に形成されたが、分離溝１６が形成されていない箇所に貫通孔１５を設けることも可能である。この場合は、導電箔３０が除去されるように、レーザーの強度は調節されなければならない。
【００５６】
第６工程：図８参照
本工程は、絶縁性樹脂１３が露出するまで導電箔３０の裏面を除去することにある。
【００５７】
図８を参照して、本工程は、導電箔３０の裏面を化学的および／または物理的に除き、導電パターン１１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。実験では導電箔３０を全面ウェトエッチングし、分離溝１６から絶縁性樹脂１３を露出させている。その結果、導電パターン１１同士は分離され、絶縁性樹脂１３に導電パターン１１の裏面が露出する構造となる。すなわち、分離溝１６に充填された絶縁性樹脂１３の表面と導電パターン１１の表面は、実質的に一致している構造となっている。
【００５８】
次に、絶縁性樹脂１３の裏面の処理を行う。具体的には、裏面から露出する導電パターン１１を保護するために、レジスト１７を形成する。そして、所望の箇所にロウ材等から成る外部電極９を形成する。
【００５９】
本工程では、分離溝１６が形成された箇所の導電箔３０の残りの厚み部分が除去される。従って、貫通孔１５の下方の導電箔３０も除去されるので、貫通孔１５は、回路装置１０の表面から裏面まで連続する孔となる。
【００６０】
第７工程：図９参照
本工程は、外部電極９を部分的に除去することにより、外部電極９の高さを揃える工程である。
【００６１】
図９を参照して、レーザーを用いて外部電極９の高さを揃える工程を説明する。スクリーン印刷等により形成される個々の外部電極９の高さには有る程度の誤差がある。そこで、本工程では、回路装置１０の面方向に対して平行にレーザーを照射して、外部電極９を部分的に除去することにより、外部電極９の高さを均一に成形している。レーザーの進行方向は直線であるので、低く形成された外部電極９は先端部が僅かに除去され、比較的大きく形成された外部電極９は、その先端部が大きく除去される。
【００６２】
このように、外部電極９の高さを均一に形成することにより、外部電極９による電気的接続を確実に行うことができる。
【００６３】
第８工程：図１０参照
本工程は、レーザーを用いて各回路装置１０の外周部の任意の形状に則した箇所の絶縁性樹脂１３を切除することにより、各回路装置１０に分離する工程である。
【００６４】
図１０（Ａ）を参照して、本工程では、厚み方向が絶縁性樹脂１３のみで形成される箇所の、絶縁性樹脂１３をレーザーで除去している。つまり、レーザーが除去するものは絶縁性樹脂１３のみで導電箔３０の分離はここでは行わない。従って、レーザーによる除去を行うことによる発熱を少なくすることができる。このことから、回路装置１０の外周部付近に回路素子を配置した場合でも、本工程に於ける発熱は少ないので、熱による回路素子の損傷を防止することができる。
【００６５】
ここで、絶縁性樹脂１３を分離するレーザーとしてはエキシマレーザーまたは炭酸ガスレーザーを使用することができる。例えば、炭酸ガスレーザーを用いて絶縁性樹脂１３の分離を行い、その際に形成された炭化物をエキシマレーザーを用いて除去することで回路装置１０の分離を行っても良い。
【００６６】
図１０（Ｂ）を参照して、レーザーを用いて、各回路装置の外形の形状に則した箇所の絶縁性樹脂１３をレーザーで除去している。このようにレーザーにより回路装置１０の分離を行うことによるメリットを述べる。レーザーによる絶縁性樹脂１３の分離は、レーザーを制御する描画プログラムソフトを変更することにより、その分離形状をほぼ自由に変更することができる。従って、湾曲した形状等の任意の形状の回路装置１０を製造することが可能である。また、上記の説明では、本工程では、絶縁性樹脂１３のみをレーザーで除去したが、レーザーの強度を調節することにより、導電箔３０もまとめて切除することも可能である。
【００６７】
上記の工程により、例えば図１に示すような回路装置１０を製造することができる。
【００６８】
（他の形態の回路装置を説明する第３の実施の形態）
図１１から図２０を参照して他の形態の回路装置１０の構成およびその製造方法を説明する。
【００６９】
図１１を参照して、他の形態の回路装置１０は、回路素子である半導体素子１２Ａおよびチップ部品１２Ｂと、半導体素子１２Ａおよびチップ部品１２Ｂが実装される導電パターン１１と、下面から導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する絶縁性樹脂１３とから主に構成されている。更に、導電パターン１１は、半導体素子１２Ａの下方にも配線部を形成している。そして、絶縁性樹脂１３の裏面から露出する絶縁性樹脂１３はレジスト１７で被覆され、レジスト１７の開口部から露出する導電パターン１１の裏面には、ロウ材等から成る外部電極９が形成されている。
【００７０】
本実施の形態に係る回路装置１０と、第１の実施の形態で説明した回路装置１０とは、導電パターン１０の構成で異なる。即ち、本実施の形態に係る回路装置１０では、導電パターンは、半導体素子１２Ａの下方にも配線部を形成している。従って、半導体素子１２Ａの下方を配線部として用いる分、装置全体の実装密度を向上させることができるので、回路装置の縮小化を実現することができる。
【００７１】
本実施の形態に係る回路装置１０の製造方法を以下にて説明する。本実施の形態に係る回路装置１０は２つの方法で製造することができる。第１の方法は、２枚の導電膜が絶縁層を介して積層された絶縁シートから導電パターンを形成する方法であり、第２の方法は、第２の実施の形態と同様に分離溝を形成することにより導電パターンを形成する方法である。これらの、導電パターンを形成する２つの方法を以下にて説明する。導電パターンを形成する工程以外の工程は、前述した第２の実施の形態と同様である。即ち、貫通孔を形成する工程、外部電極を加工する工程、レーザーにより各回路装置を分離する工程は、第２の実施の形態と同様である。
【００７２】
図１２から図１６を参照して、上記した第１の方法である絶縁シート４３から導電パターン１１を形成する方法を有する回路装置の製造方法を説明する。
【００７３】
最初に、図１２を参照して、絶縁シート４３を用意する。このシートは絶縁層１８を介して、第１の導電膜４１および第２の導電膜４２が積層されたものである。第１の導電膜４１は、導電パターン１１となるもので、微細なパターンを形成するために薄く形成されている。それに対して、第２の導電膜４２は、モールを行う工程まで全体を支持する働きを有するので、強い強度が要求され、第１の導電膜４１よりも厚く形成されている。
【００７４】
図１３を参照して、導電パターン１１を形成して、導電パターン１１を絶縁層で被覆する。具体的には、先ず第１の導電膜４１を選択的にエッチングを行うことにより、導電パターン１１を形成する。そして、導電パターン１１を絶縁層１８で被覆する。次に、絶縁層１８を部分的に除去することにより、ボンディングパッドとなる箇所の導電パターン１１を露出させる。この部分的な絶縁層１８の除去は、レーザーを使用することにより行うことができる。そして、露出した導電パターン１１の表面にはメッキ膜１９が形成される。
【００７５】
図１４を参照して、半導体素子１２Ａの固着と電気的接続を行い、絶縁性樹脂１３による被覆を行う。具体的には、絶縁性接着剤等を用いて絶縁層１８上に半導体素子１２Ａを固着する。次に、半導体素子１２Ａの電極と導電パターン１１の露出部分とを金属細線１４で電気的に接続する。更に、半導体素子１２Ａ、金属細線１４を絶縁性樹脂１３で封止する。この封止は、トランスファーモールド、インジェクションモールドまたはポッティング等で行うことができる。
【００７６】
図１５を参照して、第２の導電膜４２を除去する。具体的には、裏面からエッチングを行うことにより、第２の導電膜４２を全面的に除去する。このことにより、絶縁層１８が裏面に露出する。
【００７７】
図１６を参照して、裏面に外部電極９を形成する。具体的には、先ず、絶縁性樹脂１８を部分的に除去することにより外部電極９を形成するための開口部を絶縁層１８に形成する。絶縁層１８に設けられた開口部に半田等のロウ材を塗布することにより、外部電極９が形成される。
【００７８】
次に、導電パターン１１を形成する第２の方法を以下にて説明する。この方法では、第２の実施の形態と同様に１枚の導電箔４５から導電パターン１１を形成する。
【００７９】
図１７を参照して、導電箔４５を用意した後に分離溝４６を形成して、導電パターン１１を形成する。分離溝４６の形成は、選択的にエッチングを行うことにより行うことができる。
【００８０】
図１８を参照して、絶縁性接着剤を介して導電パターン１１上部に半導体素子１２Ａを固着する。ここで、絶縁性接着剤は、半導体素子１２Ａ下方に位置する分離溝にも充填される。更に半導体素子１２Ａの電極と所望の導電パターンとは金属細線で電気的に接続されている。
【００８１】
図１９を参照して、絶縁性樹脂１３で半導体素子１２Ａおよび金属細線の封止を行う。また、この工程では、分離溝４６にも絶縁性樹脂１３が充填される。
【００８２】
図２０を参照して、導電箔を４５を裏面からエッチングすることにより、分離溝に充填された絶縁性樹脂１３を裏面から露出させる。このことより個々の導電パターン１１は電気的に分離される。また、裏面に露出した導電パターン１１は、レジスト１７で保護され、所望の箇所に外部電極９が形成される。
【００８３】
（他の形態の回路装置を説明する第４の実施の形態）
図２１から図２６を参照して他の形態の回路装置１０の構成およびその製造方法を説明する。
【００８４】
図１１を参照して、他の形態の回路装置１０は、回路素子である半導体素子１２Ａおよびチップ部品１２Ｂと、半導体素子１２Ａおよびチップ部品１２Ｂが実装される導電パターン１１と、下面から導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する絶縁性樹脂１３とから主に構成されている。更に、導電パターン１１は、多層配線の構造を有しており、第１の導電パターン１１Ａと、第２の導電パターン１１Ｂとから構成されている。そして、第２の導電パターン１１Ｂはレジスト１７で被覆され、レジスト１７の開口部から露出する第２の導電パターン１１Ｂの裏面には、ロウ材等から成る外部電極９が形成されている。
【００８５】
本実施の形態に係る回路装置１０と、第１の実施の形態で説明した回路装置１０とは、導電パターン１０の構成で異なる。即ち、本実施の形態に係る回路装置１０では、導電パターンは、絶縁層１８を介して絶縁された第１の導電パターン１１Ａおよび第２の導電パターン１１Ｂなら成る。従って、導電パターンは多層配線を構成しており、より複雑な配線構造を実現することができる。本実施の形態に係る回路装置１０の製造方法を以下にて説明する。なお、導電パターンを形成する工程以外の工程は、前述した第２の実施の形態と同様である。即ち、貫通孔を形成する工程、外部電極を加工する工程、レーザーにより各回路装置を分離する工程は、第２の実施の形態と同様である。以下にて本実施の形態に係る回路装置１０の具体的な製造方法を説明する。
【００８６】
最初に、図２２を参照して、絶縁シート４３を用意する。このシートは絶縁層１８を介して、第１の導電膜４１および第２の導電膜４２が積層されたものである。第１の導電膜４１は、第１の導電パターン１１Ａとなるもので、微細なパターンを形成するために薄く形成されている。それに対して、第２の導電膜４２は、モールを行う工程まで全体を支持する働きを有するので、強い強度が要求され、第１の導電膜４１よりも厚く形成されている。
【００８７】
図２３を参照して、導電パターン１１を形成して、導電パターン１１を絶縁層で被覆する。具体的には、先ず第１の導電膜４１を選択的にエッチングを行うことにより、第１の導電パターン１１Ａを形成する。そして、第１の導電パターン１１Ａを絶縁層１８で被覆する。次に、絶縁層１８を部分的に除去することにより、ボンディングパッドとなる箇所の第１の導電パターン１１Ａを露出させる。この部分的な絶縁層１８の除去は、レーザーを使用することにより行うことができる。そして、露出した導電パターン１１の表面にはメッキ膜１９が形成される。更に、この工程では、絶縁層１８を部分的に削除した後に、メッキ膜を形成することにより、第１の導電パターン１１Ａと第２の導電パターン１１Ｂとを電気的に接続している。
【００８８】
図２４を参照して、半導体素子１２Ａの固着と電気的接続を行い、絶縁性樹脂１３による被覆を行う。具体的には、絶縁性接着剤等を用いて絶縁層１８上に半導体素子１２Ａを固着する。次に、半導体素子１２Ａの電極と第１の導電パターン１１Ａの露出部分とを金属細線１４で電気的に接続する。更に、半導体素子１２Ａ、金属細線１４を絶縁性樹脂１３で封止する。この封止は、トランスファーモールド、インジェクションモールドまたはポッティング等で行うことができる。
【００８９】
図２５を参照して、裏面から第２の導電パターンを部分的に除去することにより、第２の導電パターン１１Ｂを形成する。第２の導電パターン１１Ｂは、配線部および外部電極を形成するためのパッドを形成する。最後に、図２６を参照して、第２の導電パターン１１Ｂの裏面に外部電極９を形成する。
【００９０】
（他の形態の回路装置を説明する第５の実施の形態）
図２７から図３０を参照して他の形態の回路装置１０の構成およびその製造方法を説明する。
【００９１】
図２７を参照して、他の形態の回路装置１０は、回路素子である半導体素子１２Ａおよびチップ部品１２Ｂと、半導体素子１２Ａおよびチップ部品１２Ｂが実装される導電パターン１１と、導電パターン１１が表面に形成されるフレキシブルシート４８と、回路素子１２および導電パターン１１を被覆する絶縁性樹脂１３とから主に構成されている。そして、導電パターン１１の裏面には、ロウ材等から成る外部電極９が形成されている。
【００９２】
本実施の形態に係る回路装置１０は、導電パターン１１がフレキシブルシート４８の表面に形成されいる点で第１の実施の形態の回路装置１０と異なる。
【００９３】
本実施の形態に係る回路装置１０の製造方法を以下にて説明する。導電パターンを形成する工程以外の工程は、前述した第２の実施の形態と同様である。即ち、貫通孔を形成する工程、外部電極を加工する工程、レーザーにより各回路装置を分離する工程は、第２の実施の形態と同様である。
【００９４】
図２８を参照して、フレキシブルシート４８の表面に導電パターン１１を形成する。次に、図２９を参照して、導電パターン１１から成るダイパッドに半導体素子１２Ａを固着した後に、半導体素子１２Ａの電極と導電パターン１１とを電気的に接続する。次に、半導体素子１２Ａ、金属細線１４および導電パターン１１を絶縁層１８に封止する。最後に、図３０を参照して、フレキシブルシート４８の所望の箇所を部分的に除去して、導電パターン１１の裏面を露出させた後に、この箇所に外部電極９を形成する。
【００９５】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００９６】
第１に、レーザーを用いて回路装置１０の分離を行うので、任意の外形の形状を有する回路装置を製造することができる。従って、携帯電話等のセットの筐体内部等に対応した回路装置を製造することが可能となる。更に、レーザーは絶縁性樹脂１３のみを切除するので、レーザーを用いることによる発熱で、回路素子が損傷してしまうのを防止することができる。
【００９７】
第２に、従来では、半導体素子１２Ａ等の回路素子をプリント基板に実装していたが、本発明では、回路装置１０自体が、回路装置が内蔵された基板を呈しているので、回路装置１０をセットの筐体内部に実装することができる。更に、従来のプリント基板を不要にしたので、軽量化を図ることができる。
【００９８】
第３に、レーザーを用いて側面が垂直に形成された貫通孔１５を形成することができるので、この貫通孔１５をビス穴等として用いることが可能となる、
第４に、外部電極９の厚み方向の高さを均一に形成することができるので、外部電極９の外部との電気的接続を確実に行うことができる。
【００９９】
第５に、回路素子および導電パターンで形成される電気回路の形に沿って、装置の外形を形成することが可能となるので、封止に使用する絶縁性樹脂の量を削減することができる。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。
【図２】本発明の回路装置の製造方法を説明する断面図である。
【図３】本発明の回路装置の製造方法を説明する断面図である。
【図４】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図５】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図６】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図７】本発明の回路装置の製造方法を説明する断面図である。
【図８】本発明の回路装置の製造方法を説明する断面図である。
【図９】本発明の回路装置の製造方法を説明する断面図である。
【図１０】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図１１】本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。
【図１２】本発明の回路装置の製造方法を説明する断面図である。
【図１３】本発明の回路装置の製造方法を説明する断面図である。
【図１４】本発明の回路装置の製造方法を説明する断面図である。
【図１５】本発明の回路装置の製造方法を説明する断面図である。
【図１６】本発明の回路装置の製造方法を説明する断面図である。
【図１７】本発明の回路装置の製造方法を説明する断面図である。
【図１８】本発明の回路装置の製造方法を説明する断面図である。
【図１９】本発明の回路装置の製造方法を説明する断面図である。
【図２０】本発明の回路装置の製造方法を説明する断面図である。
【図２１】本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。
【図２２】本発明の回路装置の製造方法を説明する断面図である。
【図２３】本発明の回路装置の製造方法を説明する断面図である。
【図２４】本発明の回路装置の製造方法を説明する断面図である。
【図２５】本発明の回路装置の製造方法を説明する断面図である。
【図２６】本発明の回路装置の製造方法を説明する断面図である。
【図２７】本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。
【図２８】本発明の回路装置の製造方法を説明する断面図である。
【図２９】本発明の回路装置の製造方法を説明する断面図である。
【図３０】本発明の回路装置の製造方法を説明する断面図である。
【図３１】従来の回路装置を説明する断面図である。
【図３２】従来の回路装置を説明する断面図である。

Claims (15)

  1. 回路素子と、前記回路素子が固着され且つ配線を形成する導電パターンと、前記回路素子および前記導電パターンを封止する絶縁性樹脂とを有し、
    前記絶縁性樹脂の側面部はレーザーによりカットされることを特徴とする回路装置。
  2. 前記絶縁性樹脂から成る外周部の一部が、曲線を呈することを特徴とする請求項１記載の回路装置。
  3. 前記絶縁性樹脂から成る外周部の角部が、鋭角または鈍角に形成されることを特徴とする請求項１記載の回路装置。
  4. 同種または異種の回路装置を構成する導電パターンを導電箔に形成する工程と、
    前記導電パターンに回路素子を固着する工程と、
    前記回路素子を被覆するように絶縁性樹脂でモールドする工程と、
    レーザーを用いて各回路装置の外周部の任意の形状に則した箇所の前記絶縁性樹脂を切除することにより、前記各回路装置に分離する工程とを有することを特徴とする回路装置の製造方法。
  5. 同種または異種の回路装置を構成する導電パターンとなる箇所を除いた領域の導電箔に、前記導電箔の厚みよりも浅い分離溝を形成する工程と、
    前記導電パターンに回路素子を固着する工程と、
    前記回路素子を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記絶縁性樹脂が露出するまで前記導電箔の裏面を除去する工程と、
    レーザーを用いて各回路装置の外周部の任意の形状に則した箇所の前記絶縁性樹脂を切除することにより、前記各回路装置に分離する工程とを有することを特徴とする回路装置の製造方法。
  6. 前記レーザーを用いて前記絶縁性樹脂のみを除去することを特徴とする請求項４または請求項５記載の回路装置の製造方法。
  7. 炭酸ガスレーザーを用いて前記絶縁性樹脂を除去することを特徴とする請求項４または請求項５記載の回路装置の製造方法。
  8. 前記導電パターンは、ダイパッド、ボンディングパッドおよび配線を構成することを特徴とする請求項４または請求項５記載の回路装置の製造方法。
  9. 前記絶縁性樹脂から成る外周部の一部を、曲線状に形成することを特徴とする請求項４または請求項５記載の回路装置。
  10. 前記絶縁性樹脂から成る外周部の角部を、鋭角または鈍角に形成することを特徴とする請求項４または請求項５記載の回路装置。
  11. 少なくとも１つの回路装置を構成する導電パターンを導電箔に領域に形成する工程と、
    前記導電パターンに回路素子を固着する工程と、
    前記回路素子が被覆されるように絶縁性樹脂でモールドする工程と、
    前記絶縁性樹脂に貫通孔を形成する工程と、
    個々の回路装置に分離する工程とを有することを特徴とする回路装置の製造方法。
  12. 少なくとも１つの回路装置を構成する導電パターンとなる箇所を除いた導電箔の領域に前記導電箔の厚みよりも浅い分離溝を形成する工程と、
    前記導電パターンに回路素子を固着する工程と、
    前記回路素子を被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝が部分的に露出されるように前記絶縁性樹脂に貫通孔を形成する工程と、
    前記分離溝が形成された箇所の残りの前記導電箔の厚み部分を除去することにより、前記分離溝に充填された前記絶縁性樹脂と前記貫通孔を露出させる工程と、
    個々の回路装置に分離する工程とを有することを特徴とする回路装置の製造方法。
  13. レーザーを用いて、前記貫通孔を形成することを特徴とする請求項１１または請求項１２記載の回路装置の製造方法。
  14. 前記レーザーが、前記分離溝の表面で反射されることにより、前記貫通孔の側面が垂直に形成されることを特徴とする請求項１１または請求項１２記載の回路装置の製造方法。
  15. 裏面にロウ材から成る複数個の外部電極が形成される回路装置の製造方法に於いて、
    前記回路装置の面方向にレーザーを照射することにより、前記外部電極の高さを均一に揃えることを特徴とする回路装置の製造方法。
JP2002284033A 2002-09-27 2002-09-27 回路装置の製造方法 Expired - Fee Related JP4166065B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002284033A JP4166065B2 (ja) 2002-09-27 2002-09-27 回路装置の製造方法
US10/667,046 US20040104043A1 (en) 2002-09-27 2003-09-22 Circuit device and method of manufacturing the same
CNB031603335A CN100375274C (zh) 2002-09-27 2003-09-26 电路装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002284033A JP4166065B2 (ja) 2002-09-27 2002-09-27 回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004119864A true JP2004119864A (ja) 2004-04-15
JP4166065B2 JP4166065B2 (ja) 2008-10-15

Family

ID=32277727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002284033A Expired - Fee Related JP4166065B2 (ja) 2002-09-27 2002-09-27 回路装置の製造方法

Country Status (3)

Country Link
US (1) US20040104043A1 (ja)
JP (1) JP4166065B2 (ja)
CN (1) CN100375274C (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3024151A (en) * 1957-09-30 1962-03-06 Automated Circuits Inc Printed electrical circuits and method of making the same
US3164749A (en) * 1961-02-13 1965-01-05 Ibm Electronic component packaging
JPS5342490A (en) * 1976-09-29 1978-04-17 Rion Co Artificial cover unit and method of producing same
US4578573A (en) * 1983-03-23 1986-03-25 Datakey, Inc. Portable electronic information devices and method of manufacture
DE3322382A1 (de) * 1983-06-22 1985-01-10 Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt Verfahren zur herstellung von gedruckten schaltungen
FR2579798B1 (fr) * 1985-04-02 1990-09-28 Ebauchesfabrik Eta Ag Procede de fabrication de modules electroniques pour cartes a microcircuits et modules obtenus selon ce procede
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5319522A (en) * 1992-12-17 1994-06-07 Ford Motor Company Encapsulated product and method of manufacture
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5528457A (en) * 1994-12-21 1996-06-18 Gennum Corporation Method and structure for balancing encapsulation stresses in a hybrid circuit assembly
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
JP3740329B2 (ja) * 1999-09-02 2006-02-01 株式会社東芝 部品実装基板
JP3876109B2 (ja) * 2000-03-29 2007-01-31 松下電器産業株式会社 電子回路形成品の製造方法
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
JP4711549B2 (ja) * 2001-06-27 2011-06-29 三洋電機株式会社 半導体装置の製造方法
TW585015B (en) * 2001-06-28 2004-04-21 Sanyo Electric Co Hybrid integrated circuit device and method for manufacturing same

Also Published As

Publication number Publication date
CN100375274C (zh) 2008-03-12
CN1497712A (zh) 2004-05-19
US20040104043A1 (en) 2004-06-03
JP4166065B2 (ja) 2008-10-15

Similar Documents

Publication Publication Date Title
JP2004119863A (ja) 回路装置およびその製造方法
JP4618941B2 (ja) 半導体装置
JP4093818B2 (ja) 半導体装置の製造方法
US6864121B2 (en) Method of manufacturing circuit device
US20050212107A1 (en) Circuit device and manufacturing method thereof
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
JP2002110717A (ja) 回路装置の製造方法
JP2004071899A (ja) 回路装置およびその製造方法
US11302623B2 (en) Electronic device
JP4073308B2 (ja) 回路装置の製造方法
JP2006041376A (ja) 回路装置の製造方法
JP4166065B2 (ja) 回路装置の製造方法
JP2003046054A (ja) 板状体、リードフレームおよび半導体装置の製造方法
JP2021174826A (ja) 配線基板、電子装置及び配線基板の製造方法
JP2008041693A (ja) 半導体素子収納用パッケージとそれを用いた圧電発振器、通信機器及び電子機器、並びに半導体素子収納用パッケージの製造方法
JP2004207278A (ja) 回路装置およびその製造方法
JP4663172B2 (ja) 半導体装置の製造方法
JP3676197B2 (ja) 半導体装置および混成集積回路装置
JP3863816B2 (ja) 回路装置
JP3643764B2 (ja) 回路装置の製造方法
JP2005175509A (ja) 回路装置
JP2004221555A (ja) フィルム付き半導体素子、半導体装置およびそれらの製造方法
JP4097486B2 (ja) 回路装置の製造方法
JP4166097B2 (ja) 混成集積回路装置
JP3913622B2 (ja) 回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070814

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080304

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080411

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080701

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080729

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees