KR20020079015A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 섭스트레이트에 다수의 칩이 적층되어 삽입되는 홀을 형성하고 상기 칩들의 접속패드를 측면으로 노출시켜 일거에 리드와 접속함으로써 섭스트레이트의 두께와 거의 동일한 반도체 패키지를 제공한다.
본 발명은 칩이 삽입되는 홀을 구비한 섭스트레이트와; 상기 칩 삽입홀의 내측면에 부착되며 섭스트레이트의 표면 또는 배면까지 연장형성된 리드와; 접속패드가 측면으로 노출되어 상기 노출된 접속패드가 상기 리드와 접촉되도록 한 칩과; 상기 노출된 접속패드와 접촉되는 리드면에 코팅되어 칩의 접속패드와 리드간에 결합력과 전기접속력을 부여하는 전도성 코팅재와; 상기 섭스트레이트가 마더보드등에 실장되기 위한 전도성 범프를 포함하고, 상기 칩을 섭스트레이트의 칩홀에 적층삽입하되 칩의 노출된 접속패드가 일렬로 리드와 접속되도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로써, 보다 상세하게는 하나의 패키지 내부에 여러개의 칩을 적층시킨 칩 적층형 패키지에 관한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키면서도 메모리 용량을 증가시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있고, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있으며, 메모리 용량을 증가시키기 위한 적층형 패키지 제조 기술에 대한 기술 개발 및 중요성 또한 부각되고 있는 실정이다.
도 1 은 종래 반도체 패키지의 개략적인 형태를 도시한 단면도이다.
도면을 참조하면, 종래 반도체 패키지는 크게 아웃리드(2a)와 인너리드(2b)로 이루어지는 리드(2)와, 반도체 칩이 적치되는 칩 패드(4)와, 제 1 반도체 칩(6)과, 상기 제 1 반도체 칩(6)위에 적치되는 제 2 반도체 칩(8)과, 상기 언급한 구성요소들을 일거에 보호하며 감싸는 봉지재(7)로 구성된다.
보다 상세히 살펴보면, 중앙의 칩 패드(4)상에는 제 1 반도체 칩(6)이 적치되고 상기 제 1 반도체 칩(6) 표면의 접속패드(6a)와 인너리드(2a)간에 전도성 와이어(9)로 본딩되어 있다.
상기 제 1 반도체 칩(6) 위에는 제 2 반도체 칩(8)이 적치되어 있는바, 상기 제 2 반도체 칩(8)은 제 1 반도체 칩(6)보다 크기가 다소 적다. 상기 제 2 반도체 칩(8)의 크기가 제 1 반도체 칩(6)의 크기보다 적은 것은 제 1 반도체 칩(6)에서 와이어(9)가 본딩되는 접속패드(6a) 영역을 확보하기 위한 것이다.
이와 같이 제 2 반도체 칩(8)이 적치된 상태에서 다시 제 2 반도체 칩(8)의 접속패드(8a)와 인너리드(2b)간을 와이어(9)로 본딩하게 된다.
상술한 구성의 칩 적층형 패키지는 와이어 루프를 확보하기 위해 반도체 패키지의 두께가 증가하게 되고, 또한 제 1 반도체 칩(6)과 제 2 반도체 칩(8)이 모두 와이어 본딩을 해야 하므로 같은 사이즈의 칩을 적층하기가 용이하지 않은 문제점이 있다.
또한, 상기 종래의 방법으로는 2개를 초과하는 개수의 반도체 칩을 적층하는 것이 쉽지 않은 문제점 또한 발생한다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 섭스트레이트에 다수의 칩이 적층되어 삽입되는 홀을 형성하고 상기 칩들의 접속패드를 측면으로 노출시켜 일거에 리드와 접속함으로써 섭스트레이트의 두께와 거의 동일한 반도체 패키지를 제공하는 것을 목적으로 한다.
도 1 은 종래 일반적인 반도체 패키지를 도시한 단면도.
도 2 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예를 도시한 단면도.
도 3과 도 4는 본 발명의 반도체 패키지에 사용된 칩의 원형태와 소잉(sawing)한 후 상태를 도시한 평면도.
도 5 는 도 2 의 반도체 패키지를 패키지끼리 적층한 상태를 도시한 단면도.
도 6 은 본 발명에 의한 반도체 패키지의 다른 실시예를 패키지끼리 적층한 상태를 도시한 단면도.
도 7 은 본 발명에 의한 반도체 패키지의 다른 실시예를 도시한 상면도.
** 도면의 주요 부분에 대한 부호의 설명 **
10,10': 칩10a: 접속패드
20: 섭스트레이트22: 홀
30: 리드32: 인너리드
34: 아웃리드40: 전도성 코팅재(솔더)
50: 솔더볼
상술한 목적을 달성하기 위하여 본 발명은,
칩이 삽입되는 홀을 구비한 섭스트레이트와;
상기 칩 삽입홀의 내측면에 부착되며 섭스트레이트의 표면 또는 배면까지 연장형성된 리드와;
접속패드가 측면으로 노출되어 상기 노출된 접속패드가 상기 리드와 접촉되도록 한 칩과;
상기 노출된 접속패드와 접촉되는 리드면에 코팅되어 칩의 접속패드와 리드간에 결합력과 전기접속력을 부여하는 전도성 코팅재와;
상기 섭스트레이트가 마더보드등에 실장되기 위한 전도성 범프를 포함하고, 상기 칩을 섭스트레이트의 칩홀에 적층삽입하되 칩의 노출된 접속패드가 일렬로 리드와 접속되도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 구성에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다.
도 2 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예를 도시한 단면도이고 도 3과 도 4는 본 발명에 적용된 반도체 칩의 절개형태와 절개되어 완성된 칩을 도시한 평면도이다.
먼저 도 3을 참조하면, 상기 반도체 칩(10')은 가장자리에 접속패드(10a)를 구비한, 즉 사이드 패드를 구비한 반도체 칩이다. 반도체 칩은 통상 이러한 사이드 패드와 중앙에 접속패드를 구비한 센터패드의 경우가 대부분이며 상기 접속패드에 와이어로 본딩하거나 혹은 직접 범프(bump)를 융착시켜 외부와 통전시키게 된다.
도 3에 도시된 점선(11)을 따라 칩(10')을 절단하면, 도 4에 도시된 바와 같은 형태의 반도체 칩(10)이 완성된다. 상기 반도체 칩(10)은 접속패드(10a)가 형성된 부위를 절단함에 따라 접속패드의 측면(10a)이 외부로 노출된다.
반도체 칩은 본래 원형의 웨이퍼를 소잉(sawing)시켜 개별 칩을 얻게 되는데 도 4에 도시된 바와 같은 반도체 칩(10)을 제조하기 위해서는 웨이퍼 소잉(sawing)단계에서 미리 접속패드부(10a)를 절단시킴이 바람직하다.
도 2를 참조하면, 섭스트레이트(20)의 소정개소에는 홀(22)이 형성되어 있고, 상기 홀(22)의 내측면에는 리드(30)가 부착된다. 상기 홀(22)은 대략 사각형태를 이루고 있으며, 칩(10)이 수용되기 용이하도록 칩(10)보다 약간 크게 형성된다. 상기 리드(30)는 홀(22)의 내측벽을 따라 섭스트레이트(20)의 배면까지 절곡되어 부착된다.
본 발명에 사용되는 섭스트레이트(20)는 리드(30)의 전기신호를 용이하게 외부로 통전시킬 수 있는 기재이면 바람직하며, 본 발명의 실시예에서는 PCB(인쇄회로기판)을 사용함으로써 전기접속성과 박형의 패키징 효과를 높였다.
상기 홀(22)에 삽입되는 칩(10)은 그 두께가 대략 1~2mil로 박형화시킨 칩이다. 최근에는 웨이퍼를 백 그라인딩시키는 기술이 발전하여 2mil 이하로 웨이퍼를 연삭할 수 있게 되었다. 그러므로 이와 같은 박형의 웨이퍼에서 얻어진 칩을 연속적층하면 그 집적용량의 확대를 기대할 수 있다.
물론 4mil 이상의 칩을 적층하여도 무방하나, 두꺼운 칩은 적층하는 개수가 적어지는 단점이 있다. 도면에서 보는 바와 같이, 1~2mil의 칩을 채용하면 5개 내지 그 이상의 칩을 적층할 수 있게 된다.
상기 적층된 칩들은 바람직하게는 동일한 사이즈를 갖는 것을 특징으로 한다. 상기 실시예에 채용된 칩들은 기본적으로 접속패드(10a)를 노출시켜 수직벽부에 설치된 리드(30)와 접촉함으로써 통전되는 것을 발명의 사상으로 하고 있기 때문에 칩 사이즈가 서로 상이하게 되면 홀의 내부구조나 리드의 형상 등이 복잡해지므로 상기 칩들은 동일한 사이즈인 것이 바람직하다.
뿐만 아니라 상기 칩들은 동일 사이즈이면서 동일한 위치에 접속패드가 형성됨이 바람직하며 또한, 동일한 기능을 가지는 것이 바람직하다. 예를 들어, 플래시 메모리 칩인 경우 본 발명과 같이 적층함으로써 그 용량확대를 이룰 수 있다.
물론 서로 다른 기능의 칩을 적층시킴도 가능하다. 이때에는 양칩의 접속패드 위치를 달리하여 연결되는 리드를 구별하고 각각의 리드 인출단자를 달리하여 마더 보드등에 실장시켜 제조할 수 있게 된다.
상기 언급한 바와 같이, 상기 홀(22)의 내측벽부에는 리드(30)가 부착된다. 상기 리드(30)는 적층된 칩들에서 노출된 일렬의 접속패드(10a)에 대응하도록 수직으로 형성되며, 칩의 한 변에 형성된 패드의 숫자와 같도록 리드가 배치된다.
다시 말하면, 실시예와 같이 DIP(Dual Inline Package)에 사용되는 칩의 경우 일측라인에 접속패드가 10개 형성되어 있다면, 칩 홀의 내부에서 대응되는 리드역시 10개가 형성되데 서로 접촉하는 것을 방지하여 쇼트가 발생하지 않도록 한다.
상기 리드(30)는 칩의 접속패드(10a)와 기본적인 접촉만으로 통전될 수 있으나 접속 안정성을 확보하기 위하여 본딩수단을 구비한다. 즉, 리드를 제조시 리드의 외면에 전도성 코팅재(40)가 코팅되어 있도록 하여 패키지 제조과정에서 상기 전도성 코팅재(40)에 의해 접속패드(10a)가 리드(30)에 융착되는 것이다.
상기 전도성 코팅재(40)로는 열에 의해 용융된 후 큐어된 후 결합력을 지니며 아울러 전도성을 지닌 물질이면 가능하고 바람직하게는 솔더(40)를 채용함이 적합하다.
다시 말하면, 일정온도 이상이 되면 솔더(40)가 용융되고 용융된 솔더(40)는 칩의 접속패드(10a)와 리드(30)간에 본딩력을 부여하여 안정된 접속구조를 실현하는 것이다.
상기 리드(30)는 수직으로 형성되어 칩의 접속패드와 직접 접속되는 인너리드(32:inner lead)와, 섭스트레이트의 외면으로 절곡형성된 아웃리드(34:out lead)로 구성된다. 상기 아웃리드(34)는 외부인출단자 역할을 하는 솔더볼(50)에 개별적으로 연결될 수 있으며, 또는 본 발명에 의해 완성된 패키지끼리 적층시킬 때 연결단자 역할을 할 수 있다.
이와 같이 구성된 패키지는 마더 보드 등에 실장되기 위해 전도성 범프(50)를 형성하게 되는데 본 실시예에서는 솔더 볼(50)을 채용하여 부착시켰다. 상기 솔더볼(50)외에도 솔더범프 등을 형성하여 용이하게 실장시킬 수 있다. 상기 솔더 볼(50)이나 솔더범프는 언급한 바와 같이 아웃리드(34)에 연결되어 각각 마더보드(도시 생략)의 접속위치에 융착접속된다.
칩(10)이 적층된 후에는 칩(10)과 아웃리드(34)를 보호하기 위하여 표면을 봉지재(60)로 봉지한다. 이와 같은 봉지시 아웃리드(34)를 살짝 덮을 정도로 얇게 봉지함이 바람직하다.
도 5 는 도 2에 도시된 본 발명에 의한 반도체 패키지를 패키지끼리 적층한형태를 도시한 단면도이다.
도면을 참조하면, 제 1 반도체 패키지(100)의 섭스트레이트(20)에 부착된 솔더볼(50)을 제 2 반도체 패키지(100')의 섭스트레이트(20') 상면에 그대로 실장시키되 그 접속위치를 동일하게 얼라인하여 2개 이상의 패키지를 적층시킬 수 있다.
도 6 은 본 발명에 의한 반도체 패키지의 다른 실시예를 도시한 단면도로써, 패키지끼리 적층한 예를 도시하였다.
도면에서 보는 바와 같이, 최하단의 패키지(200)를 제외하고 그 위에 적층되는 패키지(300)에는 외부인출단자인 솔더볼이나 솔더 범프가 형성되어 있지 않고 절곡형성된 아웃리드(34)가 직접 패키지간 접속단자, 즉 외부인출단자 역할을 하게 된다.
마더 보드에 실장될 제 1 반도체 패키지(200)의 배면에는 솔더볼(50)이 부착되어 있으나 그 위로 적층되는 패키지(300)들은 솔더볼이 형성되지 않고 섭스트레이트(20) 상면으로 아웃리드(34)가 연장되어 절곡형성되어 있다.
제 2 반도체 패키지(300)가 제 1 반도체 패키지(200) 위로 적치될 때 제 2 반도체 패키지(300)의 배면 아웃리드(34)는 제 1 반도체 패키지(200)의 상면 아웃리드(34')에 일치하게 접촉되고 리드(30)에 이미 코팅되어 있던 솔더(40)에 의해 융착된다. 이와 같은 방법으로 패키지들을 적층하면 최소의 높이로 최대의 패키지를 적층할 수 있게 된다.
도 7 은 본 발명에 의한 반도체 패키지의 다른 실시예를 상면에서 도시한 상면도이다.
도면을 참조하면, 섭스트레이트(720)에 다수의 칩 홀(722)이 형성되고 각각 칩(10)들이 적층되어 있다. 도 2의 실시예에서는 하나의 섭스트레이트(20)에 하나의 칩홀(22)만이 형성되어 있으나 본 실시예는 다수의 칩 홀(722)을 구비함으로써 수직적층에 의한 용량 확대 뿐 아니라 수평으로도 칩을 배열함으로써 용량확대를 이룰 수 있는 구조를 실현한다.
반도체 칩의 접속패드가 측면으로 노출되도록 하고, 이와 같은 반도체 칩을 적층하되 수직 리드가 구비된 섭스트레이트의 칩 홀에 적층삽입함으로써, 와이어등으로 본딩하지 않으면서도 리드접속이 가능하고 두께를 최대한 얇게 가져갈 수 있는 반도체 패키지를 구현할 수 있다.
또한, 상기 반도체 패키지를 직접 패키지끼리 적층하여 공간활용 및 용량증가를 증대시킬 수 있다.

Claims (6)

  1. 칩이 삽입되는 홀을 구비한 섭스트레이트와;
    상기 칩 삽입홀의 내측면에 부착되며 섭스트레이트의 표면 또는 배면까지 연장형성된 리드와;
    접속패드가 측면으로 노출되어 상기 노출된 접속패드가 상기 리드와 접촉되도록 한 칩과;
    상기 노출된 접속패드와 접촉되는 리드면에 코팅되어 칩의 접속패드와 리드간에 결합력과 전기접속력을 부여하는 전도성 코팅재와;
    상기 섭스트레이트가 마더보드등에 실장되기 위한 전도성 범프를 포함하고, 상기 칩을 섭스트레이트의 칩홀에 적층삽입하되 칩의 노출된 접속패드가 일렬로 리드와 접속되도록 한 것을 특징으로 하는 반도체 패키지
  2. 제 1 항에 있어서,
    상기 반도체 칩은 사이드 패드를 구비한 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 반도체 칩은 동일한 사이즈인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리드는 섭스트레이트 외면으로 절곡인출된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 섭스트레이트의 외면으로 절곡된 리드와 하부칩을 봉지재로 봉지한 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 전도성 코팅재는 솔더(solder)인 것을 특징으로 하는 반도체 패키지.
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