DE102016221746A1 - Chip und Leistungstransistor - Google Patents

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    • H01L23/367—Cooling facilitated by shape of device

Abstract

Es werden ein Chip für einen Leistungstransistor und ein Leistungstransistor beschrieben.Zur effektiven Entwärmung eines Leistungstransistors umfasst der Chip neben einem Substrat und einer Source-Metallisierung eine erste Kupferschicht und eine zweite Kupferschicht, die zwischen der ersten und der Source-Metallisierung angeordnet ist. Die zweite Kupferschicht ist zumindest thermisch leitfähig auf der Source-Metallisierung angeordnet, wobei die erste Kupferschicht mit der zweiten Kupferschicht elektrisch isoliert verbunden ist.Der Chip erlaubt eine Slug-up-Montage mit niedriger thermischer Impedanz Zund niedrigem thermischen Widerstand R. Der Chip ermöglicht darüber hinaus beidseitige Entwärmung und ist extrem niederinduktiv.

Description

  • Die vorliegende Erfindung betrifft einen Chip für einen Leistungstransistor und einen Leistungstransistor.
  • Stand der Technik
  • Leistungstransistoren, beispielsweise Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), basieren üblicherweise auf einem Chip. Der Chip umfasst ein Substrat mit einer ersten Seite, auf die eine Source-Metallisierung aufgebracht ist. Auf der ersten Seite ist weiterhin eine Gate -Metallisierung aufgebracht, die von der Source-Metallisierung elektrisch getrennt ist und auch als Gate-Runner bezeichnet wird.
  • Auf einer zweiten, der ersten Seite gegenüberliegenden Seite ist eine Drain-Metallisierung aufgebracht. Zwischen der Source-Metallisierung und der Drain-Metallisierung ist ein aktiver Bereich des Leistungstransistors in dem Substrat ausgebildet.
  • Zur Kontaktierung der Source-Metallisierung beziehungsweise der Gate-Metallisierung können Durchgangslöcher durch das Siliziumsubstrat dienen, die elektrisch leitfähig verfüllt sind. Solche verfüllten Durchgangslöcher werden auch als Silicon-Through-Vias, kurz STV, bezeichnet und sind beispielsweise in US7683459 oder US7633165 beschrieben.
  • Es besteht grundsätzlich die Bestrebung, die Package-Größe von Leistungstransistoren zu verringern.
  • Mit der Größenverringerung wächst die Notwendigkeit, Wärme vom Leistungstransistor abzuführen.
  • Offenbarung der Erfindung
  • Erfindungsgemäß wird ein Chip nach Anspruch 1 für einen Leistungstransistor und ein Leistungstransistor nach Anspruch 8 zur Verfügung gestellt.
  • Der Chip umfasst ein Substrat und eine Source-Metallisierung auf einer ersten Seite des Substrats. Der Chip ist dadurch gekennzeichnet, dass der Chip weiterhin eine erste Kupferschicht und eine zweite Kupferschicht umfasst, die zwischen der ersten Kupferschicht und der Source-Metallisierung angeordnet ist, wobei die zweite Kupferschicht zumindest thermisch leitfähig auf der Source-Metallisierung angeordnet ist, und wobei die erste Kupferschicht mit der zweiten Kupferschicht elektrisch isoliert verbunden ist.
  • Der Chip erlaubt eine Slug-up-Montage mit niedriger thermischer Impedanz Zth und niedrigem thermischen Widerstand Rth. Der Chip ermöglicht darüber hinaus einen Leistungstransistor mit beidseitiger Entwärmung, der extrem niederinduktiv anbindbar ist.
  • Der Chip ermöglicht weiter die Ausbildung eines Leistungstransistors mit niedrigen Anforderungen an den Chip und damit niedrige Herstellungskosten und niedrige Kosten für die Weiterverarbeitung. Der Chip ermöglicht schließlich auch die Ausbildung eines Leistungstransistors, dessen Bauraumanforderungen an der unteren Grenze des physikalisch Machbaren sind.
  • In einer bevorzugten Ausführungsform ist die Source-Metallisierung auch elektrisch leitfähig mit der zweiten Kupferschicht verbunden. Dies ermöglicht eine besonders effiziente Entwärmung.
  • Oberflächen der ersten Kupferschicht und der zweiten Kupferschicht, an denen diese miteinander verbunden sind, können eine wärmeübertragende Struktur aufweisen, sodass die erste Kupferschicht und der zweiten Kupferschicht thermisch leitfähig verbunden sind. Dies ermöglicht eine noch effizientere Entwärmung.
  • Das Substrat kann eine Siliziumschicht und/oder die Source-Metallisierung kann Kupfer umfassen. Dadurch kann ein extrem dünnes Substrat gebildet werden.
  • Das Substrat kann Kontaktlöcher umfassen, die mit einer elektrisch leitfähigen Verfüllung verfüllt sein können, und die Source-Metallisierung kann mit der Verfüllung elektrisch verbunden sein. So ist das Substrat für eine Kontaktierung der Source-Metallisierung von einer der ersten gegenüberliegenden zweiten Seite vorbereitet.
  • Das Substrat kann so dünn sein, dass die Kontaktlöcher durch das Substrat reichen, wobei das Substrat eine aufgeteilte Metallisierung auf der der ersten gegenüberliegenden, zweiten Seite umfassen kann, und die aufgeteilte Metallisierung zumindest in einen Source-Anschluss, der mit der Verfüllung elektrisch verbunden ist, und in eine vom Source-Anschluss elektrisch getrennte Drain-Metallisierung aufgeteilt sein kann. So ist die Source-Metallisierung des Chips von der zweiten Seite aus kontaktierbar.
  • Das Substrat kann weitere elektrisch leitfähig verfüllte Kontaktlöcher umfassen, die mit einer weiteren elektrisch leitfähigen Verfüllung verfüllt sind, und eine Gate-Metallisierung kann auf der ersten Seite angeordnet sein, wobei die Gate-Metallisierung mit der weiteren Verfüllung elektrisch verbunden sein kann. So kann der Chip für den Leistungstransistor vorstrukturiert sein.
  • Der erfindungsgemäße Leistungstransistor umfasst den vorstrukturierten Chip, wobei die aufgeteilte Metallisierung weiterhin einen Gate-Anschluss auf der zweiten Seite umfasst, der durch die Aufteilung von der Drain-Metallisierung und dem Source-Anschluss elektrisch getrennt und mit der weiteren Verfüllung elektrisch verbunden ist.
  • Der Leistungstransistor hat niedrige Anforderungen und damit niedrige Herstellungskosten. Der Leistungstransistor erlaubt darüber hinaus eine Slug-up-Montage mit niedriger thermischer Impedanz Zth und niedrigem thermischen Widerstand Rth. Der Leistungstransistor ermöglicht darüber hinaus beidseitige Entwärmung und ist extrem niederinduktiv anbindbar. Der Leistungstransistor ermöglicht schließlich auch eine Ausbildung mit Bauraumanforderungen, die an der unteren Grenze des physikalisch Machbaren sind.
  • In einer bevorzugten Ausführungsform ist der Leistungstransistor vereinzelt und/oder passiviert.
  • Dabei können bei dem Leistungstransistor der Gate-Anschluss, der Source-Anschluss und die Drain-Metallisierung mit einem gedruckten Schaltkreis leitfähig verbunden sein. Dies ist eine einfache Form, den Leistungstransistor ansteuerbar auszugestalten.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
  • Figurenliste
  • Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
    • 1 einen Chip für einen Leistungstransistor,
    • 2 ein Detail aus 1,
    • 3 ein Schichtenstapel mit einer ersten Kupferschicht und einer zweiten Kupferschicht, der in dem Ausführungsbeispiel der Erfindung mit dem Chip verbunden ist,
    • 4 einen Chip gemäß einem Ausführungsbeispiel der Erfindung,
    • 5 einen Leistungstransistor gemäß einem Ausführungsbeispiel der Erfindung,
    • 6 einen Leistungstransistor gemäß einem weiteren Ausführungsbeispiel der Erfindung,
    • 7 einen Leistungstransistor gemäß noch einem weiteren Ausführungsbeispiel der Erfindung,
    • 8 einen Chip im Schnitt,
    • 9 den Chip aus 8 nach einer epitaktischen in-situ n+++ Dotierung,
    • 10 den Chip aus 9 nach einer n Dotierung,
    • 11 ein Detail des Chips aus 10 nach einem Frontend-Prozess,
    • 12 den Chip aus 9 nach dem Frontend-Prozess und dem Erzeugen von Silicon-Through-Vias,
    • 13 den Chip aus 12 nach dem Erzeugen von Kontaktdurchgängen,
    • 14 den aus dem Chip aus 13 durch Aufbringen einer Source-Metallisierung und eines Gate-Runners gebildeten Chip aus 1 im Schnitt,
    • 15 den Chip gemäß dem Ausführungsbeispiel der Erfindung im Schnitt,
    • 16 einen Chip gemäß einem weiteren Ausführungsbeispiel der Erfindung im Schnitt,
    • 17 den Leistungstransistor gemäß dem Ausführungsbeispiel der Erfindung aus 5 im Schnitt, und
    • 18 den Leistungstransistor gemäß dem weiteren Ausführungsbeispiel der Erfindung aus 6 im Schnitt.
  • Ausführungsformen der Erfindung
  • In der 1 ist ein Chip für einen Leistungstransistor 10 gezeigt. 2 zeigt einen Ausschnitt der 1 detaillierter. 14 zeigt den Chip aus 1 im Schnitt. Der Chip 100 umfasst eine Source-Metallisierung 400 auf einer ersten Seite eines Substrats 300. Das Substrat 300 ist beispielsweise ein Siliziumsubstrat oder ein Galiumnitridsubstrat.
  • In der 2 ist zu sehen, dass der Chip 100 weiterhin einen auf der ersten Seite angeordneten Gaterunner 500 unter Passivierung umfasst. Durch vorläufig noch als Sacklöcher ausgebildete Kontaktlöcher 610 im Siliziumsubstrat 300 ist die Source-Metallisierung 400 mit einem Sourceanschluss auf der zweiten Seite nach einem Rückdünnen des Chips verbindbar. Durch mindestens ein weiteres, auch vorläufig noch als Sackloch ausgebildetes Kontaktloch 620 im Siliziumsubstrat 300 ist die Gate-Metallisierung 500 (Gaterunner) mit einem Gateanschluss auf der zweiten Seite nach einem Rückdünnen des Chips verbindbar. Die Kontaktlöcher 610, 620 sind also zur Ausbildung von silicon through vias, oder kurz STV, beziehungsweise von through silicon vias, oder kurz TSV, angelegt.
  • 3 zeigt einen Schichtenstapel. Der Schichtenstapel 700 umfasst eine erste Kupferschicht 710 und eine zweite Kupferschicht 720, deren eine Seite thermisch leitfähig mit einer Seite der ersten Kupferschicht 710 verbunden, beispielsweise gesintert, gelötet oder gebondet ist. Mit der anderen Seite der ersten Kupferschicht 710 kann eine weitere Kupferschicht thermisch leitfähig verbunden, beispielsweise gesintert, gelötet oder gebondet sein.
  • 4 zeigt einen Chip gemäß einem Ausführungsbeispiel der Erfindung. Dabei ist der Chip aus 1 mit dem Schichtenstapel aus 3 verbunden. Die Source-Metallisierung 400 ist dabei mit einer gegenüberliegenden Seite der zweiten Kupferschicht 720 thermisch leitfähig und elektrisch isoliert verbunden, so dass die zweite Kupferschicht 720 zwischen der Source-Metallisierung 400 und der ersten Kupferschicht 710 angeordnet ist. 15 zeigt den Chip aus 4 im Schnitt. Über der Source-Metallisierung 400, und optional über dem Gaterunner 500, ist der Schichtenstapel 700 mit der ersten Kupferschicht 710 und der zweiten Kupferschicht 720 angeordnet. Die zweite Kupferschicht 720 ist zumindest gegenüber dem Gaterunner 500 elektrisch isoliert.
  • 16 zeigt den Chip gemäß einem weiteren Ausführungsbeispiel der Erfindung im Schnitt. Der Chip ist zusätzlich von einer zweiten, der ersten Seite gegenüberliegenden Seite rückgedünnt. Durch das Rückdünnen des Chips von der zweiten Seite sind aus den vorläufig als Sacklöchern ausgebildeten Kontaktlöchern 610, 620 Durchgangslöcher ausgebildet worden. Insbesondere wird damit die elektrische Kontaktierung einer leitfähigen Verfüllung in den Kontaktlöchern 610, 620 von der zweiten Seite aus ermöglicht. Dank der Stabilisierung durch die Kupferschichten 710, 720 ist extrem starkes Rückdünnen ohne Gefahr der Verbiegung oder des Bruchs des Chips möglich.
  • 5 zeigt einen Leistungstransistor 10 gemäß einem Ausführungsbeispiel der Erfindung. 17 zeigt den Leistungstransistor 10 gemäß dem Ausführungsbeispiel der Erfindung aus 5 im Schnitt.
  • Durch Metallisierung der rückgedünnten zweiten Seite und elektrische Trennung eines Teils der Metallisierung von anderen Teilen der Metallisierung in der Drain-Metallisierung 200, die Gate-Anschluss 220 und Sourceanschluss 210 ist, ist der Leistungstransistor 10 ausgebildet. Alle elektrischen Anschlüsse sind so auf einer Seite. Direkte Montage durch direktes Kupferbonding oder auf einen gedruckten Schaltkreis (printed circuit board, PCB) ist somit möglich. Durch die kompakte Bauweise ist eine extrem nieder-induktive und nieder-ohmige Anbindung möglich.
  • 6 zeigt den Leistungstransistor 10 gemäß einem weiteren Ausführungsbeispiel der Erfindung. 18 zeigt den Leistungstransistor 10 gemäß dem weiteren Ausführungsbeispiel der Erfindung aus 6 im Schnitt. Der Leistungstransistor 10 ist, beispielsweise durch Sägen, vereinzelt und, beispielsweise durch ein Molding, passiviert.
  • 7 zeigt einen Leistungstransistor gemäß noch einem weiteren Ausführungsbeispiel der Erfindung. Der Leistungstransistor 10 aus 6 ist passiviert worden. Anschließend wurde die zweite Seite des Chips mit einem geruckten Schaltkreis 960 (printed circuit board, PCB) verbunden. Der Leistungstransistor 10 kann auf das PCB gelötet oder direkt montiert und/oder direkt kontaktiert sein. Auf den Kupferschichten 700 ist dabei ein Entwärmungselement 950 in Slug-up-Montage angeordnet.
  • 8 zeigt einen Chip zur Herstellung des Leistungstransistors im Schnitt. Der Chip umfasst ein höchstens lediglich schwach n-dotiertes Grundmaterial und ist daher preisgünstig herstellbar. 9 zeigt den Chip aus 8 nach einer epitaktischen in-situ n+++ Dotierung. Dabei ist eine stärkere in-situ n+++ Epitaxieschicht 120' in den Chip 100 eingebracht.
  • 10 zeigt den Chip aus 9 nach einer n Dotierung. Dabei ist eine schwach n dotierte Epitaxieschicht 110 in der stärkeren in-situ n+++ Epitaxieschicht 120' ausgebildet worden. Darunter ist eine dünnere situ n+++ Epitaxieschicht 120 verblieben.
  • Der Chip aus 10 umfasst angrenzend an die erste Seite eine n Epitaxieschicht 110 von beispielsweise 9 - 11 µm, bevorzugt 10 µm Dicke, an die wiederum darunter eine in situ n+++ Epitaxieschicht 120 von beispielsweise 18 - 22 µm Dicke, bevorzugt 20 µm Dicke, anschließt.
  • 11 zeigt ein Detail des Chip aus 10 nach einem Frontend-Prozess, bei dem in einem Bereich der n Epitaxieschicht 110 und der in situ n+++ Epitaxieschicht 120 eine Implantation vorgenommen worden ist. Der Frontendprozess kann dabei bereits für ein künftiges Package optimiert sein.
  • 12 zeigt den Chip aus 10 nach dem Frontend-Prozess und dem Erzeugen einer Grabenisolierung 630 (shallow-trench-Isolation, STI). Durch einen beispielsweise geätzten Graben ist der Frontend prozessierte Bereich so isoliert, dass der Bereich ein aktives Gebiet 800 bilden kann.
  • 13 zeigt den Chip aus 12 nach dem Erzeugen von Kontaktlöchern. In anderen Bereichen der n Epitaxieschicht 110 und der in situ n+++ Epitaxieschicht 120, die von dem Bereich durch die STI isoliert sind, sind die vorläufig als Sacklöcher ausgebildeten Kontaktlöcher 610, 620 ausgebildet und leitfähig gefüllt.
  • Die Source-Metallisierung 400 ist auf der n Epitaxieschicht 110 über dem aktiven Gebiet 800 und weiterhin in leitfähigem Kontakt mit der Verfüllung in den Kontaktlöchern 610 angeordnet. Der Gaterunner 500 ist nur über den weiteren Kontaktlöchern 620 nicht jedoch über dem aktiven Bereich angeordnet. Der Gaterunner 500 ist weiterhin in leitfähigem Kontakt mit der Verfüllung in den weiteren Kontaktlöchern 620 angeordnet. Gaterunner 500 und Source-Metallisierung 400 sind gegeneinander isoliert.
  • Diese Form der Prozessierung des Chips resultiert in einer geringen Oxid-Dicke und hoher Isolationsfestigkeit.
  • In einem Ausführungsbeispiel umfasst die Erfindung einen Leistungs-MOSFET mit rückseitiger Drain-Metallisierung und vorderseitiger Source-Metallisierung. Die vorderseitige Source-Metallisierung ist dabei über eine Anzahl von Through-Silicon-Vias (STV) mit der Rückseite verbunden.
  • Ein Gate-Runner ist ebenfalls über ein oder mehrere STV mit der Rückseite verbunden. Eine erste Kupferschicht ist mit einer zweiten Kupferschicht elektrisch isolierend verbondet (beispielsweise versintert). Die zweite Kupferschicht ist mit der Source-Metallisierung verbunden. Im Ausführungsbeispiel sind Oberflächen der beiden Fügeflächen mit einer Struktur versehen, welche einen verbesserten Wärme-Übergang sicherstellt. Dies ist jedoch optional.
  • Der Leistungs-MOSFET ist im Ausführungsbeispiel durch zwei beispielsweise mit einem Laser ausgeführte Säge-Schritte („Dual Dicing“) vereinzelt und das Kuper-Silizium Dies ist anschließend passiviert. Dies ist jedoch optional.
  • Das resultierende Chip-Size Package besteht im Wesentlichen aus zwei Kupferschichten und dem aktiven Bauelement. Die Kontaktierung von Source, Gate und Drain kann dabei wie folgt bewirkt werden:
  • Die Drain-Metallisierung ist auf einer zugänglichen Seite des Chip-Size Package und kann beispielsweise direkt gelötet oder direkt gesintert werden.
  • Zur Kontaktierung der Source-Metallisierung sind beispielsweise mit Si2O3 leitfähig verfüllte TSV angelegt, die durch den ganzen Chip bis zur Source-Metallisierung gehen.
  • Zur Kontaktierung des Gaterunners sind beispielsweise mit Si2O3 leitfähig verfüllte weitere TSV angelegt, die ebenfalls durch den ganzen Chip bis zum Gaterunner gehen.
  • Die elektrische Verfüllung der TSV ist nicht mit der Vorderseiten-Metallisierung verbunden.
  • Auf diesen TSV-Chip sind Kupferschichten welche elektrisch voneinander isoliert sind, elektrisch leitfähig zur Chipoberseite gesintert, gelötet, oder gebondet. Die beiden Kupferschichten können zwecks niedrigen thermischen Widerstands eine Oberflächenstruktur aufweisen.
  • Der Stapel aus zwei Kupfer-, Isolation-, Kupfer-und Silizium ist soweit rückgedünnt, dass nur eine sehr dünne Silizium-Schicht übrig bleibt. Die starke Rückdünnung ist möglich, da die Cu-Si Konstruktion mechanisch sehr stabil ist und keine Probleme durch Chip-Biegen oder -Bruch auftreten. Die sehr dünne Silizium-Schicht ist gegenüberliegend der Source-Metallisierung durch eine ganzflächige aufgebrachte und anschließend aufgeteilte Metallisierung in Gateanschluss, Sourceanschluss und Drain-Metallisierung beispielsweise durch Dual Dicing strukturiert.
  • Hierbei kann ein Laser Säge-Verfahren zum Einsatz kommen. In einem ersten Sägeschritt wird das Substrat um den TSV-und Gate-Bereich herum entfernt. Gateanschluss, Sourceanschluss-und Drainmetallisierung sind hierdurch elektrisch getrennt.
  • In einem zweiten Sägeschritt wird der Chip-Schichtenstapel-Verbund vereinzelt. Das resultierende Einzel-Die kann optional passiviert sein.
  • Ein weiteres mögliches Ausführungsbeispiel der Erfindung betrifft ein Verfahren und basiert auf einem schwach n-dotierten Grundmaterial. Dies bietet deutliche Kostenvorteile gegenüber speziellem hochdotiertem Grundmaterial.
  • In das Grundmaterial wird von einer Seite per in-situ dotierte Epitaxie ein hochdotierter n+++ Layer aufgebracht. Hierauf wird anschließend ein niedrig dotierter n-Bereich aufgebracht.
  • Auf der Seite wird dann ein aktives Gebiet beispielsweise durch Grabenätzung, Implantation und Isolierung, etwa durch STI gebildet. Weiterhin werden Silicon-Through-Vias (STV) ausgebildet beziehungsweise vorbereitet.
  • Auf den prozessierten Chip wird ganzflächig ein isoliertes Metallsubstrat (IMS) gebondet, gesintert, gelötet oder geklebt.
  • In einer optionalen Weiterbildung des Verfahrens wird der gebondete Siliziumchip rückgedünnt. Wesentlicher Vorteil durch die mechanische Stabilisierung des IMS Chips ist ein sehr starkes Rückdünnen (zum Beispiel auf 20-30 µm Rest-Si-Dicke) problemlos möglich.
  • Das Verfahren kann weiterhin umfassen, dass der rückgedünnte Chip auf der der einen Seite gegenüberliegenden zweiten Seite metallisiert wird und dass die Metallisierung strukturiert wird. Der Chip kann gesägt beziehungsweise anders vereinzelt sein. Das vereinzelte Bauelement kann gemoldet sein. Alle Kontakte befinden sich nun auf der zugänglichen, dem Kupferschichtenstapel gegenüberliegenden Seite. Nach oben hin ist eine isolierte Slug-up Entwärmung möglich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 7683459 [0004]
    • US 7633165 [0004]

Claims (10)

  1. Chip (100) für einen Leistungstransistor (10), wobei der Chip ein Substrat (300) und eine Source-Metallisierung (400) auf einer ersten Seite des Substrats (300) umfasst, dadurch gekennzeichnet, dass der Chip eine ersten Kupferschicht (710) und eine zweite Kupferschicht (720) umfasst, die zwischen der ersten Kupferschicht (710) und der Source-Metallisierung (400) angeordnet ist, wobei die zweite Kupferschicht (720) zumindest thermisch leitfähig auf der Source-Metallisierung (400) angeordnet ist, und wobei die erste Kupferschicht (710) mit der zweiten Kupferschicht (720) elektrisch isoliert verbunden ist.
  2. Chip nach Anspruch 1, wobei die Source-Metallisierung (400) mit dem der ersten Kupferschicht (710) auch elektrisch leitfähig verbunden ist.
  3. Chip nach Anspruch 2, wobei Oberflächen der ersten Kupferschicht (710) und der mindestens einen zweiten Kupferschicht (720), an denen diese miteinander verbunden sind, eine wärmeübertragende Struktur aufweisen, sodass die erste Kupferschicht (710) und die mindestens eine zweite Kupferschicht (720) thermisch leitfähig verbunden sind.
  4. Chip nach einem der vorangehenden Ansprüche, wobei das Substrat (300) eine Siliziumschicht und/oder die Source-Metallisierung (400) Kupfer umfasst.
  5. Chip nach einem der vorangehenden Ansprüche, wobei das Substrat (300) Kontaktlöcher (610) umfasst, die mit einer elektrisch leitfähigen Verfüllung verfüllt sind, und die Source-Metallisierung (400) mit der Verfüllung elektrisch verbunden ist.
  6. Chip nach Anspruch 5, wobei das Substrat (300) so dünn ist, dass die Kontaktlöcher (610) durch das Substrat (300) reichen, und wobei das Substrat (300) eine aufgeteilte Metallisierung auf einer der ersten gegenüberliegenden zweiten Seite umfasst, und die aufgeteilte Metallisierung zumindest in einen Source-Anschluss (210), der mit der Verfüllung elektrisch verbunden ist, und eine vom Source-Anschluss (210) elektrisch getrennte Drain-Metallisierung (200) aufgeteilt ist.
  7. Chip nach Anspruch 6, wobei das Substrat (300) weitere elektrisch leitfähig verfüllte Kontaktlöcher (620) umfasst, die mit einer weiteren elektrisch leitfähigen Verfüllung verfüllt sind, und eine Gate-Metallisierung (500) auf der ersten Seite aufweist, wobei die Gate-Metallisierung (500) mit den weiteren Verfüllung elektrisch verbunden ist.
  8. Leistungstransistor (10) mit einem Chip nach Anspruch 7, wobei die aufgeteilte Metallisierung weiterhin einen Gate-Anschluss (220) auf der zweiten Seite umfasst, der durch die Aufteilung von der Drain-Metallisierung (200) und dem Source-Anschluss (210) elektrisch getrennt und mit der weiteren Verfüllung elektrisch verbunden ist.
  9. Leistungstransistor (10) nach Anspruch 8, wobei der Leistungstransistor (10) vereinzelt und/oder passiviert ist.
  10. Leistungstransistor (10) nach Anspruch 8 oder, wobei der Leistungstransistor (10), der Gate-Anschluss (220), der Source-Anschluss (210) und die Drain-Metallisierung (200) mit einem gedruckten Schaltkreis (960) leitfähig verbunden sind.
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CN116705724A (zh) * 2023-06-27 2023-09-05 先之科半导体科技(东莞)有限公司 一种便于维护且使用寿命长的mos晶体管
CN116705724B (zh) * 2023-06-27 2024-03-22 先之科半导体科技(东莞)有限公司 一种便于维护且使用寿命长的mos晶体管

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