DE102012222252A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung (100) beinhaltet ein Metallsubstrat (10) mit einer Metallbasisplatte (1), einer isolierenden Schicht (2), die auf der Metallbasisplatte (1) positioniert ist, und einem Verdrahtungsmuster (3), das auf der isolierenden Schicht (2) positioniert ist, sowie ein Halbleiterelement (4), das auf dem Metallsubstrat (10) positioniert ist. Das Halbleiterelement (4) ist mit einem Formharz (8) versiegelt. Das Formharz (8) erstreckt sich zu den seitlichen Oberflächen des Metallsubstrats (10). An den Seitenflächen des Metallsubstrats (10) liegen die isolierende Schicht (2) und das Verdrahtungsmuster (3) nicht von dem Formharz (8) frei, wohingegen die Metallbasisplatte (1) einen hervorstehenden Abschnitt (1a) aufweist, der von dem Formharz (8) frei liegt.

Description

  • Die vorliegende Erfindung bezieht sich auf die Struktur einer Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung und insbesondere auf eine Halbleitervorrichtung, die ein Chargenspritzformverfahren hergestellt wird.
  • Als Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, ist ein Chargeninjektionsverformungsverfahren bekannt, in dem eine Mehrzahl von durch Harz versiegelten Halbleitervorrichtungen kollektiv gebildet werden und dann geschnitten (in Würfel geschnitten) werden, um einzelne mit Harz versiegelte Halbleitervorrichtungen zu erhalten. Das Chargenspritzformverfahren ermöglicht es, die Zuverlässigkeit einer Leistungshalbleitervorrichtung zu verbessern und ihre Größe und Kosten zu verringern.
  • Beispielsweise offenbart JP 2002-110885 A ein Verfahren zum Herstellen von Halbleitervorrichtungen, die eine Leitungsrahmenstruktur aufweisen, durch das Chargenspritzformverfahren. JP 2002-110885 A beschreibt eine Technologie des Bereitstellens von linienförmigen Gräben entlang der Schnittlinien in dem Leitungsrahmen, bevor eine Mehrzahl von Halbleitervorrichtungen, die kollektiv mit Harz versiegelt sind, in Stücke durch In-Würfel-Schneiden (Vereinzelung) geschnitten werden. Diese Technologie verringert die Wärme, die aufgrund der Reibung des In-Würfel-Schneidens erzeugt wird, und reduziert das Vorkommen von ”Graten” an der geschnittenen Oberfläche des Leitungsrahmens.
  • In JP 2002-110885 A werden die linienförmigen Gräben in dem Leitungsrahmen bereitgestellt zum Erzielen von Vorteilen im Verfahrensablauf wie z. B. das Erleichtern des Schneidens und die Verbesserung in der Prozessgenauigkeit. Gemäß JP 2002-110885 A sind, wie in 1 gezeigt, Anschlussabschnitte, die aus einem Leitungsrahmen herausgeschnitten sind, von einem Formharz an Endoberflächen (geschnittene Oberflächen) der vereinzelten Halbleitervorrichtungen freigelegt. Normalerweise dient in einer Halbleitervorrichtung, die eine Leitungsrahmenstruktur aufweist, ein Formharz ausschließlich zur Isolierung von Anschlussabschnitten. Dementsprechend kann mit solch einer Konfiguration, wenn Feuchtigkeit von einem Übergang zwischen dem Anschlussabschnitt, der an der Kante der Halbleitervorrichtung frei liegt, und dem Formharz eindringt, die Isolierungseigenschaft des Formharz verschlechtert sein. In manchen Fällen schält sich der Übergang auf, was das Gehäuse öffnen kann.
  • Insbesondere muss eine Leistungshalbleitervorrichtung eine hohe Spannung sowie einen hohen Strom aushalten, und deshalb kann die Zuverlässigkeit der Leistungshalbleitervorrichtung mit der Struktur verschlechtert sein, bei der Anschlussabschnitte an Endoberflächen der Halbleitervorrichtung frei liegen.
  • Eine Aufgabe der vorliegenden Erfindung ist es, die Zuverlässigkeit einer Halbleitervorrichtung, die mittels eines Chargenspritzformverfahrens hergestellt wird, zu verbessern.
  • Die Aufgabe wird erfüllt durch den Gegenstand der unabhängigen Ansprüche 1 und 5. Weiterentwicklungen sind in den abhängigen Ansprüchen wiedergegeben.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält: ein Substrat mit einer Metallbasisplatte, einem isolierenden Blatt, das auf der Metallbasisplatte positioniert ist, und einem Verdrahtungsmuster, das auf dem isolierenden Blattpositioniert ist; ein Halbleiterelement, das auf dem Substrat positioniert ist; und ein Formharz, das ein Gehäuse zum Abdichten des Halbleiterelements bildet. Das Formharz erstreckt sich zu den seitlichen Oberflächen des Substrats. Das isolierende Blatt und das Verdrahtungsmuster liegen nicht von dem Formharz an den seitlichen Oberflächen des Substrats frei. Die Metallbasisplatte beinhaltet einen hervorstehenden Abschnitt, der von dem Formharz an den Seitenoberflächen des Substrats hervorsteht.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung beinhaltet die folgenden Schritte (a)–(d): In Schritt (a) wird ein Substrat mit einer Metallbasisplatte, einem isolierenden Blatt, das auf der Metallbasisplatte positioniert ist, und einem Verdrahtungsmuster, das auf dem isolierenden Blatt positioniert ist, hergerichtet. In Schritt (b) werden Halbleiterelemente auf dem Substrat angebracht. In Schritt (c) wird ein Formharz, das die Halbleiterelemente bedeckt, auf dem Substrat gebildet. In Schritt (d), nach Schritt (c), werden das Formharz und das Substrat geschnitten, um eine Mehrzahl von Halbleitervorrichtungen herauszuschneiden, auf denen das Halbleiterelement angebracht ist. Ein Graben wird in dem Substrat so vorgebildet, dass er sich entlang einer Schnittlinie in Schritt (d) erstreckt, wobei der Graben in der Breite größer ist als die Schnittlinie und durch das Verdrahtungsmuster und das isolierenden Blatt hindurch in die Metallbasisplatte hinein verläuft. In Schritt (c) wird das Formharz in den Graben eingefüllt.
  • Gemäß der vorliegenden Erfindung liegen das isolierende Blatt und das Verdrahtungsmuster an den Endoberflächen der Halbleitervorrichtung nicht frei, was die Verschlechterung des isolierenden Blatts aufgrund eines Eindringens von Feuchtigkeit sowie eines Abschälens des Verdrahtungsmusters von dem Formharz verhindert, was zu einer Verbesserung der Zuverlässigkeit der Halbleitervorrichtung führt. Zusätzlich wird die Halbleitervorrichtung durch ein Chargenspritzformverfahren gebildet, was zu einer Verringerung seiner Größe und Kosten führt.
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform;
  • 2 ist eine Draufsicht auf die Halbleitervorrichtung gemäß der ersten Ausführungsform;
  • 3 ist eine Draufsicht, die die interne Struktur der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 4 ist eine Schnittansicht, die einen Zustand vor der Vereinzelung der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
  • 5 bis 8 sind Ansichten zum Beschreiben eines Verfahrens der Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform;
  • 9 ist eine Ansicht zum Beschreiben der Konfiguration einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform und ein Verfahren zu ihrer Herstellung; und
  • 10 und 11 sind Ansichten zum Beschreiben der Konfiguration einer Halbleitervorrichtung gemäß einer dritten Ausführungsform und ein Verfahren zu ihrer Herstellung.
  • 1 bis 3 sind Ansichten, die die Konfiguration einer Halbleitervorrichtung 100 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen. Eine Leistungshalbleitervorrichtung wird dabei als Beispiel beschrieben. 1 ist eine Schnittansicht der Halbleitervorrichtung 100, und 2 ist eine Draufsicht. 3 ist eine Ansicht, die die interne Struktur der Halbleitervorrichtung 100 zeigt und eine Draufsicht der Halbleitervorrichtung 100 darstellt, in der eine Hülsenplatte 7 und ein Formharz 8, die unten beschrieben werden, nicht gezeigt sind. 1 entspricht einem Schnitt entlang einer Linie A1-A2, die in 2 und 3 gezeigt ist.
  • Die Halbleitervorrichtung 100 gemäß dieser Ausführungsform beinhaltet ein Metallsubstrat 10, das zusammengesetzt ist aus einer Metallbasisplatte 1, einem isolierenden Blatt 2, das auf der Metallbasisplatte 1 angelagert ist, und einem Verdrahtungsmuster 3, das auf dem isolierenden Blatt 2 angeordnet ist. Auf dem Verdrahtungsmuster 3 des Metallsubstrats 10 sind Leistungshalbleiterelemente 4 und externe Anschlussverbindungsabschnitte 5 befestigt, die leitfähige Elemente zum elektrischen Leiten zwischen dem Verdrahtungsmuster 3 und der Außenwelt sind. Das Verdrahtungsmuster 3, die Halbleiterelemente 4 und die externen Anschlussverbindungsabschnitte 5 sind mittels Drahtverbindungen 6 miteinander verbunden.
  • Auf dem Metallsubstrat 10 sind die Halbleiterelemente 4 und die Drahtverbindungen 6 mit dem Formharz 8 bedeckt, wohingegen die externen Anschlussverbindungsabschnitte 5 so angeordnet sind, dass sie so auf den Verdrahtungsmustern 3 stehen, dass sie durch das Formharz 8 hindurch verlaufen. Das Formharz versiegelt die Halbleiterelemente 4 und die Drahtverbindungen 6 und wirkt als Gehäuse für das Halten des Metallsubstrats 10, der Halbleiterelemente 4, der externen Anschlussverbindungsabschnitte 5 und der Drahtverbindungen 6. Zusätzlich dient das Formharz 8 dazu, die Isolierung zwischen den jeweiligen Komponenten auf dem Metallsubstrat 10 zu sichern.
  • Eine Hülsenplatte 7 aus thermoplastischem Harz gemacht, die so angeordnet ist, dass sie der Oberfläche des Metallsubstrats 10 gegenüber liegt, auf der die Halbleiterelemente 4 befestigt sind, und die eine Mehrzahl von Öffnungen 7a (Hülsen) beinhalten, um die externen Anschlussverbindungsabschnitte 5 freizulegen, ist auf dem Formharz 8 angeordnet. Wie in 2 gezeigt ist die Oberfläche der Halbleitervorrichtung 10 völlig mit der Hülsenplatte 7 bedeckt mit Ausnahme eines Abschnitts, der den Öffnungen 7a entspricht, durch die die externen Anschlussverbindungsabschnitte 5 frei liegen. Diese Konfiguration wird gemacht durch Einfüllen des Formharzes 8 zwischen das Metallsubstrat 10 und die Hülsenplatte 7.
  • Wie in 1 gezeigt, erstreckt sich das Formharz 8 derart, dass es die Seitenflächen des Metallsubstrats 10 abdeckt. Auf den Seitenflächen des Metallsubstrats 10 deckt das Formharz 8 äußere Kanten des isolierenden Blattes 2 und des Verdrahtungsmusters 3 ab. Dementsprechend liegen die isolierende Schicht 2 und die Verdrahtungsmuster 3 auf den Seitenflächen des Metallsubstrats 10 nicht von dem Formharz 8 frei. Während das Formharz die meisten Abschnitte der Seitenflächen der Metallbasisplatte 1 abdeckt, beinhaltet die Metallbasisplatte 1 einen hervorstehenden Abschnitt 1a in den unteren Abschnitten der Seitenflächen (Kantenabschnitte der unteren Oberfläche) und der hervorstehende Abschnitt 1a liegt von dem Formharz 8 auf den Seitenflächen des Metallsubstrats 10 frei.
  • Die isolierende Schicht 2 wird im allgemeinen aus einem anorganischen Füllmaterial gemacht, das exzellente thermische Leitfähigkeit und eine organische Komponente aufweist. Es wird befürchtet, dass die isolierende Schicht 2 dieses Typs sich wegen ihrer Hygroskopizität aufgrund von Feuchtigkeit verschlechtern kann. In dieser Ausführungsform ist die isolierende Schicht 2 jedoch völlig mit dem Formharz 8 versiegelt und liegt nicht zur Außenseite frei, und deshalb wird verhindert, dass die isolierende Schicht 2 sich aufgrund von Feuchtigkeit verschlechtert. Deshalb kann die Isolation zwischen den Verdrahtungsmustern 3 und der Metallbasisplatte 2 genügend sichertgestellt werden. Dies ermöglicht es, die isolierende Schicht 2 dünner zu machen, was förderlich ist für die Verkleinerung der Halbleitervorrichtung 100.
  • In ähnlicher Weise ist auch das Verdrahtungsmuster 3 völlig mit dem Formharz 8 versiegelt und liegt nicht zur Außenseite frei, so dass der Übergang zwischen dem Verdrahtungsmuster 3 und dem Formharz 8 nicht zur Außenseite frei liegt. Dies verhindert eine Verschlechterung der Isolationseigenschaft des Formharzes aufgrund von Feuchtigkeit, die von dem Übergang her eindringt.
  • Weiterhin sind die isolierende Schicht 2 und das Verdrahtungsmuster 3 völlig mit Formharz 8 versiegelt, wodurch es möglich wird, ein Abschälen zwischen der Metallbasisplatte 1 und der isolierenden Schicht 2 sowie ein Abschälen zwischen der isolierenden Schicht 2 und dem Verdrahtungsmuster 3, die durch mechanische Vibrationen verursacht werden, zu verhindern. Das führt zu einer Wirkung, dass die isolierende Eigenschaft zwischen dem Verdrahtungsmuster 3 und der Metallbasisplatte 1 (verursacht durch das Formharz 8) daran gehindert wird, sich zu verschlechtern.
  • Die Metallbasisplatte hat einen Außendurchmesser, der gleich dem Außendurchmesser der Halbleitervorrichtung 100 einschließlich des hervorstehenden Abschnitts 1a ist, und sie ist deshalb in der Lage, Wärme, die von den Halbleiterelementen 4 erzeugt wird, effizient zu verteilen. Bevorzugte Materialbeispiele für die Metallbasisplatte 1 sind Kupfer, kupferlegierte Metalle und Aluminium. In einem Fall der Betonung der Kostenreduktion sowie der Größe ist es ausreichend, dass Aluminium benutzt wird, und im Falle der Betonung der Wärmeableitungseigenschaften werden Kupfer und kupferlegierte Metalle benutzt.
  • Gemäß dieser Ausführungsform kann die Halbleitervorrichtung 100, die eine hohe Zuverlässigkeit aufweist, wie oben beschrieben erhalten werden. Weiterhin wird die Halbleitervorrichtung 100 wie unten beschrieben durch ein Chargenspritzformverfahren gebildet, was auch förderlich ist hinsichtlich einer Verringerung der Größe und der Kosten einer Halbleitervorrichtung.
  • Das Halbleiterelement 4, das in der Halbleitervorrichtung 100 befestigt ist, kann wie im herkömmlichen Fall aus Silizium (Si) und bevorzugter aus einem Halbleiter mit einer großen Bandlücke wie Siliziumcarbid (SiC) gebildet sein. Ein Element, das aus einem Halbleiter mit großer Bandlücke gebildet ist, hat einen exzellenten thermischen Widerstand, und deshalb kann die Betriebstemperatur des Halbleiterelements 4 vergrößert werden. Aus diesem Grund wird, selbst wenn die isolierende Schicht 2 Feuchtigkeit aufnimmt, die Feuchtigkeit aufgrund der Wärme, die erzeugt wird, wenn da Halbleiterelement 4 bei einer hohen Temperatur arbeitet, zur Außenseite verteilt. Beispiele für Halbleiter mit großer Bandlücke beinhalten zusätzlich zu SiC auf Galliumnitrid (GaN) basierende Materialien und Diamant.
  • Die Halbleitervorrichtung 100 gemäß dieser Ausführungsform wird durch ein Chargenspritzformverfahren gebildet. Das heißt, jede. individuelle Halbleitervorrichtung 100 wird durch das Schneiden einer Struktur gebildet, in der eine Mehrzahl von Halbleitervorrichtungen 100 integral durch das gebildet sind, mittels In-Würfel-Schneiden. Die Halbleitervorrichtung 100 ist vor der Vereinzelung wie in 4 gezeigt über den hervorstehenden Abschnitt 1a der Metallbasisplatte 1 mit der danebenliegenden Halbleitervorrichtung 100 verbunden.
  • Wie in 4 gezeigt ist in dem Zustand vor der Vereinzelung der Halbleitervorrichtung 100 ein linienförmiger Graben 11 (Aussparung) entsprechend einer Würfelungslinie DL (Schneidlinie) zwischen der Halbleitervorrichtung 100 in dem Metallsubstrat 10 gebildet. Der Graben 11 dringt durch das Verdrahtungsmuster 3 und die isolierende Schicht 2 hindurch in die Metallbasisplatte 1 hinein, und das Formharz 8 wird darin eingefüllt. Die beiden Halbleitervorrichtungen 100 werden am Mittelabschnitt des Grabens 11 des Halbleitersubstrats 10 geschnitten. Dementsprechend verbleibt das Formharz 8 auf der seitlichen Oberfläche (Schneidfläche) jeder Halbleitervorrichtung 100, und der hervorstehende Abschnitt 1a, der von dem Formharz 8 freiliegt, ist an der Seitenfläche der Metallbasisplatte 1 gebildet.
  • Im Folgenden wird ein Verfahren der Herstellung der Halbleitervorrichtung 100 gemäß dieser Ausführungsform beschrieben.
  • Zunächst wird das Metallsubstrat 10 für das Bilden einer Mehrzahl von Halbleitervorrichtungen 100 (gebildet durch integrales Bilden des Metallsubstrats 10 für die Mehrzahl der Halbleitervorrichtungen 100), wobei jede aus der Metallbasisplatte 1, der isolierenden Schicht 2 und dem Verdrahtungsmuster 3 besteht, hergerichtet. Dann werden die linienförmigen Gräben 11 so gebildet, dass sie sich entlang der Schneidlinien DL bei der Vereinzelung der Halbleitervorrichtungen 100 erstrecken. Der Graben 11 wird so gebildet, dass er durch das Verdrahtungsmuster 3 und die isolierende Schicht 2 hindurch in die Metallbasisplatte eindringt.
  • Der Graben 11 kann durch einen Router oder dergleichen gebildet werden. Abhängig von Dicke, Material und Größe der Metallbasisplatte 1 hat der Graben 11 vorzugsweise eine Tiefe, dass er so tief wie möglich in die Metallbasisplatte 1 eindringt. Ein zu tiefer Graben 11 kann dazu führen, dass die Metallbasisplatte 1 gebrochen oder gebogen wird, wenn sie benutzt wird. Deshalb ist es ausreichend, die Tiefe des Grabens 11 ungefähr in Übereinstimmung mit den Spezifikationen eines Transportsystems der Herstellungsvorrichtung einzustellen.
  • Um das Formharz dazu zu bringen, auch nach dem Schneiden des Metallsubstrats 10 auf den Seitenflächen der Metallbasisplatte 1 zu bleiben, muss die Breite des Grabens 11 größer angesetzt werden als die Breite der Schneidlinie DL. Die Breite des Grabens 11 entspricht der Breite der Klinge des Routers oder dergleichen, die für das Bilden des Grabens 11 benutzt wird und die Breite der Schneidlinie DL entspricht der Breite der Klinge des Routers oder dergleichen, die für das In-Würfel-Schneiden benutzt wird. Das heißt, es ist ausreichend, dass in dieser Ausführungsform die Klinge, die eine Breite hat, die größer ist als diejenige der Klinge des Routers oder dergleichen, die für das In-Würfel-Schneiden benutzt wird, als Klinge des Routers oder dergleichen, die zur Herstellung des Grabens 11 verwendet wird, benutzt wird.
  • Danach werden die Halbleiterelemente 4 und externe Anschlussverbindungsabschnitte 5 unter Verwendung eines leitfähigen Bindematerials wie Lot auf dem Metallsubstrat 10 befestigt, und dann wird unter Verwendung der Drahtverbindungen 6 eine Verdrahtung für das Verbinden des Verdrahtungsmusters 3, der Halbleiterelemente 4 und der externen Anschlussverbindungsabschnitte 5 bereitgestellt. 5 ist eine Draufsicht der Halbleitervorrichtung 100 nach dem oben beschriebenen Verdrahtungsschritt. Dabei ist gezeigt, dass die Gräben 11 in Linien entlang der Schneidlinien DL gebildet werden.
  • Die Verdrahtung wird bereitgestellt unter Verwendung der Drahtverbindungen 6, und dann wird die Hülsenplatte 7 (plattenähnliches Element), die aus thermoplastischem Harz gebildet ist, so befestigt, dass sie der Oberfläche des Metallsubstrats 10 gegenüber liegt, auf der die Halbleiterelemente 4 befestigt sind. 6 ist eine Draufsicht auf die Hülsenplatte 7. 7 ist eine Draufsicht auf die Halbleitervorrichtung 100, wenn die Hülsenplatte 7 so angeordnet ist, dass sie dem Metallsubstrat 10 gegenüberliegt (vor der Vereinzelung), und 8 ist eine Schnittansicht. Wenn die Hülsenplatte 7 auf dem Metallsubstrat 10 befestigt wird, werden die externen Anschlussverbindungsabschnitte 5 wie in 8 gezeigt in die Öffnungen 7a der Hülsenplatte 7 eingepasst. Danach liegen die externen Anschlussverbindungsabschnitte 5 wie in 7 gezeigt von der Deckfläche der Halbleitervorrichtung 10 aus durch die Öffnungen 7a frei.
  • Dann wird das Formharz 8 zwischen dem Metallsubstrat 10 und der Hülsenplatte 1 eingefüllt. Als ein Resultat davon werden die Halbleiterelemente 4 und die Drahtverbindungen 6 mit Formharz versiegelt. Bei dieser Gelegenheit wird das Formharz 8 auch in die Gräben 11 des Metallsubstrats 10 gefüllt. Das Formharz 8, das in die Gräben 11 gefüllt ist, deckt die seitlichen Oberflächen des Metallsubstrats 10 in der Halbleitervorrichtung 100 nach der Vereinzelung ab.
  • Schließlich werden die Hülsenplatte 7, das Formharz 8 und das Metallsubstrat 10 entlang der Schneidlinien DL geschnitten, so dass die Halbleitervorrichtungen 100 vereinzelt werden (in Würfel geschnitten werden). Als ein Resultat davon wird eine Mehrzahl von Halbleitervorrichtungen 100 wie in 1 gezeigt gewonnen.
  • Der oben erwähnte In-Würfel-Schneidschritt kann auch unter Verwendung eines Routers oder dergleichen durchgeführt werden. Die Klinge eines Routers oder dergleichen schneidet die Abschnitte der Gräben 11 heraus (d. h. dünne Abschnitte der Metallbasisplatte 1), und dementsprechend wird die Dicke des Metalls, das von dem Router oder dergleichen geschnitten wird, kleiner, was das Schneiden einfacher macht. Weiterhin ist es unwahrscheinlicher, dass die Klinge eines Routers oder dergleichen sich beim Schneiden der Hülsenplatte 7, die aus einem thermoplastischem Harz gebildet ist, abnutzt, wobei diese einfacher geschnitten wird im Vergleich zum Schneiden des Formharzes 8. Deshalb kann die Dicke des Formharzes 8, das durch einen Router oder dergleichen geschnitten wird, kleiner gemacht werden durch das Anordnen der Hülsenplatte 7 als oberen Abschnitt der Halbleitervorrichtung 100. Das macht das Schneiden einfacher und die Klinge des Routers oder dergleichen wird weniger wahrscheinlich abgenutzt.
  • Wie oben beschrieben, wird eine Klinge, welche eine geringere Breite hat als die Breite des Grabens 11 des Metallsubstrats 10, als Klinge eines Routers oder dergleichen, die in diesem In-Würfel-Schneidschritt verwendet wird, verwendet. Das ist so, weil in anderen Fällen das Formharz 8 in dem Graben 11 vollständig beim In-Würfel-Schneiden entfernt würde und die Seitenflächen des Metallsubstrats 10 nach der Vereinzelung nicht mit dem Formharz 8 in der Halbleitervorrichtung 100 abgedeckt wären, so dass die Kanten der isolierenden Schicht 2 und des Verdrahtungsmusters 3 frei liegen könnten. In solch einem Fall sind die Wirkungen der vorliegenden Erfindung verringert, was zu einer Verschlechterung der Zuverlässigkeit der Halbleitevorrichtung 100 führt. Zusätzlich dazu zieht eine Vergrößerung der Breite der Schneidlinie eine Verringerung der Anzahl der Halbleitervorrichtungen 100, die erhalten werden sollen, nach sich, was zu einer Vergrößerung der Herstellungskosten führt.
  • Dementsprechend ist in dieser Ausführungsform die Breite des Routers oder dergleichen, der bei dem In-Würfel-Schneiden verwendet wird, kleiner als diejenige des Grabens 11 des Metallsubstrats 10. Es sei angemerkt, dass eine extrem dünne Klinge die Lebensdauer der Klinge reduzieren kann und die Schneidlinie gewunden machen kann. Deshalb ist es erwünscht, die Breite und das Material der Klinge in Anbetracht obiger Anmerkungen zu optimieren.
  • Während 5 die Art und Weise zeigt, in der insgesamt sechs Halbleitervorrichtungen 10, zwei horizontal und drei vertikal, kollektiv gebildet werden, kann eine angemessene Anzahl davon gebildet werden.
  • Während der Graben 11, der in dem Metallsubstrat 10 gebildet ist, in der ersten Ausführungsform eine quadratische U-Form aufweist (U-Form mit quadratischen Ecken), wird die Querschnittsform des Grabens 11 in Übereinstimmung mit der Form der Klinge des Routers oder dergleichen, der für das Bilden des Grabens 11 verwendet wird, bestimmt. Beispielsweise kann der Graben 11 ein V-förmiger Graben sein (kann einen V-förmigen Querschnitt aufweisen), oder er kann ein U-förmiger Graben sein (kann einen U-förmigen Querschnitt aufweisen). 9 zeigt ein Beispiel, in dem die Gräben 11, die eine V-Form aufweisen, in dem Metallsubstrat 10 vor der Vereinzelung gebildet werden.
  • Es sei angemerkt, dass in Anbetracht beispielsweise der Abmessungsgenauigkeit beim In-Würfel-Schneiden der Halbleitervorrichtung 100 der quadratisch geformte Graben und weiterhin ein U-geformter Graben in dem Schneidprozess keine Ausrichtungsgenauigkeit aufweisen müssen, die so hoch ist wie bei einem V-förmigen Graben, und deshalb kann das In-Würfel-Schneiden einfacher durchgeführt werden.
  • 10 und 11 sind Ansichten zum Beschreiben der Konfiguration einer Halbleitervorrichtungen gemäß einer dritten Ausführungsform und eines Verfahrens zu ihrer Herstellung. 10 ist eine Schnittansicht, die den Zustand vor der Vereinzelung der Halbelitervorrichtung 100 gemäß der dritten Ausführungsform zeigt, und 11 ist eine Draufsicht.
  • In dieser Ausführungsform werden die linienförmigen Gräben so gebildet, dass sie sich auch in der Hülsenplatte 7, die als Deckflächenabschnitt der Halbleitervorrichtung 10 angeordnet ist, entlang der Schneidlinie DL zu erstrecken. Die Breite des Grabens 12, die in der Hülsengruppe 7 bereitgestellt wird, wird größer gemacht als die Breite der Klinge, die beim In-Würfel-Schneiden für die Vereinzelung der Halbleitervorrichtung 100 verwendet wird.
  • Dementsprechend hat beim In-Würfel-Schneiden der Halbleitervorrichtung 100 der Abschnitt, der durch einen Router oder dergleichen geschnitten wird, eine geringere Dicke, und deshalb kann ein Schneidgebiet davon kleiner gemacht werden. Dies verbessert weiterhin die Schneidgeschwindigkeit beim In-Würfel-Schneiden und reduziert ein Abnutzen der Schneidklinge, was zu einer Verringerung der Herstellungskosten führt.
  • Die Ausführungsformen der vorliegenden Erfindung können frei miteinander kombiniert werden, oder sie können angemessen modifiziert oder weggelassen werden, ohne vom Kern der Erfindung abzurücken.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2002-110885 A [0003, 0003, 0004, 0004]

Claims (10)

  1. Halbleitervorrichtung mit: einem Substrat (10) mit einer Metallbasisplatte (1), einer isolierenden Schicht (2), die auf der Metallbasisplatte (1) positioniert ist, und einem Verdrahtungsmuster (3), das auf der isolierenden Schicht (2) positioniert ist, einem Halbleiterelement (4), das auf dem Substrat (10) positioniert ist, und einem Formharz (8), das ein Gehäuse für das Versiegeln des Halbleiterelements (4) bildet, wobei das Formharz (8) sich zu den Seitenflächen des Substrats (10) erstreckt, die isolierende Schicht (2) und das Verdrahtungsmuster (3) an den Seitenflächen des Substrats (10) nicht von dem Formharz (8) frei liegen, und die Metallbasisplatte (1) einen hervorstehenden Abschnitt (1a) aufweist, der an den Seitenflächen des Substrats (10) von dem Formharz (8) hervorsteht.
  2. Halbleitervorrichtung gemäß Anspruch 1, weiter mit: einem leitfähigen Element (5), das durch das Formharz (8) hindurch geht und eine elektrische Leitung zwischen dem Verdrahtungsmuster (3) und der Außenwelt bereitstellt, und einer Hülsenplatte (7), die auf dem Formharz (8) bereitgestellt ist, eine Öffnung beinhaltet, die das leitfähige Element (5) frei legt, und aus einem thermoplastischen Harz gebildet ist.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Metallbasisplatte (1) aus einem Material gebildet ist, das Kupfer oder Aluminium beinhaltet.
  4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, wobei das Halbleiterelement (4) einen Halbleiter mit großer Bandlücke beinhaltet.
  5. Verfahren für das Herstellen einer Halbleitervorrichtung mit den Schritten: (a) Herrichten eines Substrats (10) mit einer Metallbasisplatte (1), einer isolierenden Schicht (2), die auf der Metallbasisplatte (1) angeordnet ist, und einem Verdrahtungsmuster (3), das auf der isolierenden Schicht (2) angeordnet ist, (b) Anbringen von Halbleiterelementen (4) auf dem Substrat (10), (c) Bilden eines Formharzes (8), das die Halbleiterelemente (4) auf dem Substrat (10) bedeckt, und (d) nach Schritt c) Schneiden des Formharzes (8) und des Substrats (10), um eine Mehrzahl von Halbleitervorrichtungen (100) herauszuschneiden, auf denen Halbleiterelemente (4) angebracht sind, wobei ein Graben (11) im Voraus in dem Substrat (10) so gebildet wird, dass er sich entlang einer Schnittlinie in Schritt (d) erstreckt, wobei der Graben (11) eine Breite hat, die größer als die Breite der Schnittlinie ist, und durch das Verdrahtungsmuster (3) und die isolierende Schicht (2) in die Metallbasisplatte (1) hindurch geht, und in Schritt (c) das Formharz (8) in den Graben (11) gefüllt wird.
  6. Verfahren für das Herstellen einer Halbleitervorrichtung gemäß Anspruch 5, wobei eine Klinge, die beim Schneiden des Formharzes (8) und des Substrats (10) in Schritt (d) benutzt wird, eine Breite aufweist, die kleiner ist als die Breite des Grabens (11).
  7. Verfahren für das Herstellen einer Halbleitervorrichtung gemäß Anspruch 5 oder 6, wobei der Graben (11) einen Querschnitt mit einer quadratischen U-Form, mit einer V-Form oder mit einer U-Form aufweist.
  8. Verfahren für die Herstellung einer Halbleitervorrichtung gemäß einem der Ansprüche 5 bis 7, wobei Schritt (c) die Schritte beinhaltet: (c-1) Anordnen eines plattenähnlichen Elements (7) aus einem thermoplastischen Harz, so dass es gegenüber einer Oberfläche des Substrats (10) liegt, auf der die Halbleiterelemente (4) befestigt sind, und (c-2) Füllen des Formharzes (8) zwischen das Substrat (10) und das plattenähnliche Element (7).
  9. Verfahren für das Herstellen einer Halbleitervorrichtung gemäß Anspruch 8, wobei ein Graben (12), der eine Breite hat, die größer ist als die Breite der Schneidlinie in Schritt (d), im Voraus in dem plattenähnlichen Element (7) so gebildet wird, dass er sich entlang der Schneidlinie erstreckt.
  10. Verfahren für die Herstellung einer Halbleitervorrichtung gemäß Anspruch 9, wobei eine Klinge, die beim Schneiden des Formharzes (8) und des Substrats in Schritt (d) verwendet wird, eine Breite aufweist, die kleiner als die Breite des Grabens (12) des plattenähnlichen Elements (7) ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186458B2 (en) * 2012-07-05 2019-01-22 Infineon Technologies Ag Component and method of manufacturing a component using an ultrathin carrier
KR20150074649A (ko) * 2013-12-24 2015-07-02 삼성전기주식회사 반도체 패키지 및 그 제조 방법
JP6511695B2 (ja) * 2015-01-20 2019-05-15 ローム株式会社 半導体装置およびその製造方法
JP6800745B2 (ja) * 2016-12-28 2020-12-16 株式会社ディスコ 半導体パッケージの製造方法
US11244918B2 (en) * 2017-08-17 2022-02-08 Semiconductor Components Industries, Llc Molded semiconductor package and related methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110885A (ja) 2000-09-26 2002-04-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110888A (ja) 2000-09-27 2002-04-12 Rohm Co Ltd アイランド露出型半導体装置
JP3731805B2 (ja) * 2001-04-18 2006-01-05 カシオマイクロニクス株式会社 回路基板の製造方法
JP4039881B2 (ja) 2002-04-24 2008-01-30 三洋電機株式会社 混成集積回路装置の製造方法
US6649445B1 (en) 2002-09-11 2003-11-18 Motorola, Inc. Wafer coating and singulation method
JP4383768B2 (ja) * 2003-04-23 2009-12-16 スリーエム イノベイティブ プロパティズ カンパニー 封止用フィルム接着剤、封止用フィルム積層体及び封止方法
JP5350804B2 (ja) * 2007-01-22 2013-11-27 三菱電機株式会社 電力用半導体装置
US20090091039A1 (en) * 2007-10-03 2009-04-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device, method of manufacturing the same, and semiconductor substrate
JP5108496B2 (ja) * 2007-12-26 2012-12-26 三洋電機株式会社 回路基板およびその製造方法、回路装置およびその製造方法
US7824962B2 (en) 2008-01-29 2010-11-02 Infineon Technologies Ag Method of integrated circuit fabrication
JP4567773B2 (ja) 2008-07-18 2010-10-20 三菱電機株式会社 電力用半導体装置
DE102009046858B3 (de) * 2009-11-19 2011-05-05 Infineon Technologies Ag Leistungshalbleitermodul und Verfahren zum Betrieb eines Leistungshalbleitermoduls
JP2011138963A (ja) * 2009-12-28 2011-07-14 Tdk Corp 回路モジュール及び回路モジュール製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110885A (ja) 2000-09-26 2002-04-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム

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JP2013145820A (ja) 2013-07-25
CN103208466A (zh) 2013-07-17

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