KR101514504B1 - 전자부품 및 전자부품 제조방법 - Google Patents

전자부품 및 전자부품 제조방법 Download PDF

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Abstract

본 발명은 전자부품 및 전자부품 제조방법에 관한 것으로, 절연체 내부에 도전체가 형성되고, 상기 도전체와 전기적으로 연결되는 외부전극이 상기 절연체 외부면에 구비는 전자부품에서, 외부전극의 비아가공영역에서의 곡률이 소정의 수준이하로 낮도록 하여, 레이저 편반사로 인한 불량 발생을 감소시킬 수 있다.

Description

전자부품 및 전자부품 제조방법{ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자부품 및 전자부품 제조방법에 관한 것이다.
전자기기의 휴대성이 향상되고, 고성능화 됨에 따라, 더 작은 부피 내에 더욱 많은 기능을 부여하려는 노력이 지속적으로 이루어지고 있는 가운데, 차세대 다기능성·소형 패키지 기술의 일환으로써 전자부품을 기판에 내장하는 기술이 주목 받고 있다.
일 예로써, 특허문헌1에는 전자부품이 내장된 회로기판이 개시되어 있다.
예를 들어, 회로기판에 적층 세라믹 커패시터(multi layer ceramic capacitor: MLCC)가 내장될 경우 MLCC의 외부 전극이 비아(via)를 통해 회로기판의 회로 패턴과 연결될 수 있다. 그러나, MLCC가 소형화 될수록 비아와 연결되는 외부 전극이 균일한 형상을 갖도록 형성하기가 어려워지며, 이에 따라 비아와의 접속 신뢰성 등의 문제가 발생할 수 있다.
미국특허공개공보 제2012-0006469호
상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 레이저의 편반사 현상을 감소시킬 수 있는 전자부품 및 전자부품 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 전자부품은, 절연체 내부에 도전체가 형성되고, 상기 도전체와 전기적으로 연결되는 외부전극이 상기 절연체 외부면에 구비되며, 가로 1.0mm × 세로 0.5mm 이하의 크기를 갖는 전자부품에 있어서, 상기 외부전극 곡률의 최대값이 7° 이하일 수 있다.
본 발명의 일실시예에 따른 전자부품은, 절연체 내부에 도전체가 형성되고, 상기 도전체와 전기적으로 연결되는 외부전극이 상기 절연체 외부면에 구비되며, 가로 1.0mm × 세로 0.5mm 이하의 크기를 갖는 전자부품에 있어서, 상기 외부전극의 비아가공영역에서 상기 외부전극 곡률의 최대값이 7° 이하일 수 있다.
이때, 상기 비아가공영역은 상기 외부전극의 표면 중에서 상기 외부전극 밴드폭 중앙 90%에 해당하는 영역일 수 있다.
본 발명의 일실시예에 따른 전자부품은, 장축, 단축 및 높이를 갖는 직육면체 형상의 바디부 및 상기 바디부의 장축방향 양단부에 구비되는 외부전극을 포함하는 전자부품에 있어서, 상기 외부전극의 표면 중 상기 바디부의 표면으로부터의 높이가 가장 높은 최고점과, 상기 외부전극 표면 상의 점 중에서 제1 비아가공영역의 경계선 상에 위치하며, 상기 최고점과의 거리가 가장 가까운 점을 연결하는 가상의 직선이 상기 장축방향에 평행인 면과 이루는 예각의 최대값이 1 ~ 7°이며, 상기 제1 비아가공영역은, 상기 외부전극의 상기 장축방향 최대 폭인 제1 밴드폭의 상기 장축방향 중앙 90% 에 해당하는 영역일 수 있다.
이때, 상기 외부전극의 표면 중 상기 바디부의 표면으로부터의 높이가 가장 높은 최고점과, 상기 외부전극 표면 상의 점 중에서 제2 비아가공영역의 경계선 상에 위치하며, 상기 최고점과의 거리가 가장 가까운 점을 연결하는 가상의 직선이 상기 단축방향에 평행인 면과 이루는 예각의 최대값이 1 ~ 7°이며, 상기 제2 비아가공영역은, 상기 외부전극의 상기 단축방향 최대 폭인 제2 밴드폭의 상기 단축방향 중앙 90% 에 해당하는 영역일 수 있다.
또한, 상기 전자부품은 MLCC일 수 있다.
여기서, 상기 MLCC는 장축 길이가 1.0mm 이하, 단축 길이가 0.5mm 이하인 것일 수 있다.
또한, 상기 MLCC는 장축 길이가 0.6mm 이하, 단축 길이가 0.3mm 이하인 것일 수 있다.
본 발명의 일실시예에 따른 전자부품 제조방법은, 절연체 내부에 도전체가 형성되고, 상기 도전체와 전기적으로 연결되는 외부전극이 상기 절연체 외부면에 구비된 전자부품을 제조하는 방법에 있어서, 800 ~ 18,000cps의 점도를 갖는 전극 페이스트가 담겨진 정반에 상기 바디부를 디핑(Dipping)하는 디핑 단계; 및 상기 디핑 단계를 수행한 것을 블러팅(Blotting)하는 블러팅 단계;를 포함할 수 있다.
이때, 상기 블러팅 단계는, 상기 디핑 단계의 전극 페이스트 높이의 1/4 이하의 높이로 전극 페이스트가 담겨진 정반에 블러팅 하는 것일 수 있다.
또한, 상기 블러팅 단계는 2 ~ 40 초 동안 수행되는 것이 바람직하다.
상기와 같이 구성된 본 발명은, 전자부품을 기판에 내장하는 과정에서 레이저로 비아홀을 가공할 때 편반사 현상이 감소될 수 있으므로, 비아 불량 발생률이 낮아진다는 유용한 효과를 제공한다.
또한, 복수 개의 외부전극들이 쇼트되어 불량이 발생되는 문제도 해결될 수 있다.
도 1은 전자부품의 외부전극 밴드폭과 외부전극 곡률의 관계를 개략적으로 예시한 도면이다.
도 2는 전자부품의 두께와 외부전극 곡률의 관계를 개략적으로 예시한 도면이다.
도 3은 전자부품이 기판에 내장된 상태에서 외부전극에 접속될 비아를 형성하기 위한 비아홀 가공 과정에서 결함이 발생되는 원리를 설명하기 위한 도면이다.
도 4a는 본 발명의 일실시예에 따른 전자부품을 개략적으로 예시한 사시도이다.
도 4b는 본 발명의 일실시예에 따른 전자부품을 X-Z평면으로 절단한 단면을 개략적으로 보인 단면도이다.
도 4c는 본 발명의 일실시예에 따른 전자부품을 Y-Z평면으로 절단한 단면을 개략적으로 보인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
전자부품이 내장되는 영역에는 회로 패턴을 형성하기 어렵기 때문에, 내장되는 전자부품의 크기를 줄이려는 노력이 지속되고 있다.
특히, MLCC나 인덕터 등의 칩 부품의 경우, 현재 가로 1.0mm × 세로 0.5mm 크기의 제품(소위 1005 사이즈 제품이라 칭하기도 함)을 상용화 하려는 시도가 이루어지고 있으며, 이러한 제품들을 더욱 소형화 하기 위한 노력이 계속되고 있는 바, 추후에는 가로 0.6mm × 세로 0.3mm 크기의 제품(소위 0603 사이즈 제품이라 칭하기도 함)도 상용화 될 것으로 예상되고 있다.
그런데, 대다수의 전자부품의 경우, 전자부품이 소형화될수록 밴드폭 또한 좁아질 필요가 있는데, 밴드폭의 감소는 외부전극의 형상에 영향을 줄 수 있다.
도 1은 전자부품의 외부전극 밴드폭과 외부전극 곡률의 관계를 개략적으로 예시한 도면이다.
도 1에 예시된 바와 같이, 디핑 방식으로 외부전극(2)이 형성될 경우, 전자부품(1)의 사이즈가 동일하다 할지라도, 밴드폭이 좁아질수록 외부전극(2)의 곡률이 커지게 된다. 즉, 밴드폭이 가장 작은 BW1에 비하여 BW2나 BW3로 갈수록 외부전극(2)의 곡률, 특히 비아가공영역에서의 곡률은 더 커지게 되며, 이에 따라, 레이저 광의 편반사 현상은 더 심화된다.
도 2는 전자부품의 두께와 외부전극 곡률의 관계를 개략적으로 예시한 도면이다.
도 2에 예시된 바와 같이, 전자부품(1)의 크기 및 외부전극(2)의 밴드폭이 동일한 경우에도 전자부품(1)의 두께가 증가될수록 외부전극(2)의 곡률이 커지게 된다. 즉, 두께가 가장 작은 T1인 경우에 비하여 T3로 갈수록 외부전극(2)의 곡률, 특히 비아가공영역에서의 곡률은 더 커지게 됨을 이해할 수 있을 것이다.
한편, 반도체 패키지 전체의 전체적인 높이 감소 및 원가절감을 위하여 MUF를 사용하는 TMV타입의 패키지에서, CUF를 사용하는 베어 다이 패키지 온 패키지(Bare die Package On Package)로 변경되는 추세이다.
이러한 베어 다이 패키지 온 패키지에서는 기판의 고온 휨특성 개선을 위하여 코어의 두께를 150um ~ 250um까지 증가시켜서 설계하고 있다.
이에 따라, 이러한 베어 다이 패키지 온 패키지에 전자부품을 내장하기 위해서는, 내장되는 전자부품의 두께가 증가되어야 하는 바, 현재 상용화 단계에 있는 임베디드 전용의 MLCC보다 50 ~ 100 um 이상 더 두꺼운 MLCC가 요구되고 있다.
따라서, 기존보다 더 두꺼운 MLCC 등이 요구되고 있는 상황 또한 외부전극의 곡률을 커지게 하는 요인이 되는 바, 레이저 광의 편반사 현상이 심화될 수 있다.
한편, 종래의 일반적인 전자부품의 경우 외부전극을 형성함에 있어서 도금 방식을 적용할 수 있었는데, 이러한 도금 방식을 적용하면 전자부품의 외면에 얇은 막 형상으로 외부전극이 형성될 수 있었기 때문에 외부전극의 곡률이 문제를 유발하지는 않았다.
그러나, 전술한 바와 같이 전자부품이 소형화 됨에 따라, 종래와 같이 도금 등의 방식으로 외부전극을 형성하기 어렵게 되었으며, 현재 극소형 전자부품의 경우에는, 외부전극을 형성하기 위하여 전극 페이스트에 전자부품의 일부를 침적시켜 외부전극이 형성될 위치에 전극 페이스트를 묻힌 후 경화시키는 이른바 디핑(Dipping) 공법을 적용하고 있다.
이러한 디핑 공법으로 외부전극을 형성할 경우, 전극 페이스트의 표면장력에 의해 외부전극이 둥근 형상을 이루게 된다.
또한, 소형 전자부품을 기판 내부에 내장하면서 외부와 전기적으로 연결되도록 비아를 형성하게 되는데, 외부전극의 폭(이른바 밴드폭(BW)이라고 칭하기도 함)이 넓을 수록 비아와의 연결성이 좋고, 비아 가공 효율이 향상된다.
그러나, 외부전극이 복수 개 구비되고, 이들 외부전극이 전기적으로 분리되어 있어야 하는 MLCC 등의 경우에는, 그 크기가 소형화 될수록 단락을 방지하면서 구현될 수 있는 최대한의 밴드폭에 한계가 있다.
또한, 밴드폭을 최대로 확보하기 위하여 전극 페이스트를 많이 묻힐 경우 외부전극의 곡률이 커지게 된다.
이때, 전자부품 내장기판 분야에서 전자부품을 외부와 전기적으로 연결시키기 위해 가장 보편적으로 사용되고 있는 비아 연결방식의 경우, 레이저를 조사하여 전자부품의 외부전극을 노출시키는 비아홀을 가공하게 되는데, 이 과정에서 레이저가 곡률이 큰 외부전극의 표면에서 편반사되어 가공되지 말아야 할 영역에 까지 도달함으로써 비아 형성 불량 문제를 유발하고 있었다.
도 3은 전자부품이 기판에 내장된 상태에서 외부전극에 접속될 비아를 형성하기 위한 비아홀 가공 과정에서 결함이 발생되는 원리를 설명하기 위한 도면이다.
도 3을 참조하면, 코어기판(3)의 캐비티에 전자부품(1)이 내장되고 전자부품(1)과 코어기판(3) 상에 빌드업 절연층(4)이 형성된 경우, 외부전극(2)에 전기적으로 접속되는 비아(5)를 가공하기 위하여 레이저를 조사하게 된다.
이때, 레이저가 외부전극(2) 표면에서 편반사됨으로써 빌드업 절연층(4)을 불필요하게 더 가공하게 되고, 이에 따라, 비아홀 내부에 도전성 물질을 채워 넣는 과정에서 불량(F)이 발생되는 것이다.
도 4a는 본 발명의 일실시예에 따른 전자부품(100)을 개략적으로 예시한 사시도이고, 도 4b는 본 발명의 일실시예에 따른 전자부품(100)을 X-Z평면으로 절단한 단면을 개략적으로 보인 단면도이며, 도 4c는 본 발명의 일실시예에 따른 전자부품(100)을 Y-Z평면으로 절단한 단면을 개략적으로 보인 단면도이다.
본 발명의 일실시예에 따른 전자부품(100)에서는 외부전극(120)의 곡률의 최대값이 7° 이하가 되도록 하여 전술한 문제점들을 해결할 수 있게 된다.
도 4a 내지 도 4c를 참조하면, 본 발명의 일실시예에 따른 전자부품(100)은 절연체 내부에 도전체가 형성되고, 이 도전체와 전기적으로 연결되는 외부전극(120)이 절연체 외부면에 구비되어 형성될 수 있다.
이때, 절연체는 세라믹 등일 수 있으며, 절연체와 도전체를 포함하는 것을 바디부(110)로 칭할 수 있다.
바디부(110)의 장축방향 양단에는 외부전극(120)이 구비된다. 이때, 장축방향은 X축에 평행한 방향을 의미하며, 외부전극(120)은 디핑 방식으로 형성된 것일 수 있다. 또한, 바디부(110)의 단축은 Y축에 평행한 방향을 의미할 수 있다.
한편, 외부전극(120)의 곡률이 작은 것도 중요하지만, 그 가운데 레이저가 조사되는 비아가공영역의 곡률이 일정 범위 이하로 작게 형성되는 것이 더욱 중요하다.
이때, 비아가공영역은 밴드폭의 90%에 해당하는 영역이다.
도 4b를 참조하면, 전자부품(100)의 장축방향으로 외부전극(120)의 최대 폭을 제1 밴드폭(BWx)으로 정의할 수 있다.
그리고, 제1 비아가공영역(Lx)은 제1 밴드폭(BWx)의 장축방향 중앙 90%에 해당하는 영역일 수 있다.
전자부품(100)을 실장하는 과정에서 발생되는 위치공차 및 비아홀 가공 공차 등을 고려하면, 외부전극(120)과 비아의 연결성을 확보하기 위하여 외부전극(120)의 중앙에 비아가 위치되도록 하는 것이 바람직하다.
따라서, 제1 비아가공영역(Lx) 또한 제1 밴드폭(BWx)의 중앙부에 위치되는 것이 바람직하며, 제1 밴드폭(BWx)에서 편측으로 적어도 5% 정도의 여유공간을 두도록 하는 것이 바람직하다.
한편, 비아가공영역의 곡률을 한정함에 있어서, 하기와 같은 방식도 가능하다.
도 4b에 도시된 바와 같이 외부전극(120)의 최고점 또는 최저점, 즉 바디부(110)로부터 가장 멀리 떨어져 있는 외부전극(120) 표면 상의 점을 A라고 정의할 수 있다.
또한, 제1 비아가공영역(Lx)의 경계선 및 외부전극(120) 표면이 만나는 점들 가운데 전술한 A점으로부터 가장 가까운 거리에 있는 점을 B1 및 B2로 정의할 수 있다.
또한, A점을 지나며, 바디부(110)의 장축에 평행한 선과, A점에서 B1을 연결하는 가상의 직선 및 A점에서 B2점을 연결하는 가상의 직선이 이루는 예각을 각각 θ1 및 θ2로 정의할 수 있다.
그리고, θ1 및 θ2를 달리하며 레이저의 편반사가 발생되는 정도를 실험해본 결과, θ1 및 θ2의 최대값이 7°이하일 경우 편반사가 거의 발생되지 않는 것으로 확인되었다.
한편, θ1 및 θ2의 최대값이 1°미만이 될 경우 제1 밴드폭(BWx)이 너무 커져서 외부전극(120)의 단락 현상이 발생되는 경우가 발견되었다.
따라서, θ1 및 θ2의 최대값이 1 ~ 7° 범위에 있도록 하는 것이 바람직하다.
도 4c를 참조하면, 전자부품(100)의 단축방향으로 외부전극(120)의 최대 폭을 제2 밴드폭(BWy)으로 정의할 수 있다.
그리고, 제2 비아가공영역(Ly)은 제2 밴드폭(BWy)의 장축방향 중앙 90%에 해당하는 영역일 수 있다.
전자부품(100)을 실장하는 과정에서 발생되는 위치공차 및 비아홀 가공 공차 등을 고려하면, 외부전극(120)과 비아의 연결성을 확보하기 위하여 외부전극(120)의 중앙에 비아가 위치되도록 하는 것이 바람직하다.
따라서, 제2 비아가공영역(Ly) 또한 제2 밴드폭(BWy)의 중앙부에 위치되는 것이 바람직하며, 제2 밴드폭(BWy)에서 편측으로 적어도 5% 정도의 여유공간을 두도록 하는 것이 바람직하다.
또한, 전술한 사항과 비슷한 원리로, 도 4c에 도시된 바와 같이 외부전극(120)의 최고점 또는 최저점, 즉 바디부(110)로부터 가장 멀리 떨어져 있는 외부전극(120) 표면 상의 점을 A라고 정의할 수 있다.
또한, 제2 비아가공영역(Ly)의 경계선 및 외부전극(120) 표면이 만나는 점들 가운데 전술한 A점으로부터 가장 가까운 거리에 있는 점을 B3 및 B4로 정의할 수 있다.
또한, A점을 지나며, 바디부(110)의 단축에 평행한 선과, A점에서 B3을 연결하는 가상의 직선 및 A점에서 B4점을 연결하는 가상의 직선이 이루는 예각을 각각 θ3 및 θ4로 정의할 수 있다.
그리고, θ3 및 θ4를 달리하며 레이저의 편반사가 발생되는 정도를 실험해본 결과, θ3 및 θ4의 최대값이 7°이하일 경우 편반사가 거의 발생되지 않는 것으로 확인되었다.
한편, θ3 및 θ4의 최대값이 1°미만이 될 경우 제2 밴드폭(BWy)이 너무 커져서 외부전극(120)의 단락 현상이 발생되는 경우가 발견되었다.
따라서, θ3 및 θ4의 최대값이 1 ~ 7° 범위에 있도록 하는 것이 바람직하다.
한편, 본 발명의 일실시예에 따른 전자부품(100) 제조방법은 바디부(110)에 외부전극(120)을 형성하되, 통상적인 디핑 단계를 수행한 후 블러팅 단계를 더 수행하는 것일 수 있다.
이때, 디핑 단계를 수행하는 과정 및 블러팅 단계를 수행하는 과정에서 사용되는 전극 페이스트의 점도는 소정의 범위 내에 있도록 해야 한다.
전극 페이스트의 점도가 너무 낮으면 바디부(110)에 충분한 페이스트가 잔류되지 않을 뿐만 아니라, 밴드폭이 너무 넓어지게 되어 외부전극(120)들 사이에 단락현상이 발생될 수 있다.
또한, 전극 페이스트의 점도가 너무 높으면 외부전극(120)의 곡률이 증가하여 레이저의 편반사 현상이 발생되는 빈도가 증가하게 된다.
따라서, 본 발명의 일실시예에 따른 전자부품(100) 제조방법은 디핑 단계 및 블러팅 단계를 수행하는 과정에서 800 ~ 18,000cps의 점도를 갖는 전극 페이스트를 사용하는 것이 바람직하다.
한편, 디핑 단계에서는 바디부(110)를 전극 페이스트에 침적시키되, 외부전극(120)의 밴드폭 정도의 깊이로 바디부(110)를 침적시킬 수 있다.
이렇게 디핑 단계를 수행하게 되면 바디부(110)에 전극 페이스트가 묻고, 전극 페이스트의 표면장력에 의하여 외부전극(120)의 곡률이 증가된다.
따라서, 디핑 단계를 수행한 전자부품(100)에 블러팅 단계를 수행하여 외부전극(120)의 곡률을 감소시키는 것이 바람직하다.
이때, 블러팅 단계는 디핑 단계에서 바디부(110)가 침적되었던 깊이 보다 낮은 높이로 전극 페이스트가 담겨진 정반에 디핑 단계를 수행한 전자부품(100)을 침적시키는 방식으로 수행될 수 있다. 여기서, 필요에 따라 전자부품(100)이 정반의 바닥에 소정의 힘으로 충돌하는 과정을 반복할 수도 있다.
또한, 블러팅 단계를 수행할 때, 정반으로부터 전극 페이스트 표면 까지의 높이가 너무 높으면 바디부(110)에 묻어 있던 전극 페이스트를 충분히 덜어낼 수 없으므로, 디핑 단계의 전극 페이스트 높이의 1/4 이하가 되도록 하는 것이 바람직하다.
이러한 블러팅 단계를 통해 외부전극(120)의 곡률이 조절될 수 있다. 다시 말해서, 외부전극(120)의 편평도가 블러팅 단계를 수행함에 따라 조절될 수 있다는 것이다.
한편, 외부전극(120)의 곡률 또는 편평도는 블러팅 단계를 수행하는 시간에 따라서도 달라질 수 있다.
블러팅 단계를 너무 단시간 수행하면 외부전극(120)을 충분히 편평하게 구현하지 못할 수 있고, 너무 장시간 수행하면 외부전극(120)의 편평도가 너무 커질 수 있다.
따라서, 본 발명의 일실시예에 따른 전자부품(100) 제조방법에서는 2 ~ 30초 범위에서 블러팅 단계가 수행되도록 하는 것이 바람직하다.
1 : 바디부
2 : 외부전극
3 : 코어기판
4 : 빌드업 절연층
5 : 비아
100 : 전자부품
110 : 바디부
120 : 외부전극
BWx : 제1 밴드폭
BWy : 제2 밴드폭
Lx : 제1 비아가공영역
Ly : 제2 비아가공영역
A : 최고점

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 장축, 단축 및 높이를 갖는 직육면체 형상의 바디부 및 상기 바디부의 장축방향 양단부에 구비되는 외부전극을 포함하는 전자부품에 있어서,
    상기 외부전극의 표면 중 상기 바디부의 표면으로부터의 높이가 가장 높은 최고점과,
    상기 외부전극 표면 상의 점 중에서 제1 비아가공영역의 경계선 상에 위치하면서 상기 최고점과의 거리가 가장 가까운 점
    을 연결하는 가상의 직선; 및
    상기 최고점을 지나면서 상기 장축방향에 평행인 가상의 직선;
    사이의 예각의 최대값이 1° ~ 7°이며,
    상기 제1 비아가공영역은,
    상기 외부전극의 상기 장축방향 최대 폭인 제1 밴드폭의 상기 장축방향 중앙 90% 에 해당하는 영역인 것을 특징으로 하는 전자부품.
  5. 청구항 4에 있어서,
    상기 외부전극의 표면 중 상기 바디부의 표면으로부터의 높이가 가장 높은 최고점과,
    상기 외부전극 표면 상의 점 중에서 제2 비아가공영역의 경계선 상에 위치하면서 상기 최고점과의 거리가 가장 가까운 점
    을 연결하는 가상의 직선; 및
    상기 최고점을 지나면서 상기 단축방향에 평행인 가상의 직선;
    사이의 예각의 최대값이 1° ~ 7°이며,
    상기 제2 비아가공영역은,
    상기 외부전극의 상기 단축방향 최대 폭인 제2 밴드폭의 상기 단축방향 중앙 90% 에 해당하는 영역인 것을 특징으로 하는 전자부품.
  6. 청구항 5에 있어서,
    상기 전자부품은 MLCC인 것을 특징으로 하는 전자부품.
  7. 청구항 6에 있어서,
    상기 MLCC는 장축 길이가 1.0mm 이하, 단축 길이가 0.5mm 이하인 것을 특징으로 하는 전자부품.
  8. 청구항 7에 있어서,
    상기 MLCC는 장축 길이가 0.6mm 이하, 단축 길이가 0.3mm 이하인 것을 특징으로 하는 전자부품.
  9. 청구항 4에 따른 전자부품을 제조하는 전자부품 제조방법에 있어서,
    800 ~ 18,000cps의 점도를 갖는 전극 페이스트가 담겨진 정반에 상기 바디부를 디핑(Dipping)하는 디핑 단계; 및
    상기 디핑 단계를 수행한 것을 블러팅(Blotting)하는 블러팅 단계;
    를 포함하는
    전자부품 제조방법.
  10. 청구항 9에 있어서,
    상기 블러팅 단계는,
    상기 디핑 단계의 전극 페이스트 높이의 1/4 이하의 높이로 전극 페이스트가 담겨진 정반에 블러팅 하는 것을 특징으로 하는
    전자부품 제조방법.
  11. 청구항 10에 있어서,
    상기 블러팅 단계는 2 ~ 40 초 동안 수행되는 것을 특징으로 하는
    전자부품 제조방법.
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