KR101442347B1

KR101442347B1 - 캐패시터 내장 기판

Info

Publication number: KR101442347B1
Application number: KR1020120129425A
Authority: KR
Inventors: 이두환; 정율교
Original assignee: 삼성전기주식회사
Priority date: 2012-11-15
Filing date: 2012-11-15
Publication date: 2014-09-17
Also published as: JP2014099603A; KR20140062995A; JP5763729B2; US20140131084A1

Abstract

본 발명은 캐패시터 내장 기판에 관한 것으로, 적층코어 내부에 용량이 서로 다른 복수 개의 캐패시터를 내장하고, 이들 캐패시터가 병렬로 연결되게 함으로써, 넓은 주파수 대역에 걸쳐 임피던스를 낮게 구현함과 동시에 방열성능 및 신호전달성능을 향상시킨 캐패시터 내장 기판을 개시한다.

Description

캐패시터 내장 기판{SUBSTRATE EMBEDDING CAPACITOR}

본 발명은 캐패시터 내장 기판에 관한 것이다.

최근 들어 전자기기가 소형화 및 슬림화 되면서도, 전자기기에 포함되는 전자부품의 처리속도는 보다 빨라지고 있다.

이에 따라, 연산처리장치 등의 능동소자에 전원을 안정적으로 공급하기 위하여 캐패시터 등의 전원 안정화용 전자부품들을 기판 내부에 내장하는 기술들이 특허문헌1 등을 통해서 소개되고 있다.

연산처리장치의 처리속도는 여러 조건들에 의하여 결정될 수 있겠지만, 그 조건들 가운데 한 가지로써 전원의 안정적인 공급을 들 수 있다.

즉, 능동소자가 더 빠른 속도로 동작하기 위해서는 열 전도성 및 전기 전도성가 향상되어야 하며, 배선의 임피던스를 낮춰야 한다.

따라서, 고성능 능동소자가 실장되는 기판의 경우, 신호전송속도의 향상을 위하여 도전패턴 및 내장소자들 사이의 전도성이 향상될 필요가 있다.

또한, 능동소자의 성능이 향상됨과 동시에 크기가 작아짐에 따라 방열성능의 향상 및 도전패턴의 미세화도 요구되고 있다.

또한, 다양한 주파수 대역의 RF 신호들을 처리하면서도 임피던스가 낮게 유지될 필요가 있다.

대한민국공개특허공보 제2010-0030151호

상기와 같은 요구들을 충족시키기 위하여 창안된 본 발명은 넓은 주파수 대역에 걸쳐서 임피던스가 낮게 유지될 수 있는 캐패시터 내장 기판을 제공하는 것을 목적으로 한다.

또한, 본 발명은 넓은 주파수 대역에 걸쳐서 임피던스가 낮게 유지되면서도 높은 방열성능과 높은 전기전도성이 구현될 수 있는 캐패시터 내장 기판을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 캐패시터 내장 기판은, 용량이 서로 다른 복수 개의 캐패시터들을 내장하되, 상기 캐패시터들은 전기적으로 병렬 연결되는 것일 수 있다.

이때, 상기 캐패시터들은, 일 영역에 코어가 구비된 절연부 내부에 내장될 수 있다.

본 발명의 일실시예에 따른 캐패시터 내장 기판은, 절연부; 상기 절연부 내부에 구비되는 제1 캐패시터 및 제2 캐패시터; 상기 절연부의 외부면에 구비되는 제1 도체패턴; 및 상기 제1 캐패시터 및 제2 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제1 도체패턴에 접촉되는 비아;를 포함하되, 상기 제1 캐패시터 및 제2 캐패시터는 서로 용량이 다르며, 상기 제1 도체패턴은 상기 제1 캐패시터 및 제2 캐패시터가 병렬로 연결되도록 구비되는 것일 수 있다.

이때, 상기 제1 캐패시터의 용량은 수 내지 수백 pF 또는 수 내지 수백 nF, 상기 제2 캐패시터는 상기 제1 캐패시터의 용량보다 큰 용량을 갖도록 조합할 수 있다.

또한, 상기 제1 캐패시터의 용량은 수 내지 수백 pF, 상기 제2 캐패시터의 용량은 수 내지 수백 nF가 되도록 조합할 수도 있다.

또한, 상기 제1 캐패시터의 용량은 수 내지 수백 nF, 상기 제2 캐패시터의 용량은 수 내지 수백 uF가 되도록 조합할 수도 있다.

본 발명의 일실시예에 따른 캐패시터 내장 기판은, 코어; 상기 코어 내부에 구비되는 제1 캐패시터 및 제2 캐패시터; 상기 코어의 외면에 형성되는 제2 도전패턴과 상기 제2 도전패턴에 일면이 접촉되는 제1 빌드업 비아를 포함하는 제1 빌드업층; 상기 제1 빌드업층 외면에 형성되어 상기 제1 빌드업 비아의 타면과 접촉되는 제1 도전패턴; 및 상기 제1 캐패시터 및 제2 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제2 도체패턴에 접촉되는 코어 비아;를 포함하되, 상기 제1 캐패시터 및 제2 캐패시터는 서로 용량이 다르며, 상기 제1 도체패턴 또는 상기 제2 도체패턴에 의하여 상기 제1 캐패시터 및 제2 캐패시터가 병렬로 연결되는 것일 수 있다.

본 발명의 일실시예에 따른 캐패시터 내장 기판은, 코어 비아가 각각 구비된 코어가 적어도 두 층 적층되어 이루어지는 적층코어; 상기 적층코어 내부에 구비되는 제1 캐패시터 및 제2 캐패시터; 상기 적층코어의 외면에 형성되는 제2 도전패턴과 상기 제2 도전패턴에 일면이 접촉되는 제2 빌드업 비아를 포함하는 제2 빌드업층; 상기 제2 빌드업층 외면에 형성되어 상기 제2 빌드업 비아의 타면과 접촉되는 제3 도전패턴과 상기 제3 도전패턴에 일면이 접촉되는 제1 빌드업 비아를 포함하는 제1 빌드업층; 및 상기 제1 빌드업층 외면에 형성되어 상기 제1 빌드업 비아의 타면과 접촉되는 제1 도전패턴;을 포함하며, 상기 코어 비아들 가운데 일부는 상기 제1 캐패시터 및 제2 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제2 도체패턴에 접촉되는 것이고, 상기 제1 캐패시터 및 제2 캐패시터는 서로 용량이 다르며, 상기 제1 도체패턴 또는 상기 제2 도체패턴에 의하여 상기 제1 캐패시터 및 제2 캐패시터가 병렬로 연결되는 것일 수 있다.

이때, 상기 제1 캐패시터 및 제2 캐패시터 중 적어도 하나는 상기 적층코어 내부에 형성되는 캐비티 내에 구비되는 것일 수 있다.

또한, 상기 제2 도체패턴들 중에서, 상기 제1 캐패시터 및 제2 캐패시터의 외부전극에 일측이 접촉되는 코어 비아의 타측에 접촉되는 제2 도체패턴들 중 적어도 하나는 상기 제2 빌드업 비아가 복수 개 접촉되는 것일 수 있다.

또한, 상기 제2 빌드업층은 유리섬유를 더 포함할 수 있다.

또한, 상기 제2 빌드업층은, 상기 적층코어의 열팽창계수 값과 상기 제1 빌드업층의 열팽창계수 값 사이의 열팽창계수 값을 갖는 물질을 더 포함할 수 있다.

본 발명의 일실시예에 따른 캐패시터 내장 기판은, 절연부; 상기 절연부 내부에 구비되는 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터; 상기 절연부의 외부면에 구비되는 제1 도체패턴; 및 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제1 도체패턴에 접촉되는 비아;를 포함하되, 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터는 서로 용량이 다르며, 상기 제1 도체패턴은 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터가 병렬로 연결되도록 구비되는 것일 수 있다.

이때, 상기 제1 캐패시터의 용량은 수 내지 수백 pF 또는 수 내지 수백 nF, 상기 제2 캐패시터는 상기 제1 캐패시터의 용량보다 큰 용량을 갖고, 상기 제3 캐패시터는 상기 제2 캐패시터의 용량보다 큰 용량을 갖도록 조합할 수 있다.

또한, 상기 제1 캐패시터의 용량은 수 내지 수백 pF 또는 수 내지 수백 nF, 상기 제2 캐패시터의 용량은 수 내지 수백 uF, 상기 제3 캐패시터는 상기 제2 캐패시터의 용량보다 큰 용량을 갖도록 조합할 수 있다.

또한, 상기 제1 캐패시터의 용량은 수 내지 수백 pF, 상기 제2 캐패시터의 용량은 수 내지 수백 nF, 상기 제3 캐패시터의 용량은 수 내지 수백 uF 가 되도록 조합할 수도 있다.

본 발명의 일실시예에 따른 캐패시터 내장 기판은, 코어; 상기 코어 내부에 구비되는 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터; 상기 코어의 외면에 형성되는 제2 도전패턴과 상기 제2 도전패턴에 일면이 접촉되는 제1 빌드업 비아를 포함하는 제1 빌드업층; 상기 제1 빌드업층 외면에 형성되어 상기 제1 빌드업 비아의 타면과 접촉되는 제1 도전패턴; 및 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제2 도체패턴에 접촉되는 코어 비아;를 포함하되, 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터는 서로 용량이 다르며, 상기 제1 도체패턴 또는 상기 제2 도체패턴에 의하여 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터가 병렬로 연결되는 것일 수 있다.

물론, 경우에 따라서는 캐패시터 2개의 조합만으로도 전원의 안정성을 향상시킬 수도 있으며, 4개 이상의 캐패시터를 조합할 수도 있다.

여기서, 상기 코어는 복수 개의 층이 적층되어 이루어진 것일 수 있다.

본 발명의 일실시예에 따른 캐패시터 내장 기판은, 코어 비아가 각각 구비된 코어가 적어도 두 층 적층되어 이루어지는 적층코어; 상기 적층코어 내부에 구비되는 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터; 상기 적층코어의 외면에 형성되는 제2 도전패턴과 상기 제2 도전패턴에 일면이 접촉되는 제2 빌드업 비아를 포함하는 제2 빌드업층; 상기 제2 빌드업층 외면에 형성되어 상기 제2 빌드업 비아의 타면과 접촉되는 제3 도전패턴과 상기 제3 도전패턴에 일면이 접촉되는 제1 빌드업 비아를 포함하는 제1 빌드업층; 및 상기 제1 빌드업층 외면에 형성되어 상기 제1 빌드업 비아의 타면과 접촉되는 제1 도전패턴;을 포함하며, 상기 코어 비아들 가운데 일부는 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제2 도체패턴에 접촉되는 것이고, 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터는 서로 용량이 다르며, 상기 제1 도체패턴 또는 상기 제2 도체패턴에 의하여 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터가 병렬로 연결되는 것일 수 있다.

여기서, 설계자의 필요에 따라 서로 다른 조합, 즉 제1 캐패시터와 제2 캐패시터의 조합 또는 제2 캐패시터와 제3 캐패시터의 조합 등 다양한 조합이 가능함을 이해할 수 있을 것이다.

이때, 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터 중 적어도 하나는 상기 적층코어 내부에 형성되는 캐비티 내에 구비되는 것일 수 있다.

또한, 상기 제2 도체패턴들 중에서, 상기 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터의 외부전극에 일측이 접촉되는 코어 비아의 타측에 접촉되는 제2 도체패턴들 중 적어도 하나는 상기 제2 빌드업 비아가 복수 개 접촉되는 것일 수 있다.

또한, 상기 제2 빌드업층은 유리섬유를 더 포함할 수 있다.

또한, 상기 제2 빌드업층은 상기 적층코어의 열팽창계수 값과 상기 제1 빌드업층의 열팽창계수 값 사이의 열팽창계수 값을 갖는 물질을 더 포함할 수 있다.

또한, 상기 제1 캐패시터의 수직 상방 영역 및 상기 제1 캐패시터의 수직 하방 영역에 위치되는 코어의 층 수는, 상기 제2 캐패시터의 수직 상방 영역 및 상기 제2 캐패시터의 수직 하방 영역에 위치되는 코어의 층 수 보다 많고, 상기 제2 캐패시터의 수직 상방 영역 및 상기 제2 캐패시터의 수직 하방 영역에 위치되는 코어의 층 수는, 상기 제3 캐패시터의 수직 상방 영역 및 상기 제3 캐패시터의 수직 하방 영역에 위치되는 코어의 층수 보다 많을 수 있다.

이상과 같이 구성된 본 발명은, 종래보다 넓은 주파수 대역에 걸쳐 낮은 임피던스 특성이 구현될 수 있으며, 방열성능 향상과 함께 전기 전도도의 향상을 구현할 수 있게 되어 신호처리속도가 개선될 수 있다는 유용한 효과를 제공한다.

또한, 캐패시터 내장 기판이 보다 더 소형화 및 슬림화 될 수 있으며, 내장된 캐패시터의 용량을 보다 효율적으로 활용할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 캐패시터 내장 기판을 개략적으로 예시한 도면이다.
도 2는 본 발명의 제2 실시예에 따른 캐패시터 내장 기판을 개략적으로 예시한 도면이다.
도 3은 본 발명의 제3 실시예에 따른 캐패시터 내장 기판을 개략적으로 예시한 도면이다.
도 4는 본 발명의 일실시예에 따른 임피던스 저감 효과를 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1은 본 발명의 제1 실시예에 따른 캐패시터 내장 기판(100)을 개략적으로 예시한 도면이다.

본 발명의 제1 실시예에 따른 캐패시터 내장 기판(100)은 용량이 서로 다른 복수 개의 캐패시터(110, 120, 130)들이 내장된 기판이다.

이때, 복수 개의 캐패시터들(110, 120, 130)은 절연부(140) 내부에 내장된 것일 수 있으며, 도시되지는 않았지만, 절연부(140) 내의 일 영역에는 코어가 구비될 수 있다.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 캐패시터 내장 기판은, 절연부(140), 제1 내지 제3 캐패시터(110, 120, 130), 제1 도체패턴(150) 및 비아(160)를 포함할 수 있다.

이때, 제1 내지 제3 캐패시터(110, 120, 130)는 서로 용량이 다를 수 있다.

또한, 제1 내지 제3 캐패시터(110, 120, 130)는 비아(160) 및 제1 도전패턴(150)들에 의하여 전기적으로 병렬인 관계가 되도록 연결될 수 있다.

예컨데, 제1 캐패시터의 용량(110)은 수 내지 수백 pF, 제2 캐패시터(120)의 용량은 수 내지 수백 nF, 제3 캐패시터(130)의 용량은 수 내지 수백 uF 일 수 있다.

도 4는 본 발명의 일실시예에 따른 임피던스 저감 효과를 설명하기 위한 도면으로써, 도 4를 참조하면, 캐패시터의 용량이 작을 수록 높은 주파수 대역에서의 임피던스가 낮아질 수 있음을 이해할 수 있을 것이다.

예를 들면, 제1 캐패시터(110)가 피코 패럿 단위의 용량을 갖고, 제2 캐패시터(120)가 나노 패럿 단위의 용량을 가지며, 제3 캐패시터가 마이크로 패럿 단위의 용량을 가지면서 병렬로 연결되면, 도 4에 실선으로 표시된 바와 같은 임피던스 특성을 나타낼 수 있게 되며, 이에 따라, 종래보다 넓은 주파수 대역에 걸쳐 낮은 임피던스 특성이 구현될 수 있는 것이다.

한편, 제1 내지 제3 캐패시터(110, 120, 130)는 절연부(140) 내부에 구비됨으로써 기판에 내장될 수 있다.

이때, 절연부(140) 외면에는 제1 도전패턴(150)이 구비되며, 제1 및 제3 캐패시터(110, 120, 130)의 외부전극과 제1 도전패턴(150) 사이에 비아(160)가 구비되어 제1 내지 제3 캐패시터(110, 120, 130)가 전기적으로 병렬을 이루도록 연결될 수 있다.

도 2는 본 발명의 제2 실시예에 따른 캐패시터 내장 기판(200)을 개략적으로 예시한 도면이다.

전술한 제1 실시예에 대한 설명과 비슷한 부분에 대해서는 중복설명을 생략한다.

도 2를 참조하면, 본 발명의 제2 실시예에 따른 캐패시터 내장 기판(200)은, 기판이 코어(241)와 제1 빌드업층(242)으로 이루어지고, 코어(241) 내부에 제1 내지 제3 캐패시터(210, 220, 230)들이 내장되어 구현될 수 있다.

이때, 코어(241)는 캐패시터 내장 기판(200)의 방열성능을 향상시키는 역할을 수행할 수 있다.

도 3은 본 발명의 제3 실시예에 따른 캐패시터 내장 기판(300)을 개략적으로 예시한 도면이다.

전술한 제1 실시예 내지 제2 실시예에 대한 설명과 비슷한 부분에 대해서는 중복설명을 생략한다.

도 3을 참조하면, 본 발명의 제3 실시예에 따른 캐패시터 내장 기판(300)은 적층코어(340), 제1 내지 제3 캐패시터(310, 320, 330), 제1 빌드업층(342), 제2 빌드업층(343) 및 제1 도전패턴(351)을 포함할 수 있다.

먼저, 적층기판은, 각 층마다 코어 비아(361)가 형성된 코어(341)가 복수 개 적층되어 이루어진다.

열응력에 따른 휨 현상을 최소화 시키기 위하여, 통상적으로 열팽창계수(CTE)가 10ppm/degree C 이하인 자재로 코어를 형성하고 있지만, 이렇게 열팽창계수가 낮은 자재를 기계적 드릴로 가공할 경우, 고강도의 자재로 이루어진 드릴 날이 필요하며, 가공효율이 낮아진다.

이러한 문제를 고려하여 코어 비아홀 가공 시 레이저를 사용할 수도 있는데, 코어가 두꺼울 경우 코어의 양면에서 레이저를 조사하여 가공을 하게 되므로, 모래시계 형상의 코어 비아홀이 만들어지는 것이 일반적이다.

그런데, 레이저로 가공된 모래시계 형상의 코어 비아홀은, 코어의 두께방향 중심부위의 단면적이 코어 비아홀 상부 및 하부의 단면적보다 좁게 되며, 이 때 중심부위의 단면적을 넓히기 위해서는 코어 비아홀 상부 및 하부의 단면적도 비례적으로 넓어지게 된다.

이에 따라, 모래시계 형상의 코어 비아홀 내부 전체를 동 등의 전도성 금속으로 충진하는 과정에서, 넓은 단면적의 코어 비아홀 내부를 완전히 충진하기 어려워진다.

또한, 이런 구조에서는 코어 비아들 사이의 스택(Stack) 구조(초고속 신호전송 구조)를 구현하기 어려워지는 문제도 부가적으로 발생하게 되어, 배선밀도에도 악영향을 미치게 된다.

따라서, 모래시계 형상의 코어 비아홀에서, 두께방향 중심부위의 단면적을 넓히는 것은 여러 문제를 유발하게 된다.

이러한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따른 캐패시터 내장 기판(300)은 소정의 두께로 이루어진 코어(341)에 코어 비아(361)를 형성한 상태에서 복수 층으로 적층함으로써 적층코어(340)를 두껍게 하면서도 적층코어(340)의 일면과 타면 사이를 전기적으로 연결하는 비아의 단면적을 최대화 할 수 있게 되는 것이다.

이때, 적층코어(340)를 이루는 각각의 코어(341)들은 서로 같은 두께로 이루어질 수도 있고, 필요에 따라 서로 다른 두께로 이루어질 수도 있다.

이에 따라, 방열성능 향상과 함께 전기 전도도의 향상을 구현할 수 있게 되어 신호처리속도가 개선될 수 있다.

한편, 제1 내지 제3 캐패시터(310, 320, 330)는 적층코어(340) 내부에 내장되며, 이때, 제1 내지 제3 캐패시터(310, 320, 330) 중 하나 이상의 캐패시터를 적층코어(340) 내부에 내장하기 위하여 캐비티(344)를 구비할 수 있다.

또한, 캐패시터의 용량은 캐패시터의 크기에 따라 조절될 수 있는데, 도시한 바와 같이 제1 내지 제3 캐패시터(310, 320, 330)의 크기가 [제1 캐패시터(310) < 제2 캐패시터(320) < 제3 캐패시터(330)]인 관계가 되도록 형성할 경우 그 용량 관계 또한 [제1 캐패시터(310)의 용량 < 제2 캐패시터(320)의 용량 < 제3 캐패시터(330)의 용량]인 관계가 성립될 수 있다.

또한, 이렇게 캐패시터의 크기 및 용량을 설정함에 있어서, 캐패시터의 두께가 차등적으로 결정될 수 있다.

따라서, 제1 캐패시터(310)의 수직 상방 및 하방 영역에 위치되는 코어(341)의 층 수는, 제2 캐패시터(320)의 수직 상방 및 하방 영역에 위치되는 코어(341)의 층 수 보다 많고, 제2 캐패시터(320)의 수직 상방 및 하방 영역에 위치되는 코어(341)의 층 수는, 제3 캐패시터(330)의 수직 상방 및 하방 영역에 위치되는 코어(341)의 층수 보다 많은 관계가 성립될 수 있다.

이에 따라, 적층코어(340) 내부에 캐패시터를 내장하는 공정의 효율성이 향상될 수 있으며, 적층코어(340) 내부에 캐패시터를 내장하기 위하여 소요되는 공간을 최소화 할 수 있으므로 캐패시터 내장 기판(300)이 보다 더 소형화 및 슬림화 될 수 있는 것이다.

한편, 적층코어(340) 표면에는 제2 빌드업층(343)이 구비되고, 제2 빌드업층(343) 표면에는 제1 빌드업층(342)이 구비될 수 있다.

이때, 제2 빌드업층(343)은 제2 도전패턴(352)과 제2 빌드업 비아(363)를 포함할 수 있으며, 제1 빌드업층(342)은 제1 빌드업 비아(362)를 포함하고 그 표면에 제1 도전패턴(351)이 구비될 수 있다.

여기서, 제2 빌드업층(343)은 유리섬유를 포함하거나, 적층코어(340)의 열팽창계수 값과 제1 빌드업층(342)의 열팽창계수 값 사이의 열팽창계수 값을 갖는 물질을 포함할 수 있다.

캐패시터 내장 기판(300)이 적층코어(340), 빌드업층(342, 343) 등 서로 다른 물성을 갖는 물질로 이루어짐에 따라 제조공정 및 사용과정에서의 열충격으로 인하여 불균등한 팽창 및 수축이 발생할 수 있는데, 이러한 현상에 의하여 적층코어(340)와 빌드업층(342, 343) 사이의 경계면에 크랙이 발생할 수 있다.

이러한 문제는 캐패시터 내장 기판(300)이 슬림화 될 수록, 캐패시터 내장 기판(300)의 구성이 복잡해 질 수록 심각한 문제로 대두될 수 있다.

본 발명의 제3 실시예에 따른 캐패시터 내장 기판(300)은, 이러한 문제를 해결하기 위하여 제2 빌드업층(343)이 유리섬유를 포함하거나 적층코어(340)와 제1 빌드업층(342)의 열팽창률의 차이를 완충해줄 수 있는 재질을 포함하도록 한 것이다.

한편, 제2 도전패턴(352)은 코어 비아(361)에 직접 접촉되고, 제2 빌드업 비아(363)는 제2 도전패턴(352) 및 제3 도전패턴(353)에 직접 접촉되어 전기적 연결을 구현한다.

이때, 제1 내지 제3 캐패시터(310, 320, 330)와 제1 도체패턴(351) 사이의 신호전송 경로가 더 확보될 수록 제1 내지 제3 캐패시터(310, 320, 330)의 용량의 활용도가 높아지게 된다.

이를 위하여 본 발명의 제3 실시예에 따른 캐패시터 내장 기판(300)에서는 제1 내지 제3 캐패시터(310, 320, 330)의 외부전극에 일측이 접촉되는 코어 비아(361)에 직접 접촉되는 제2 도체패턴(352)에는 제2 빌드업 비아(363)가 복수 개로 접촉될 수 있도록 하였다.

이때, 도 3에서 도시한 바와 같이, 제1 내지 제3 캐패시터(310, 320, 330)의 외부전극에 일측이 접촉되는 코어 비아(361)는, 코어 비아(361)가 2층 이상으로 연결된 것일 수 있다.

이에 따라, 제1 내지 제3 캐패시터(310, 320, 330)와 제1 도체패턴 사이의 신호전달 경로가 종래보다 넓어질 수 있으며, 그 결과 제1 내지 제3 캐패시터(310, 320, 330)의 용량을 보다 효율적으로 활용할 수 있게 된다.

100, 200, 300 : 캐패시터 내장 기판
110, 210, 310 : 제1 캐패시터
120, 220, 320 : 제2 캐패시터
130, 230, 330 : 제3 캐패시터
140 : 절연부
150, 251, 351 : 제1 도전패턴
160 : 비아
241 : 코어
242, 342 : 제1 빌드업층
252, 352 : 제2 도전패턴
261, 361 : 코어 비아
262, 362 : 제1 빌드업 비아
340 : 적층코어
341 : 코어
343 : 제2 빌드업층
344 : 캐비티
353 : 제3 도전패턴
363 : 제2 빌드업 비아
370 : 범프

Claims

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코어 비아가 각각 구비된 코어가 적어도 두 층 적층되어 이루어지는 적층코어;
상기 적층코어 내부에 구비되는 제1 캐패시터 및 제2 캐패시터;
상기 적층코어의 외면에 형성되는 제2 도전패턴과 상기 제2 도전패턴에 일면이 접촉되는 제2 빌드업 비아를 포함하는 제2 빌드업층;
상기 제2 빌드업층 외면에 형성되어 상기 제2 빌드업 비아의 타면과 접촉되는 제3 도전패턴과 상기 제3 도전패턴에 일면이 접촉되는 제1 빌드업 비아를 포함하는 제1 빌드업층; 및
상기 제1 빌드업층 외면에 형성되어 상기 제1 빌드업 비아의 타면과 접촉되는 제1 도전패턴;을 포함하며,
상기 코어 비아들 가운데 일부는 상기 제1 캐패시터 및 제2 캐패시터의 외부전극에 일측이 접촉되고, 타측은 상기 제2 도체패턴에 접촉되는 것이고,
상기 제1 캐패시터 및 제2 캐패시터는 서로 용량이 다른
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제1 캐패시터 및 제2 캐패시터 중 적어도 하나는 상기 적층코어 내부에 형성되는 캐비티 내에 구비되는
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제2 도체패턴들 중에서,
상기 제1 캐패시터 및 제2 캐패시터의 외부전극에 일측이 접촉되는 코어 비아의 타측에 접촉되는 제2 도체패턴들 중 적어도 하나는 상기 제2 빌드업 비아가 복수 개 접촉되는
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제2 빌드업층은 유리섬유를 더 포함하는
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제2 빌드업층은
상기 적층코어의 열팽창계수 값과 상기 제1 빌드업층의 열팽창계수 값 사이의 열팽창계수 값을 갖는 물질을 더 포함하는
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제1 캐패시터의 용량은 수 내지 수백 pF,
상기 제2 캐패시터는 상기 제1 캐패시터의 용량보다 큰 용량을 갖는
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제1 캐패시터의 용량은 수 내지 수백 pF,
상기 제2 캐패시터의 용량은 수 내지 수백 nF,
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제1 캐패시터의 용량은 수 내지 수백 nF,
상기 제2 캐패시터는 상기 제1 캐패시터의 용량보다 큰 용량을 갖는
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제1 캐패시터의 용량은 수 내지 수백 nF,
상기 제2 캐패시터의 용량은 수 내지 수백 uF,
캐패시터 내장 기판.
청구항 15에 있어서,
상기 제1 캐패시터의 수직 상방 영역 및 상기 제1 캐패시터의 수직 하방 영역에 위치되는 코어의 층 수는, 상기 제2 캐패시터의 수직 상방 영역 및 상기 제2 캐패시터의 수직 하방 영역에 위치되는 코어의 층 수 보다 많은
캐패시터 내장 기판.
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