JP7318305B2 - 発光装置 - Google Patents

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Description

本発明は、発光装置に関する。
特許文献１には、主面および裏面を有し、少なくとも主面側にて開口する収容穴部を有するコア基板と、第１主面および第２主面を有する板状に形成され、収容穴部に収容されたキャパシタと、収容穴部の内壁面とキャパシタとの隙間に充填された樹脂充填材と、コア基板の主面およびキャパシタの第１主面の上にて樹脂層間絶縁層および導体層を交互に積層してなる配線積層部とを備え、配線積層部上には、電気信号を処理するためのＬＳＩが搭載されるべきＬＳＩ搭載領域、電気信号と光信号との間で信号変換を行う光素子が搭載されるべき光素子搭載領域および光素子を制御するための光素子制御用ＩＣが搭載されるべき光素子制御用ＩＣ搭載領域が設定されるとともに、配線積層部には、ＬＳＩと光素子制御用ＩＣとを電気的に接続するための信号伝送用配線経路と、ＬＳＩとキャパシタとを電気的に接続するための第１電源安定用配線経路と、光素子制御用ＩＣとキャパシタとを電気的に接続するための第２電源安定用配線経路とが形成されていることを特徴とするキャパシタ内蔵光電気混載パッケージが開示されている。
特開２０１２－１７８５１９号公報
本発明は、基板上に設けられたチップ型の容量素子のみから発光素子に駆動電流を供給する構成と比較し、駆動回路のインピーダンスが低減された発光装置を提供することを目的とする。
第１態様に係る発光装置は、基板と、前記基板上に設けられた、発光素子および当該発光素子を駆動する駆動素子と、前記基板内に設けられ、前記駆動素子を介して前記発光素子に電流を供給するキャパシタ層と、を備えたものである。
第２態様に係る発光装置は、第１態様に係る発光装置において、前記基板上に設けられた、前記駆動素子を介して前記発光素子に電流を供給する容量素子をさらに備えたものである。
第３態様に係る発光装置は、第２態様に係る発光装置において、前記駆動素子の基準電位端子に接続された、前記基板上の基準電位パターンと、前記発光素子の上面電極と接続された、前記基板上の第１の配線パターンと、をさらに備え、前記容量素子は、前記基準電位パターンと前記第１の配線パターンとに接続されているものである。
第４態様に係る発光装置は、第３態様に係る発光装置において、前記基板上に設けられた、前記発光素子と前記駆動素子とを接続する第２の配線パターンを有し、前記第１の配線パターンは、前記第２の配線パターンに沿って前記発光素子側から前記駆動素子側に延び、前記容量素子は両端に端子を有し、当該端子が、前記第１の配線パターンが延びる方向に並ぶよう配置されているものである。
第５態様に係る発光装置は、第３態様または第４態に係る発光装置において、前記容量素子は、前記第１の配線パターンの幅の範囲に少なくとも一部が含まれるように設けられているものである。
第６態様に係る発光装置は、第３態様から第５態様のいずれかの態様に係る発光装置において、前記発光素子の上面電極と、前記第１の配線パターンとを接続する複数の配線部材をさらに有し、複数の前記配線部材は、前記第１の配線パターンが延びる方向に沿って配置され、前記容量素子は、複数の前記配線部材と前記第１の配線パターンとの接続点の並びの延長線に少なくとも一部が重なるように設けられているものである。
第１態様によれば、基板上に設けられたチップ型の容量素子のみから発光素子に駆動電流を供給する構成と比較し、駆動回路のインピーダンスが低減された発光装置を提供することができる、という効果を奏する。
第２態様によれば、キャパシタ層のみから発光素子に駆動電流を供給する構成と比較して、周波数成分に応じた駆動電流の供給が行いやすい、という効果を奏する。
第３態様によれば、駆動素子の基準電位端子と基板上の容量素子とを接続する基準電位パターンが基板上にない場合と比較してインピーダンスを小さくしやすい、という効果を奏する。
第４態様によれば、容量素子の端子が、第１の配線パターンが延びる方向と交差する方向に配置される場合と比較して、発光装置がより小型化される、という効果を奏する。
第５態様によれば、容量素子が、第１の配線パターンの幅の範囲にまったく含まれないように設ける場合と比較して、発光装置がより小型化される、という効果を奏する。
第６態様によれば、容量素子が、複数の配線部材と第１の配線パターンとの接続点の並びの延長線にまったく重ならないように設けられる場合と比較して、発光装置がより小型化される、という効果を奏する。
実施の形態に係る発光装置の、（ａ）は構成の一例を示す断面図、（ｂ）は回路図である。 第１の実施の形態に係る発光装置の構成を説明するための分解斜視図である。 第２の実施の形態に係る発光装置の構成を説明するための分解斜視図である
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る発光装置１０について説明する。図１（ａ）は本実施の形態に係る発光装置１０の断面図であり、図１（ｂ）は発光装置１０の回路図である。また、図２は、発光装置１０の構成をより詳細に説明するための分解斜視図である。図１（ａ）に示す断面図は、図２に示す分解斜視図において、Ｙ軸方向の中央付近からＸ軸方向に切断した断面図である。
図１（ａ）に示すように、発光装置１０は、基板５０、発光素子１１、および駆動素子１２を含んで構成されている。
本実施の形態に係る基板５０は、例えばガラスエポキシ樹脂を用いた多層（図１（ａ）では４層の場合を例示している）のプリント基板で構成されている。
本実施の形態に係る発光素子１１は発光装置１０から出射される光を生成する部位であり、一例として面発光型半導体レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）を用いて構成されている。
駆動素子１２は発光素子１１を駆動して発光させる素子であり、例えば半導体集積回路で構成されている。
図１（ａ）に示すように、基板５０は、４層の配線層として第１配線層５１、キャパシタ層５２、第３配線層５３、第４配線層５４を備えている。すなわち、第２層配線層に相当する位置にはキャパシタ層５２が配置されている。第１配線層５１とキャパシタ層５２との間にはプリプレグ層５５が配置され、キャパシタ層５２と第３配線層５３との間にはコア層５６が配置され、第３配線層５３と第４配線層５４との間にはプリプレグ層５７が配置されている。なお、以下においては、基板５０における第１配線層５１が形成された面を「回路面」、回路面に対して下側（－Ｚ方向の側）の層を「内層」という場合がある。
図１（ａ）に示すようにキャパシタ層５２は、誘電体層５２ＢがＧＮＤ（グランド）パターン５２Ａとアノードパターン５２Ｃとで挟まれた構造となっている。誘電体層５２Ｂはキャパシタ層５２で発現される容量の誘電体を構成し、ＧＮＤパターン５２Ａおよびアノードパターン５２Ｃは、キャパシタ層５２の両端の電極を構成している。誘電体層５２Ｂは、例えばＳＴＯ（チタン酸ストロンチウム）を含んで構成されている。ＧＮＤパターン５２Ａは発光装置１０のグランドに接続され、アノードパターン５２Ｃは発光素子１１のアノードに接続されている。キャパシタ層５２の詳細については後述する。なお、本実施の形態では基板５０の全面に亘ってキャパシタ層５２を配置する形態を例示して説明するが、これに限られず、基板５０より小さい面積のキャパシタ層５２としてもよい。ただし、基板５０の全面に亘ってキャパシタ層５２を設ける構成とすれば、駆動回路のインピーダンスが低減され、より大きな駆動電流を高速に立ち上げやすくなる。また、基板５０の全面に亘ってキャパシタ層５２が設けられていない構成の場合は、少なくともキャパシタ層５２がカソードパターン５１Ｂを包含する面積を有するように構成してもよい。また、少なくとも、カソードパターン５１Ｂとアノードパターン５１Ａを包含する面積を有するように構成してもよい。このような構成であれば、駆動回路のインピーダンスが低減され、より大きな駆動電流を高速に立ち上げやすくなる。
図１（ａ）に示すように、発光素子１１、駆動素子１２の各々は、基板５０の一方の面に搭載されている。後述するように、発光素子１１の底面はカソード電極となっており、本実施の形態では、該カソード電極が第１配線層５１に、一例として半田によって接続されている。一方、駆動素子１２は、外部との接続端子として、例えば半田ボール２３を備え、半田ボール２３によって第１配線層５１と接続されている。
第３配線層５３、および第４配線層５４は、発光素子１１、あるいは駆動素子１２に対する制御信号等の配線に用いられている。カソード接続端子１７、ＧＮＤ接続端子１６については後述する。
次に、図１（ｂ）を参照して、発光装置１０の電気的な構成について説明する。図１（ｂ）では、駆動素子１２として発光素子１１に電流を供給する最終段のトランジスタ１５のみを示している。図１（ｂ）ではトランジスタ１５としてＭＯＳ型トランジスタを例示しているが、バイポーラ型トランジスタであってもよい。トランジスタ１５のゲートには、パルス信号Ｖｉｎが入力され、発光素子１１は、一例としてパルス信号Ｖｉｎに対応するパルス電流で駆動される。図１（ｂ）に示すように、発光素子１１とトランジスタ１５とは直列に接続され、該直列回路に対して並列に電源１４が接続されている。電源１４は発光素子１１に駆動電流ｉＬＤを供給する。一方、キャパシタ層５２は、等価的に発光素子１１とトランジスタ１５との直列回路に並列に接続される。発光装置１０では、発光素子１１とトランジスタ１５との直列回路にさらに汎用型（通常）のコンデンサ１３が接続されている。
ところで、昨今、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）の計測装置等に用いられる高光出力パワーのＶＣＳＥＬの用途が拡大している。すなわち、昨今のＶＣＳＥＬにおいては大電流での駆動が要求される場合がある。一方、携帯端末等に見られるように、計測装置が搭載される装置には小型化が求められ、その結果計測装置に用いられる発光装置も、数ｍｍ角程度の大幅な小型化が求められている。さらに、ＴＯＦ等の計測装置では測定精度の関係から数１００ＭＨｚ程度の高速駆動も要求される。要すれば、昨今のＶＣＳＥＬでは、Ａ（アンペア）オーダーの振幅の電流を、数１００ｐｓ（ピコ秒）の立ち上がり時間で駆動可能なことが求められる場合がある。
本実施の形態に係る発光装置１０は、主として上記のように、高速駆動、かつ高光出力パワーのＶＣＳＥＬを含む発光装置として構成されている。そのため、発光装置１０では、電源に容量値の大きなデカップリングコンデンサを配置し、駆動電流は該デカップリングコンデンサから供給する構成をとっている。このような構成においてＶＣＳＥＬからの光出力パワーを大きくするとともに高速に駆動するためには、駆動電流のパスにおけるインピーダンスを極力低減する必要がある。本実施の形態におけるインピーダンスの低減方法の詳細については後述する。
図２を参照して、本実施の形態に係る発光装置１０の構成についてより詳細に説明する。図２は、図１（ａ）に示す基板５０の配線層のうち、第１配線層５１およびキャパシタ層５２（第２配線層）を抜き出して示した図である。
図２に示すように、第１配線層５１は、アノードパターン５１Ａ、カソードパターン５１Ｂ、およびＧＮＤパターン５１Ｃを含んで構成されている。なお、「アノードパターン５１Ａ」、「カソードパターン５１Ｂ」、および「ＧＮＤパターン５１Ｃ」は、各々本発明に係る「第１の配線パターン」、「第２の配線パターン」、および「基準電位パターン」の一例である。
アノードパターン５１Ａは、発光素子１１のアノードと接続される配線パターンである。本実施の形態に係る発光素子１１の上面は、光の出射口を除きほぼ全面アノード電極となっている。そのため、発光素子１１の上面は複数のボンディングワイヤＷでアノードパターン５１Ａに接続されている。図２に示すように、ボンディングワイヤＷは、アノードパターン５１Ａの延伸方向に沿って複数配置されている。本実施の形態では、発光素子１１の上面の２方向にボンディングワイヤＷを接続する形態を例示して説明するが、２方向に限られず１方向であっても３方向であってもよい。なお、「ボンディングワイヤＷ」は、本発明に係る「接続部材」の一例である。
アノードパターン５１Ａは、ビアＶを介してアノードパターン５２Ｃのアノード座２２に接続されている。そのため、ＧＮＤパターン５２Ａ、および誘電体層５２ＢのビアＶに対応する位置にはスルーホールＴＨ（開孔）が設けられている。なお、本実施の形態において「座」とは、特定の形状のパターンを有するわけではないが、ビアＶ等が接触する領域をさす。
カソードパターン５１Ｂは、先述したように、発光素子１１の底面に接続されている。また、カソードパターン５１Ｂは、カソード座１９を介して駆動素子１２のカソード接続端子１７（半田ボール）に接続されている。図２に示すように、アノードパターン５１Ａは、カソードパターン５１Ｂに沿って発光素子１１側から駆動素子１２側に延伸されている。
ＧＮＤパターン５１Ｃは、ＧＮＤ座１８を介して駆動素子１２のＧＮＤ接続端子１６（半田ボール）と接続されている。ＧＮＤ座１８はビアＶ（図示省略）を介してＧＮＤパターン５２ＡのＧＮＤ座２１に接続されている。なお、「ＧＮＤ接続端子１６」は、本発明に係る「基準電位端子」の一例である。ここで、ＧＮＤ接続端子１６はＧＮＤ座１８を介して直下のＧＮＤ座２１に接続されているため、非直下の位置で接続される構成と比較し、回路のインダクタンス成分が低減される。
本実施の形態に係る発光装置１０には、さらにコンデンサ１３が設けられている。図２に示すように、コンデンサ１３はアノードパターン５１ＡとＧＮＤパターン５１Ｃとの間に、アノードパターン５１ＡのＹ軸方向の幅の範囲に少なくとも一部が含まれるように設けられている。また、コンデンサ１３は、ボンディングワイヤＷとアノードパターン５１Ａとの接続点の延長線に少なくとも一部が重なるように設けられている。さらに、コンデンサ１３の電極（端子）は、発光装置１０をより小型にするためにＸ軸方向に沿って配置されている。コンデンサ１３は、等価回路上は、キャパシタ層５２による容量と並列に接続される（図１（ｂ）参照）。そのため、コンデンサ１３のＧＮＤパターン５１Ｃ側の電極の下部は、ビアＶ（図示省略）を介してＧＮＤパターン５２Ａ上のＧＮＤ座２０に接続されている。なお、「コンデンサ１３」は、本発明に係る「容量素子」の一例である。
上述したように、本実施の形態に係る発光装置１０では、駆動電流ｉＬＤのパス、すなわち、ＶＣＳＥＬ（アノード）－ＶＣＳＥＬ（カソード）－定電流トランジスタ（トランジスタ１５）－ＧＮＤ－デカップリングコンデンサ（キャパシタ層５２およびコンデンサ１３）－ＶＣＳＥＬ（アノード）のループのインピーダンスを低減する必要がある。すなわち、大きな駆動電流を高速に立ち上げるためには、できるだけインダクタンス成分を低減しキャパシタンス成分を増加させることで、駆動電流の立ち上がりが鈍らないようにする必要がある。具体的には、ループのインダクタンス成分は一例として約０．５ｎＨ以下であることが求められている。
そこで、本発明では、基板（プリント基板）の内層に薄膜のキャパシタ層５２を設けることとした。このことにより、基板上に設けられたチップ型の容量素子のみから発光素子に駆動電流を供給する構成と比較し、駆動回路のインピーダンスが低減された発光装置を提供することが可能となる。
ここで、特に基板５０を小型に形成する場合等においては、キャパシタ層５２の容量値をあまり大きくできないことも想定される。そこで、発光装置１０では、電流を供給するコンデンサとしてさらにコンデンサ１３を設けている。コンデンサ１３は、一例として容量が比較的大きな汎用型のコンデンサとしている。なお、キャパシタ層５２の容量を、発光素子１１を電流駆動するのに十分な容量とすることができれば、必ずしもコンデンサ１３を設ける必要はない。
一方、相対的に小さな容量値のキャパシタ層５２と、相対的に大きな容量値のコンデンサ１３を設けた場合には、パルス信号Ｖｉｎの立ち上がり等に含まれる比較的高い周波数成分の駆動電流ｉＬＤの供給にキャパシタ層５２を用い、パルス信号Ｖｉｎの立ち上がり等以外の比較的低い周波数成分の駆動電流ｉＬＤの供給にコンデンサ１３を用いるように構成することもできる。
また、本実施の形態では、トランジスタ１５を通過した電流は、ＧＮＤ接続端子１６からビアＶを介してＧＮＤ座２１に流れる経路だけでなく、ＧＮＤ接続端子１６からＧＮＤパターン５１Ｃを通ってコンデンサ１３に向けて流れる経路の二経路を有する。よって、後述する第２の実施の形態のように、ＧＮＤパターン５１Ｃがない構成と比較し、回路のインピーダンスが低減される。
［第２の実施の形態］
図３を参照して、本実施の形態に係る発光装置１０Ａについて説明する。発光装置１０Ａは、上記実施の形態に係る発光装置１０のＧＮＤパターン５１ＣをＧＮＤパターン５１Ｄに置き換えた形態である。従って、発光装置１０と同様の構成には同じ符号を付して、詳細な説明を省略する。
図３に示すように、ＧＮＤパターン５１ＤおよびＧＮＤパターン５１Ｅは、ＧＮＤパターン５１Ｃと比較して、コンデンサ１３の電極およびＧＮＤ接続端子１６が搭載できる程度の大きさに縮小されている。そして、ＧＮＤパターン５１Ｄは２個のコンデンサ１３に対応させて２個配置され、ＧＮＤパターン５１Ｅは４個のＧＮＤ接続端子１６に対応させて４個配置されている。また、ＧＮＤパターン５１ＤはビアＶ（図示省略）によってＧＮＤパターン５２ＡのＧＮＤ座２０に接続され、ＧＮＤパターン５１ＥはビアＶ（図示省略）によってＧＮＤパターン５２ＡのＧＮＤ座２１に接続されている。すなわち、本実施の形態は、第１の実施の形態におけるＧＮＤパターン５１Ｃのうち、ＧＮＤ座２０およびＧＮＤ座２１と対向する領域以外の領域が省略された構成である。
ここで、第１の実施の形態では、トランジスタ１５を通過した電流の大部分は、ＧＮＤ接続端子１６から直下のビアＶを介してＧＮＤ座２１に流れ、ＧＮＤ接続端子１６からコンデンサ１３に向けてＧＮＤパターン５１Ｃを流れる電流は少ない。前者の経路は面積の大きいＧＮＤパターン５２Ａに流れ込む一方、後者の経路は、幅の狭いＧＮＤパターン５１Ｃを介するため、その分だけ、インピーダンスが高くなるためである。このように、第１の実施の形態では、ＧＮＤパターン５１Ｃを設けた分だけ回路のインピーダンスは低減されるが、低減効果は大きくはない。よって、回路のインピーダンスをより低減したい場合は、第１の実施の形態のようにＧＮＤパターン５１Ｃを設けた構成が好ましいものの、回路のインピーダンス低減と駆動素子周辺のスペース確保を両立させたい場合は、ＧＮＤパターン５１Ｃを有さない本実施の形態の構成が好ましい。ＧＮＤパターン５１Ｃを有さなければ、そこの領域に他の部品が搭載できるためである。
なお、上記各実施の形態では、キャパシタ層５２の構成として、回路面側がＧＮＤパターン５２Ａ、内層側がアノードパターン５２Ｃである形態を例示して説明したが、この配置を逆、すなわち回路面側をアノードパターン５２Ｃ、内層側をＧＮＤパターン５２Ａとする形態としてもよい。ただし、上記各実施の形態のように、回路面側をＧＮＤパターン５２Ａ、内層側をアノードパターン５２Ｃとすれば、キャパシタ層５２だけでなく、アノードパターン５１ＡとＧＮＤパターン５２Ａとの間にも容量成分を持つことになるため、回路面側をアノードパターン５２Ｃ、内層側をＧＮＤパターン５２Ａとする構成と比較し、駆動回路のインピーダンスが低減され、より大きな駆動電流を高速に立ち上げやすくなる。
１０、１０Ａ 発光装置
１１ 発光素子
１２ 駆動素子
１３ コンデンサ
１４ 電源
１５ トランジスタ
１６ ＧＮＤ接続端子
１７ カソード接続端子
１９ カソード座
１８、２０、２１ ＧＮＤ座
２２ アノード座
２３ 半田ボール
５０ 基板
５１ 第１配線層
５１Ａ アノードパターン、５１Ｂ カソードパターン、５１Ｃ ＧＮＤパターン、５１Ｄ ＧＮＤパターン
５２ キャパシタ層
５２Ａ ＧＮＤパターン、５２Ｂ 誘電体層、５２Ｃ アノードパターン
５３ 第３層配線
５４ 第４層配線
５５、５７ プリプレグ層
５６ コア層
ｉＬＤ 駆動電流、ＴＨ スルーホール、Ｖｉｎ パルス信号、Ｖ ビア、Ｗ ボンディングワイヤ

Claims (5)

  1. 基板と、
    前記基板上に設けられた、面発光型半導体レーザである発光素子および当該発光素子を駆動するトランジスタを含む駆動素子と、
    前記基板内に設けられ、前記駆動素子を介して前記発光素子に電流を供給するキャパシタ層と、
    前記基板上に設けられた、前記駆動素子を介して前記発光素子に電流を供給する容量素子と、
    を備え、
    電気的な構成として、前記発光素子と前記駆動素子とが直列接続された直列回路に、前記キャパシタ層及び前記容量素子が並列接続されており、
    パルス信号の立ち上がりの駆動電流の供給に前記キャパシタ層を用い、前記パルス信号の立ち上がりの駆動電流の供給には前記容量素子を用いない
    発光装置。
  2. 前記駆動素子のＧＮＤ接続端子に接続された、前記基板上のＧＮＤパターンと、
    前記発光素子の上面に設けられたアノード電極と接続された、前記基板上のアノードパターンと、をさらに備え、
    前記容量素子は、前記ＧＮＤパターンと前記アノードパターンとの間に接続されている 請求項１に記載の発光装置。
  3. 前記基板上に設けられた、前記発光素子の底面に設けられたカソード電極と前記駆動素子のカソード接続端子とを接続するカソードパターンを有し、
    前記アノードパターンは、前記カソードパターンに沿って前記発光素子側から前記駆動素子側に延び、
    前記容量素子は両端に端子を有し、当該端子が、前記アノードパターンが延びる方向に並ぶよう配置されている
    請求項２に記載の発光装置。
  4. 前記容量素子は、前記アノードパターンの幅の範囲に少なくとも一部が含まれるように設けられている
    請求項２または請求項３に記載の発光装置。
  5. 前記発光素子のアノード電極と、前記アノードパターンとを接続する複数の配線部材をさらに有し、
    複数の前記配線部材は、前記アノードパターンが延びる方向に沿って配置され、
    前記容量素子は、複数の前記配線部材と前記アノードパターンとの接続点の並びの延長線に少なくとも一部が重なるように設けられている
    請求項２から請求項４のいずれか１項に記載の発光装置。
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