CN102656955A - 制造具有不对称积层的基板的方法 - Google Patents

制造具有不对称积层的基板的方法 Download PDF

Info

Publication number
CN102656955A
CN102656955A CN2010800341218A CN201080034121A CN102656955A CN 102656955 A CN102656955 A CN 102656955A CN 2010800341218 A CN2010800341218 A CN 2010800341218A CN 201080034121 A CN201080034121 A CN 201080034121A CN 102656955 A CN102656955 A CN 102656955A
Authority
CN
China
Prior art keywords
layer
laminated
lamination
substrate
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800341218A
Other languages
English (en)
Other versions
CN102656955B (zh
Inventor
安德鲁·雷昂
罗登·托帕西欧
里安·马丁内斯
易普森·罗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ATI Technologies ULC
Original Assignee
ATI Technologies ULC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATI Technologies ULC filed Critical ATI Technologies ULC
Publication of CN102656955A publication Critical patent/CN102656955A/zh
Application granted granted Critical
Publication of CN102656955B publication Critical patent/CN102656955B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/02—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by a sequence of laminating steps, e.g. by adding new layers at consecutive laminating stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2309/00—Parameters for the laminating or treatment process; Apparatus details
    • B32B2309/08—Dimensions, e.g. volume
    • B32B2309/10—Dimensions, e.g. volume linear, e.g. length, distance, width
    • B32B2309/105—Thickness
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2310/00—Treatment by energy or chemical effects
    • B32B2310/08—Treatment by energy or chemical effects by wave energy or particle radiation
    • B32B2310/0806—Treatment by energy or chemical effects by wave energy or particle radiation using electromagnetic radiation
    • B32B2310/0843—Treatment by energy or chemical effects by wave energy or particle radiation using electromagnetic radiation using laser
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0055—After-treatment, e.g. cleaning or desmearing of holes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing

Abstract

本发明披露了制造用于电子封装的基板的方法，该基板具有芯层、在芯层第一面上的m层积层以及在芯层第二面上的n层积层，其中m≠n。该方法包括：在第一面上形成m层积层中的(m-n)层，然后形成n对积层，该n对积层中的每对包括形成在第二面上的n层积层中的一层以及形成在第一面上的m层积层的剩余n层中的一层。每层积层包括介电层以及形成在其上的导电层。本发明披露的方法通过避免在基板制造期间对介电材料重复去钻污以保护每层积层中的介电层不被过度去钻污。

Description

制造具有不对称积层的基板的方法
技术领域
本发明大体上涉及电子封装，更具体地，涉及用于这种封装中的基板，所述基板具有在两对面上的不等数量的积层，所述基板可形成集成电路封装、外围扩展卡和印刷线路板或印刷电路板的一部分。
背景技术
用于集成电路封装、外围扩展卡、主板及其他印刷线路板的基板常用于形成电子电路封装。形成在基板上的导电轨迹与连接到所述基板上的多种电子组件电互联。
例如，集成电路封装通常包括常用来连接包含集成电路的半导体芯片的载体基板。所述载体基板还可包含用于将集成电路封装连接到诸如外围扩展卡或印刷电路板之类的外部电路的焊球或引脚。
基板通常包括芯层，在所述芯层上形成一个或多个的用于按路线发送电信号的布线层。通常，导电轨迹的无源电路首先形成在芯层的一个或两个表面上。这些导电轨迹通常使用薄膜金属或铜箔蚀刻。此后，一个或多个的额外的布线层建在芯层上(因此称为积层(build-up layer))。积层通常包括介电层和导电层。介电层通常通过在形成的布线层或芯层上层叠介电材料而形成。导电层形成在介电层上。积层中的介电材料使导电层与介电层下方的导电轨迹隔离。在介电层中合适的位置处形成孔，以互联一积层的介电层上的导电层的部份，以便在介电层材料下方形成轨迹。多个这种积层能形成在彼此之上。
通常，在芯层的每一面(顶面和底面)形成同等数量的积层。通过芯层的导电通道或穿孔被称为镀覆通孔(PTH)，其通常用于将基板芯层顶面积层的轨迹和基板芯层底面积层的轨迹互联。
在芯层的每一面形成同等数量的积层通常是低效率的，因为其可导致多于所需要的积层的形成。例如，如果奇数层积层(例如三层)是足够的，那么在芯层的顶面和底面具有等同数量的积层(例如每面两层)就引入很大程度上多余的第四层。这是不期望的，因为其增加了封装的材料和制造成本。
减少积层数量的公知的方法包括使用无芯基板。然而，这增大了翘曲的风险并因此通常需要使用加固物，这不幸地增大了制造成本。
仅在基板的一面上形成积层的单面基板也是公知的。然而，这种基板也容易翘曲。此外，在单面基板中，电子组件，如集成电路芯片，通常连接到基板(包含积层)的同一面上，这限制了可用于连接芯片的区域。
尽管制造具有芯层的每一面的不等数量积层的基板是公知的，但是公知的方法经常导致不期望的属性，如一些积层中介电层的过度去钻污，以及翘曲。
因此，集成电路封装需要有效利用积层，同时避免上述缺陷。
发明内容
披露了制造具有不对称积层的基板的方法。该基板具有芯层，在芯层的一面上形成的m层积层，以及在芯层的对面上形成的n层积层(m＞n)。
根据本发明的一个方面，提供了制造基板的方法，该基板具有芯层、在芯层第一面上的m层积层以及在芯层第二面上的n层积层，其中m＞n。每层积层包括介电层以及形成在其上的导电层。该方法包括：在第一面上形成m层积层中的(m-n)层。m层积层中的(m-n)层的每层的形成包括对各介电层钻孔并去钻污；以及形成n对积层，所述n对积层中的每对具有形成在第二面上的n层积层中的一层以及形成在第一面上的m层积层中的剩余n层中的一层。所述n对积层的每对的形成包括对各介电层对的每层钻孔，以及同时对所述各介电层对去钻污。
在审阅下述的本发明具体实施方式以及随附附图后，对本领域技术人员来说本发明的其他方面和特征将变得显而易见。
附图说明
附图中仅通过示例的方式说明本发明的实施方式，
图1是用于制造具有在芯层任一面上的不等数量积层的传统基板的传统工艺流程图；
图2A-2K是对应于图1所描述步骤，传统基板在不同制造阶段的垂直截面视图；
图3是本发明实施方式示例性的用于制作示例性基板的工艺流程图；
图4A-4K是对应于图3所描述示例性步骤，示例性基板在不同制造阶段的垂直截面视图；
图5是具有在基板芯层的每一面上的不等数量积层的示例性半导体设备的垂直截面视图；以及
图6是具有在其芯层每一面上的不等数量积层和铜环的示例性半导体设备的另一实施方式的垂直截面视图。
具体实施方式
包括具有k层的芯层、在该芯层的一面上的m层积层、以及在该芯层的另一面上的n层积层的基板通常可称为具有m/k/n组合设计，其中m和n是正整数。如果m≠n，那么这种基板可称为具有不对称积层。
因此，具有m/k/n组合设计的不对称基板包括芯层和总的m+n层积层。每个积层通常包括介电层如ABF薄膜(ajinomoto build-up film(ABF))，和形成在介电层上的导电轨迹。
图1中的流程图S100描绘了基板供应商通常使用的提供具有在芯层的两对立面上的不对称或不等数量积层的基板的传统制造工艺。图2A-2K描绘了对应于流程图S100的步骤，这种基板在不同阶段的截面视图。
如图所示，在步骤S102中，首先对可具有其子层的基板芯层118机钻以形成镀覆通孔(PTH)。在步骤S104中，导电轨迹常用于在芯层118的任一面形成电路或导电层。镀覆通孔116可用于互联基板芯层118的两对立面上的电路轨迹。在步骤S106中，使用介电材料(如ABF)层叠第一顶面积层126和第一底面积层128。在步骤S108中，第一介电积层126、128(顶面和底面)是激光钻孔的，并且去钻污以便暴露在步骤S104中形成的芯层电路的轨迹。在步骤S110中，导电轨迹常用于在第一顶面积层126和第一底面积层128上形成导电层。
去钻污通常指的是移除残留物，以确保适当的电路互联。残留物可包括涂抹的环氧树脂的副产物，ABF部分或电介质部分可附属在暴露在钻孔(导通孔，微导通孔或PTH)内部的轨迹表面。例如，在钻孔期间，介电材料如环氧树脂或ABF，通常熔化并涂抹在整个导电轨迹表面。随后使用导电材料对钻孔(导通孔或通孔)的镀覆旨在使来自不同积层的轨迹电连接。因此，除非移除，否则残留物将在轨迹表面和钻孔内壁的导电镀层之间产生介电阻隔，这通常导致产生缺陷电路。去钻污通常包括诸如高锰酸钠或高锰酸钾之类的清洁溶液的使用，以便化学清洁并从导电轨迹上移除这种残留物。
在步骤S112中，使用ABF层或等同的介电材料形成第二积层124的介电层。然而，因为不需要，所以没有形成额外的(第二)底面积层。在步骤S114中，顶面第二积层124是激光钻孔的并且去钻污，以便暴露在步骤S110中形成的第一积层的导电层的轨迹。
钻孔材料的残留物形成在钻孔的地方。例如，当介电层如环氧纤维玻璃或树脂被钻孔时，可形成介电材料碎片。在机钻过程中，钻头对被钻材料的摩擦使得钻头的温度上升到材料熔化温度以上。激光钻孔同样将温度升高到被钻材料的熔点之上。因而熔化的被钻材料碎片通常涂抹在暴露部分导电轨迹的表面上，如孔的内壁上。
因此，需要去钻污以移除残留物(由步骤S114中钻孔留下的)，其中一些残留物已经涂抹在导电轨迹上。去钻污通常包括将基板浸泡或浸渍在诸如高锰酸钾溶液之类的清洁溶液中持续一段预定时间。去钻污是本领域公知的并且在例如美国专利号4,425,380和美国专利号4,601,783中描述，这两个专利内容通过引用的方式并入本文中。此外，去钻污也可包括在将基板浸泡在化学溶液之后采用水冲洗。
将基板浸泡在化学溶液中影响所暴露的积层。因此，在步骤S114中，第一底面积层128也去钻污。值得注意的是，这是实施在层128上的第二次去钻污步骤，因为其已经在步骤S108中去钻污，因此这是不需要的。
在步骤S116中，额外的导电轨迹常用于形成第二顶面积层124的导电层以及底面积层128的导电层。
在步骤S118中，将阻焊层120和130分别应用到形成在积层124、128上的导电层上。在步骤S120中，实施表面处理以提供抵抗导电层氧化的额外保护，以及准备装配焊球和/或连接芯片的表面。
图2K所示的得到的基板具有2/k/1组合设计，其中k是芯层118中子层的数量。然而不幸的是，作为两个去钻污步骤(S108和S114)的结果，图2K的基板可包括过度去钻污的底面积层128。
过度去钻污是由于介电层经历多次的去钻污步骤。例如，在图1中，积层128的介电层在S100中去钻污两次(一次在步骤S108中，然后再次在步骤S114中)。过度去钻污导致在积层中发生很多不期望的变化。例如，可负面影响介电层的附着性。此外，如果应用多次去钻污步骤，那么可扩大介电层中的钻孔或导通孔。另外，介电层的表面因而可变得更粗糙。
因此，图3描绘了流程图S300，所述流程图S300描绘本发明实施方式的示例性制造工艺，其可用于提供具有在其芯层的对立面上的不同(不等)数量积层的基板设备。该芯层的第一面(例如顶面)可具有形成在其上的m层积层，同时第二面(底面)可具有形成的n层积层(其中m≠n)。图4A-4K描述了根据流程图S300中所描绘步骤的、在不同制造阶段制造的基板的截面视图。
如图3所示，在步骤S302中首先对可具有其子层(未图示子层)的基板芯层(例如，芯层218)进行机钻。
在步骤S304中，导电轨迹常用于在芯层218的任一面上形成导电层或电路。可通过在使用薄膜金属或铜箔的芯层上蚀刻导电轨迹形成导电层。可形成镀覆通孔(PTH)216并常用该镀通孔互联基板芯层218两对立面上的芯层电路轨迹。通过用导电材料如铜镀覆在步骤S302中形成的该孔的内壁形成PTH。
在步骤S306中，第一顶面积层226的介电层通过层叠介电材料如ABF而形成。然而，在这个步骤中，不形成底面积层。替代的仅形成顶面积层。应注意，这与流程图S100中描绘的传统工艺形成对比，传统工艺中在这个阶段形成第一顶面积层和第一底面积层。
在步骤308中，第一积层226是激光钻孔的，并且去钻污以便暴露芯层218上面的在步骤S304中形成的电路轨迹。因为底面没有层叠，所以已经暴露了芯层218下面的电路。
在步骤S310中，电路轨迹常用于在积层226上形成导电层或电路。值得注意的是，在基板底面存在有在芯层218下表面形成的电路。
显而易见的，通常，对于m层顶面积层和n层底面积层(其中m＞n)，可按顺序实施步骤S306、S308、S310以便形成介电层，对所述介电层钻孔及去钻污，然后在已去钻污的电介质上形成导电层，以便形成顶面m层积层中的(m-n)层。
在步骤S312中，使用介电材料层如ABF形成第二顶面积层224和第一底面积层228。正如下文详细描述的，层228实质上可比层224厚以便帮助减轻翘曲。
在步骤S314中，第二顶面积层224和第一底面积层228的介电层可以是激光钻孔的且然后去钻污。钻孔的导通孔暴露在顶面积层226(在步骤S310中形成的)顶部的导电层上的部分电路轨迹，以及也暴露形成在基板芯层218(在步骤S304中形成的)底面的部分电路轨迹。
在步骤S316中，额外的导电轨迹常用于形成第二顶面积层224和第一底面积层228的导电层。该钻过孔的导通孔可充满导电材料以使新形成的导电层的轨迹与现存的在步骤S310中形成的导电层的轨迹互联。
一般的，对于m层顶面积层和n层底面积层(其中m＞n)，步骤S312、S314和S316可用于形成n对积层，每对具有将形成在芯层的第二面(底面)上的n层积层的一层，以及形成在第一面(上面)的m层积层的剩余n层的一层。每层积层包括介电层和形成在其上的导电层。n对积层的每对的形成包括对各介电层对的每一层钻孔，以及同时对该介电层对去钻污(S314)。然后，在去钻污的介电层上形成导电层(S316)。就像我们了解的那样，已经使用步骤S306、S308、S310形成m层中的(m-n)层。
在步骤S318中，阻焊层被应用于在积层224、228上形成的电路。当然，阻焊层应用在积层224、228的最外层。正如下面所描述的，应用在具有少量积层的面(例如下面)上的阻焊层232可实质上比芯层218的相对面(上面)上的阻焊层220厚。
在步骤S320中，实施表面处理以制备用于装配焊球和/或连接芯片的表面。
有利地，描绘在S300中的示例性工艺中，每一介电材料层仅运用一个去钻污步骤。因此，图4K中的基板不具有通常由经历两次或两次以上去钻污步骤造成的任何过度去钻污的积层。
可以很容易的看到，S300中描绘的方法代表了制造本发明实施方式示例性基板的一般性方法。因此，具有芯层(例如芯层218)、在该芯层第一面(例如顶面)上的m层积层(例如两层积层226、224)、以及在该芯层第二面(例如底面)上的n层积层(例如一层积层228)的基板(其中m＞n)的一般制造方法包括：在第一面上形成m层积层中的(m-n)层，其中该m层积层中的(m-n)层中的每层的形成包括对各介电层钻孔和去钻污；以及形成n对积层，该n对积层中的每对包括形成在第二面上的n层积层中的一层以及形成在第一面上的m层积层的剩余n层中的一层。n对积层中的每对的形成包括对各介电层对的每层钻孔，以及同时对该各介电层对去钻污。可通过连续形成介电层，对该介电层钻孔和去钻污，以及在去钻污的电介质上形成轨迹的导电层来形成每层积层。在介电层被钻孔和去钻污之后，可通过蚀刻或沉积诸如薄膜金属或铜箔之类的导电材料形成导电轨迹。图4A-4K描绘了m＝2，n＝1，(m-n)＝1的具体示例，因此该(m-n)层由积层226表示，以及n对积层包括积层对224、228。
在可替换的实施方式中，激光钻孔和机钻是可互换的，用于对厚度或高度小于约100μm的芯层钻孔。较厚的芯层(例如400μm或800μm)通常使用机械钻孔。当然也可使用其他公知的在介电材料或绝缘体内形成孔或洞的方法。
此外，不是所有的步骤都是需要的，或者也可添加额外的步骤。例如，除了显示的这些积层，能形成更多的积层。正如下面描述的，也可嵌入铜环以加强基板并减轻翘曲。
现在应该显而易见的，在流程图S100中描述的传统的制造方法能导致积层的过度去钻污。如上所述，过度去钻污导致介电层的附着性的不期望的变化。此外由于过度去钻污，作为运用到具体积层上的多次去钻污操作的结果，激光钻孔的导通孔可能变得更大，以及介电表面变得更粗糙。通过使用流程图S300中描绘的示例性制造工艺而方便地避免这些缺点。
无芯基板和单面基板也非常容易翘曲。通常需要加固物以确保无芯基板或单面基板能承受引起翘曲并且可能导致电路不能工作的机械应力和热应力。
本发明示例性的实施方式可包括在包含有少量积层的芯层面上的更厚的积层介电层以及更厚的阻焊层，以减轻翘曲。因此在步骤S312中，底面积层228可使用比积层224、226中所使用的介电层厚的介电层。在一个示例性实施方式中，积层228约为40μm-60μm，而积层224、226的每层约为25μm-40μm。
类似地，在步骤S318中，可将底面阻焊层232制作的实质上比与其对应的上面的阻焊层220厚。根据电路封装的尺寸，可使用多种相对的厚度值。在一个示例性实施方式中，阻焊层232约为30μm-60μm，而阻焊层220的高度仅约为16μm-30μm。
阻焊层232可由介电材料层取代。此外，正如下面所描述的，由例如铜制作的多个环可用于加固本发明的示例性的半导体设备。
因此图5描绘了示例性集成电路封装200的部分垂直截面视图，该集成电路封装200包括在两面上都有积层的基板204。集成电路封装200包括连接至基板204上的芯片202。
芯片202通常由半导体材料如硅晶片构成，并且包括集成电路和形成在其作用面上的焊盘208。焊盘208向在芯片202上的集成电路提供I/O连接点。使用控制熔塌芯片连接(C4)或倒装芯片连接技术，可在每个焊盘208上形成UBM以促进焊接凸点210的连接。形成在焊盘208上的焊接凸点210可用于将芯片连接到基板204上。
基板204包括基板芯层218，以及多个积层224、226、228。阻焊层220、232分别形成在最外面的积层224、228上。预焊料236可应用在基板焊盘234的每一个上。
基板芯层218可包括多个自己的多层或子层(未图示)。形成在芯层218中的镀覆通孔(PTH)216能用于将层224、226中的轨迹212和层228中的轨迹212电互联。导通孔或微导通孔214可通过激光钻孔形成，并且镀覆或充满导电材料以将层224上的轨迹和层226上的轨迹互联。同样的，微导通孔214可用于将层226上的轨迹212和芯层218上表面上的轨迹互联；或者将层228上的轨迹和芯层218下表面上的轨迹互联。
预焊料236可以是锡膏的形式，并且因此可增加焊料量以及在芯片连接工艺期间在焊接凸点210和基板焊盘234之间提供良好的互联。预焊料236也增大了凸点210的有效高度，这有助于毛细管底部填充工艺。
与图2K中描绘的基板相比，在封装200中积层228可包含比层224、226的介电材料厚很多的介电材料。如上所述，层228的厚度约为40μm-60μm，而层224、226的公称厚度可在25μm-40μm范围内不包括40μm。在一些实施方式中，在包含少量积层的芯层面(如底面)上的任何层(例如积层228)可比在相对面(例如顶面)上的每层(例如层224、226)厚。同样的，阻焊层232可比阻焊层220厚。在一个实施方式中，阻焊层220的高度可为16μm-30μm，不包括30μm，而阻焊层232的厚度在30μm-60μm的范围内。积层和阻焊层的具体高度仅作为示例提供，以便突出积层的相对厚度。当然其他实施方式可使用该列举的范围外的厚度值。有利地，较厚的层和阻焊层有助于减轻封装200中的翘曲。
可提供额外的加固以防止翘曲。因此，图6描绘了本发明另一实施方式示例性的集成电路封装200’的截面视图。封装200’实质上类似于封装200，除了存在提供以帮助减轻翘曲的多个环240。在图5和图6中的类似部分在结构和功能上实质上相同，并且用相同的数字表示。主符号(’)区分图6中的部分与图5相应的部分，这将不再做进一步的讨论。
此外，芯层218或芯层218’可由具有低热膨胀系数(CTE)的材料形成，这有助于减轻翘曲。材料在垂直于面内方向可具有线性的热膨胀系数(用a1，a2表示)。示例性的材料可包括热膨胀系数约小于15ppm/℃(例如a1，a2 5-12ppm/℃)的这些材料，具有约200℃-240℃的高的玻璃转化温度(Tg)的玻璃布增强树脂，等等。
作为形成各导电层的一部分(或形成各导电层之后)，环240可通过在一个或多个的积层224’、226’、228’或芯层218’上沉积合适厚度的金属(例如铜)来形成。对本领域技术人员来说在半导体封装内嵌入加固环的各种方法是公知的，并且可用于形成环240。在一个实施方式中，环240可与导电轨迹212在电路形成阶段一起形成。
环240可采用在封装200’的形状上。也就是说，从上方看时，环240的主视图实质上与封装200’周围轮廓相同。
环240可由与轨迹本身相同的材料(例如铜)构成。这方便地允许环240在相同的用于在积层上形成导电轨迹的制造步骤中形成。在可替换的实施方式中，合适强度的其他材料也可用于构造环240。
尽管在芯层218’的对立面上(即，顶面和底面)具有不对称(不等数量的)积层，但是在包含少量积层的芯层面上的较厚介电层和阻焊层的使用修复封装200’的平衡。
通常，使用如流程图S300中描绘的示例性的方法制造封装200’成功避免了其积层(例如层228’)的过度去钻污，同时环240、较厚的介电层228’和较厚的阻焊层232’有助于减轻翘曲。
应了解，本发明的实施方式可包括具有在芯层的任一面上的多种不同组合的积层的示例性基板。上述带有不对称积层的基板仅是示例性的且不是限制性的。本发明的其他实施方式可一般具有m/k/n形式的组合设计，其中m和n是正整数，并且m≠n(例如m＞n＞0)。芯层可具有任意数量的层，以及在芯层内可呈现出常用的两层(即k＝2)和有时的四层(即k＝4)，这分别导致了2/2/1和2/4/1基板。
对于每个芯片，或在晶片级可实施使用上述示例性方法的半导体设备制造。在晶片级封装中，替代向针对单个芯片的基板应用所讨论的方法，该封装方法同时应用于针对整个制造的晶片的基板。作为最后的步骤，将基板和晶片切割成准备装配在外部线路板上的单个封装的半导体封装。
在上述的讨论中，术语“顶面”和“底面”(或者‘上面’和‘下面’)用来表示与说明的示例性实施方式一致的芯层相对的表面或面，并且因此可根据图中方向互换。
本发明的实施方式可用于多种应用中，所述多种应用包括DRAM、SRAM、EEPROM、闪速存储器、图像处理器、通用处理器、DSPs、以及多种标准的模拟、数字和混合信号电路封装的制造。
示例性的方法和基板可应用于构建印刷电路板(PCB)或印刷线路板(PWB)，以及集成电路封装的载体基板。因此，本发明的实施方式可用于主板，子卡，记忆模块，外围扩展卡(例如显卡，网络接口卡，声卡)，等等。
当然，上述的实施方式仅是说明性的而不是限制性的。描述的实施本发明的实施方式容许在形式、部件布置、细节和操作顺序上的许多修改。当然本发明旨在将所有的这些修改涵盖在由权利要求定义的范围中。

Claims (23)

1.制造基板的方法，所述基板具有芯层、在所述芯层第一面上的m层积层以及在所述芯层第二面上的n层积层，其中，所述积层的每层包括介电层以及形成在其上的导电层，其中m＞n，所述方法包括：
在所述第一面上形成所述m层积层中的(m-n)层，其中，所述m层积层中的所述(m-n)层中的每层的形成包括对各介电层钻孔并去钻污；以及
形成n对积层，所述n对积层中的每对包括形成在所述第二面上的所述n层积层中的一层以及形成在所述第一面上的所述m层积层中的剩余n层中的一层，以及其中所述n对积层的每对的形成包括对各介电层对的每层钻孔，以及同时对所述各介电层对去钻污。
2.根据权利要求1所述的方法，其中所述对各介电层对的每层钻孔包括激光钻孔。
3.根据权利要求1所述的方法，其中在所述m层积层和所述n层积层中任一积层中的任意介电层仅去钻污一次。
4.根据权利要求1所述的方法，其中所述的对所述各介电层对去钻污包括在所述对各介电层对的每层钻孔后从所述各介电层对上移除残留物。
5.根据权利要求1所述的方法，其进一步包括在所述形成所述m层积层中的(m-n)层之前，在所述芯层的所述第一和第二面中至少之一上形成多个导电轨迹，以及在所述芯层的所述第一和第二面上电连接所述多个导电轨迹。
6.根据权利要求5所述的方法，所述电连接包括在所述芯层中钻至少一孔以及用导电材料镀覆所述孔以形成镀覆通孔(PTH)。
7.根据权利要求6所述的方法，其中所述在所述芯层中钻至少一孔包括机械钻孔。
8.根据权利要求1所述的方法，其中所述n层积层中的每层包括高度在40μm到60μm范围内的介电层，以及所述m层积层中的每层包括高度在25μm到40μm范围内的介电层，不包括40μm的介电层。
9.根据权利要求1所述的方法，其进一步包括：在所述m层积层的最外层形成第一阻焊层。
10.根据权利要求8所述的方法，其进一步包括在所述n层积层的最外层形成第二阻焊层。
11.根据权利要求10所述的方法，其中所述第一阻焊层的高度范围为16μm到30μm，不包括30μm，以及所述第二阻焊层的高度范围为30μm-60μm。
12.根据权利要求1所述的方法，其进一步包括在所述芯层的所述第二面上的至少一些所述n层积层中形成环，以加固所述基板。
13.根据权利要求12所述的方法，其中所述环是铜环。
14.根据权利要求1所述的方法，其中m＝2以及n＝1。
15.根据权利要求1所述的方法制造的基板，所述基板具有芯层、在所述芯层第一面上的m层积层以及在所述芯层第二面上的n层积层，其中m＞n，其中所述积层的每层包括仅去钻污一次的介电层。
16.根据权利要求15所述的基板，其进一步包括覆盖所述m层积层中的最外层的第一阻焊层；以及覆盖所述n层积层中的最外层的第二阻焊层。
17.根据权利要求15所述的基板，其中所述m层积层中的每层具有高度在25μm到40μm之间的不包括40μm的介电层，以及所述n层积层中的每层具有高度在40μm到60μm之间的介电层。
18.根据权利要求15所述的基板，其中所述芯层的热膨胀系数小于15ppm/℃。
19.半导体设备，其包括权利要求15所述的基板，以及互联到包含所述m层积层中的一层的所述导电层中的一层的芯片。
20.根据权利要求17所述的半导体设备，其进一步包括分别覆盖所述m层积层中的最外层和所述n层积层中的最外层的第一阻焊层和第二阻焊层，其中，所述第二阻焊层的高度大于所述第一阻焊层的高度。
21.根据权利要求17所述的半导体设备，其进一步包括分别覆盖所述m层积层中的最外层和所述n层积层中的最外层的阻焊层和介电材料层，其中所述介电材料层的高度大于所述阻焊层的高度。
22.根据权利要求17所述的半导体设备，其中所述第一阻焊层的高度在16μm到30μm的范围内，不包括30μm，以及所述第二阻焊层的高度在30μm到60μm的范围内。
23.根据权利要求17所述的半导体设备，其进一步包括在所述积层中至少一些层中的加固环，以减轻所述设备中的翘曲。
CN201080034121.8A 2009-07-31 2010-07-28 制造具有不对称积层的基板的方法 Active CN102656955B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/533,569 2009-07-31
US12/533,569 US20110024898A1 (en) 2009-07-31 2009-07-31 Method of manufacturing substrates having asymmetric buildup layers
PCT/CA2010/001174 WO2011011880A1 (en) 2009-07-31 2010-07-28 A method of manufacturing substrates having asymmetric buildup layers

Publications (2)

Publication Number Publication Date
CN102656955A true CN102656955A (zh) 2012-09-05
CN102656955B CN102656955B (zh) 2015-04-15

Family

ID=43526212

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080034121.8A Active CN102656955B (zh) 2009-07-31 2010-07-28 制造具有不对称积层的基板的方法

Country Status (6)

Country Link
US (2) US20110024898A1 (zh)
EP (1) EP2460393B1 (zh)
JP (1) JP5723363B2 (zh)
KR (1) KR101633839B1 (zh)
CN (1) CN102656955B (zh)
WO (1) WO2011011880A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103857174A (zh) * 2012-12-06 2014-06-11 三星电机株式会社 印刷电路板及其制造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8598698B1 (en) * 2010-07-21 2013-12-03 Altera Corporation Package substrate with an embedded stiffener
EP2695142B1 (en) 2011-04-08 2023-03-01 Koninklijke Philips N.V. Image processing system and method
US8945329B2 (en) * 2011-06-24 2015-02-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP2013048205A (ja) * 2011-07-25 2013-03-07 Ngk Spark Plug Co Ltd 配線基板の製造方法
DE112011105967T5 (de) * 2011-12-20 2014-09-25 Intel Corporation Mikroelektronisches Gehäuse und gestapelte mikroelektronische Baugruppe und Rechensystem mit denselben
US9059179B2 (en) * 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US20130181359A1 (en) * 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
JP5941735B2 (ja) * 2012-04-10 2016-06-29 新光電気工業株式会社 配線基板の製造方法及び配線基板
KR101921258B1 (ko) 2012-05-09 2018-11-22 삼성전자주식회사 배선 기판 및 이를 포함하는 반도체 패키지
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20150083278A (ko) * 2014-01-09 2015-07-17 삼성전기주식회사 다층기판 및 다층기판의 제조방법
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
CN104883810B (zh) * 2015-05-15 2018-07-06 江门崇达电路技术有限公司 一种具有密集散热孔的pcb的制作方法
US11277922B2 (en) 2016-10-06 2022-03-15 Advanced Micro Devices, Inc. Circuit board with bridge chiplets
CN110494467B (zh) 2017-03-31 2022-07-29 Jxtg能源株式会社 固化树脂用组合物、该组合物的固化物、该组合物及该固化物的制造方法、以及半导体装置
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
EP3470681B1 (de) * 2017-10-10 2021-09-22 Pfeiffer Vacuum Gmbh Elektrische durchführung für ein vakuumgerät, in der form einer dichtungsplatine
US20190287872A1 (en) 2018-03-19 2019-09-19 Intel Corporation Multi-use package architecture
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US20230086356A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Glass core substrate including buildups with different numbers of layers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000079849A1 (en) * 1999-06-18 2000-12-28 Isola Laminate Systems Corp. High performance ball grid array substrates
CN1318273A (zh) * 1998-09-18 2001-10-17 范蒂科股份公司 多层电路的制造方法
CN1338117A (zh) * 1999-11-26 2002-02-27 揖斐电株式会社 多层电路板和半导体装置
CN1792126A (zh) * 2003-05-19 2006-06-21 大日本印刷株式会社 双面布线基板和双面布线基板的制造方法以及多层布线基板
WO2009081518A1 (ja) * 2007-12-26 2009-07-02 Panasonic Corporation 半導体装置および多層配線基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393271B1 (ko) * 1997-11-19 2003-07-31 이비덴 가부시키가이샤 다층 전자부품탑재용 기판의 제조 방법
JP4128649B2 (ja) * 1998-03-26 2008-07-30 富士通株式会社 薄膜多層回路基板の製造方法
JPH11340610A (ja) * 1998-05-26 1999-12-10 Ibiden Co Ltd スルーホール充填用樹脂組成物及び多層プリント配線板
JP3577421B2 (ja) * 1999-01-25 2004-10-13 新光電気工業株式会社 半導体装置用パッケージ
US6720644B2 (en) * 2000-10-10 2004-04-13 Sony Corporation Semiconductor device using interposer substrate and manufacturing method therefor
JP2002290031A (ja) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4243117B2 (ja) * 2002-08-27 2009-03-25 新光電気工業株式会社 半導体パッケージとその製造方法および半導体装置
WO2004103039A1 (ja) * 2003-05-19 2004-11-25 Dai Nippon Printing Co., Ltd. 両面配線基板および両面配線基板の製造方法並びに多層配線基板
JP2005159201A (ja) * 2003-11-28 2005-06-16 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
WO2006070807A1 (ja) * 2004-12-28 2006-07-06 Ngk Spark Plug Co., Ltd. 配線基板及び配線基板の製造方法
US7355283B2 (en) * 2005-04-14 2008-04-08 Sandisk Corporation Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
US20070020908A1 (en) * 2005-07-18 2007-01-25 Tessera, Inc. Multilayer structure having a warpage-compensating layer
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
JP2008098570A (ja) * 2006-10-16 2008-04-24 Sharp Corp 多層プリント配線基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1318273A (zh) * 1998-09-18 2001-10-17 范蒂科股份公司 多层电路的制造方法
WO2000079849A1 (en) * 1999-06-18 2000-12-28 Isola Laminate Systems Corp. High performance ball grid array substrates
CN1338117A (zh) * 1999-11-26 2002-02-27 揖斐电株式会社 多层电路板和半导体装置
CN1792126A (zh) * 2003-05-19 2006-06-21 大日本印刷株式会社 双面布线基板和双面布线基板的制造方法以及多层布线基板
WO2009081518A1 (ja) * 2007-12-26 2009-07-02 Panasonic Corporation 半導体装置および多層配線基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103857174A (zh) * 2012-12-06 2014-06-11 三星电机株式会社 印刷电路板及其制造方法
CN103857174B (zh) * 2012-12-06 2018-03-16 三星电机株式会社 印刷电路板及其制造方法

Also Published As

Publication number Publication date
JP5723363B2 (ja) 2015-05-27
US8298945B2 (en) 2012-10-30
JP2013501345A (ja) 2013-01-10
EP2460393B1 (en) 2017-10-11
EP2460393A1 (en) 2012-06-06
CN102656955B (zh) 2015-04-15
KR101633839B1 (ko) 2016-06-27
US20110225813A1 (en) 2011-09-22
US20110024898A1 (en) 2011-02-03
KR20120036318A (ko) 2012-04-17
EP2460393A4 (en) 2015-03-04
WO2011011880A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
CN102656955B (zh) 制造具有不对称积层的基板的方法
CN1882224B (zh) 配线基板及其制造方法
CN101480116B (zh) 电路基板、电子器件配置及用于电路基板的制造工艺
JP5084509B2 (ja) 集積回路チップの外面に露出した端子で相互接続するための相互接続要素およびその製造方法、複数の前記相互接続要素を含む多層相互配線基板およびその製造方法、ならびに多層配線基板の製造方法
JP4800606B2 (ja) 素子内蔵基板の製造方法
JP2008131039A (ja) 電子素子内蔵型印刷回路基板の製造方法
KR20100009849A (ko) 전자소자 내장형 인쇄회로기판 제조방법
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
JP2007214572A (ja) ベアチップ内蔵型印刷回路基板及びその製造方法
US20090095508A1 (en) Printed circuit board and method for manufacturing the same
US20160081182A1 (en) Package board, method for manufacturing the same and package on package having the same
JP3934104B2 (ja) ボールグリッドアレイ基板の作製方法
KR101104210B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
KR101043328B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
CN102446772A (zh) 制造半导体封装的方法
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
JP2011082471A (ja) 電子部品内装型プリント基板及びその製造方法
KR100704911B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR20090049330A (ko) 패키지 기판 제조방법
JP2008147266A (ja) 半導体装置及びその製造方法
KR20030011433A (ko) 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
KR20130053946A (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
JP2007324232A (ja) Ｂｇａ型多層配線板及びｂｇａ型半導体パッケージ
CN108305864A (zh) 新型端子

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant