KR101633839B1 - 비대칭 빌드업 층들을 가지는 기판의 제조 방법 - Google Patents

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에이티아이 테크놀로지스 유엘씨
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Abstract

코어와, 코어의 제1 표면 상에 m개의 빌드업 층들과, 코어의 제2 표면 상에 n개의 빌드업 층들을 가지며, m ≠ n인 전자 패키징용 기판의 제조 방법이 개시된다. 상기 방법은 제1 표면 상에 m개의 빌드업 층들 중 (m-n)개를 형성하는 것과, 그런 다음 n 쌍의 빌드업 층들을 형성하는 것을 포함하며, 상기 쌍들 각각은 제2 표면 상에 형성되는 n개의 빌드업 층들 중 하나와 제1 표면 상에 형성되는 m개의 빌드업 층들의 나머지 n개 중 하나를 포함한다. 각 빌드업 층은 유전체 층과 그 상에 형성되는 전도성 층을 포함한다. 상기 개시되는 방법은 기판을 제조하는 동안 유전체 물질들의 반복적인 디스미어를 방지함으로써 각 빌드업 층의 유전체 층이 과도하게 디스미어되는 것으로부터 보호한다.

Description

비대칭 빌드업 층들을 가지는 기판의 제조 방법{A METHOD OF MANUFACTURING SUBSTRATES HAVING ASYMMETRIC BUILDUP LAYERS}
본 발명은 개괄적으로 전자 패키징에 관한 것이며, 더욱 상세하게는 집적 회로 패키지, 주변 확장 카드, 및 인쇄배선기판 또는 인쇄회로기판의 일부를 형성할 수 있는 패키징용 기판으로서 서로 마주보는 면들에서 동일하지 않은 개수의 빌드업 층들을 가지는 기판에 관한 것이다.
기판(substrate)은 집적 회로 패키지, 주변 확장 카드(peripheral expansion card), 마더보드(motherboard), 및 전자 회로 패키지를 형성하는 데 이용되는 다른 인쇄배선기판(printed wiring board)들에서 이용된다. 기판 상에 형성되는 전도성 트레이스(trace)들이 기판에 부착되는 다양한 전기 컴포넌트들을 전기적으로 상호 연결한다.
예를 들어, 보통 집적 회로 패키지는 집적 회로를 포함하는 반도체 다이(die)를 부착하는 데 이용되는 캐리어 기판(carrier substrate)을 포함한다. 캐리어 기판은 또한 집적 회로 패키지를 주변 확장 카드나 인쇄회로기판(printed circuit board)과 같은 외부 회로에 부착하는 데 사용되는 솔더볼(solder ball)이나 핀들을 포함할 수 있다.
기판은 보통 코어(core)를 포함하며, 전기 신호들을 라우팅(route)하기 위한 하나 이상의 라우팅 층들이 코어 상에 형성된다. 전형적으로, 최초에 전도성 트레이스들의 수동 회로가 코어의 한쪽 표면이나 양쪽 표면들 상에 형성된다. 이들 전도성 트레이스들은 종종 박막 금속(thin film metal)이나 동박(copper foil)을 이용하여 에칭된다. 그 후에, 하나 이상의 추가적인 라우팅 층들이 코어 상에 조성된다(따라서 "빌드업 층(buildup layer)"이라 지칭됨). 빌드업 층은 전형적으로 유전체 층과 전도성 층을 포함한다. 전형적으로 유전체 층은 유전체 물질을 형성된 라우팅 층이나 코어 위에 라미네이트(laminate)함으로써 형성된다. 전도성 층은 유전체 층 상에 형성된다. 빌드업 층의 유전체 물질은 유전체 층 아래에 있는 전도성 트레이스들로부터 전도성 층을 절연시킨다. 하나의 빌드업 층의 유전체 상에 있는 전도성 층의 일부를 유전체 물질 아래에 있는 트레이스들로 상호 연결하도록 홀(hole)들이 유전체 층의 적절한 위치에 형성될 수 있다. 복수의 이러한 빌드업 층들이 서로의 위에 형성될 수 있다.
전형적으로, 동일한 수의 빌드업 층들이 코어의 각 면(상부면과 하부면)에 형성된다. 코어를 통과하는 전도성 터널 또는 구멍들이 상부 빌드업 층들의 트레이스들을 기판 코어의 하부 빌드업 층들로 상호 연결하는 데 종종 사용되며, 이들은 도금 쓰루 홀(plated through-hole, PTH)이라 지칭된다.
코어의 각 면에 동일한 수의 빌드업 층들을 형성하는 것은 요구될 수 있는 것보다 더 많은 빌드업 층들을 형성해야할 수 있기 때문에 종종 비효율적이다. 예를 들어, 만일 홀수의 빌드업 층들(예컨대, 3개의 층들)로 충분하다면, 코어의 상부와 하부에 동일한 수의 빌드업 층들(예컨대, 각 면에 2개씩)을 가짐으로써 대부분은 불필요한 제4의 층이 도입된다. 이는 패키지의 재료와 제조 비용을 증가시키기 때문에 바람직하지 않다.
빌드업 층들의 수를 감소시키는 주지의 방법들은 코어리스(coreless) 기판들을 사용하는 것을 포함한다. 하지만, 이는 뒤틀림(warping)의 위험성을 증가시키고 따라서 종종 보강재(stiffener)를 사용할 것이 요구되며 이는 불행하게도 제조 비용을 증가시킨다.
단지 한 면에만 빌드업 층들이 형성되는 단면 기판(single-sided substrate)들도 또한 알려져 있다. 하지만, 이러한 기판들도 또한 뒤틀림에 민감하다. 게다가, 단면 기판에서는, 집적 회로 다이와 같은 전기 컴포넌트들이 전형적으로 기판(빌드업 층들을 포함하는)의 동일한 면에 부착되며, 이는 다이를 부착하는 데 이용될 수 있는 면적을 제한한다.
코어의 각 면에서 동일하지 않은 수의 빌드업 층들을 가지는 기판들을 제조하는 것도 또한 알려져 있지만, 주지의 방법들은 종종 뒤틀림과 일부 빌드업 층들의 유전체 층에 대한 과도한 디스미어(desmear)와 같은 바람직하지 않은 성질들을 초래할 수 있다.
따라서, 상기 언급된 단점들을 방지하면서도 빌드업 층들을 효율적으로 이용하는 집적 회로 패키지에 대한 필요성이 있다.
비대칭 빌드업 층들을 갖는 기판의 제조 방법이 개시된다. 기판은 코어와, 코어의 한 표면 상에 형성되는 m개의 빌드업 층들과, 코어의 맞은편 표면 상에 형성되는 n개의 빌드업 층들(m > n)을 가진다.
본 발명의 한 양상에 따르면, 코어와, 코어의 제1 표면 상에 m개의 빌드업 층들과, 코어의 제2 표면 상에 n개의 빌드업 층들을 가지며, m > n인 기판의 제조 방법이 제공된다. 각 빌드업 층은 유전체 층과, 유전체 층 상에 형성되는 전도성 층을 포함한다. 상기 방법은 제1 표면 상에 m개의 빌드업 층들 중 (m-n)개를 형성하는 것과 n 쌍의 빌드업 층들을 형성하는 것을 포함한다. m개의 빌드업 층들 중 (m-n)개의 각각을 형성하는 것은 각각의 유전체 층을 천공하는 것과 디스미어하는 것을 포함하고, 상기 n 쌍들 각각은 제2 표면 상에 형성되는 n개의 빌드업 층들 중 하나와 제1 표면 상에 형성되는 m개의 빌드업 층들의 나머지 n개 중 하나를 가진다. 상기 n 쌍의 빌드업 층들 각각을 형성하는 것은 각 쌍의 유전체 층들 각각을 천공하는 것과 상기 각 쌍의 유전체 층들을 동시에 디스미어하는 것을 포함한다.
본 발명의 다른 양상들과 특징들은 첨부된 도면들과 더불어 본 발명의 구체적 실시예들에 대한 다음의 상세한 설명을 검토한다면 당해 기술 분야의 통상의 기술자들에게 명백해질 것이다.
도면들은 본 발명의 실시예들을 오로지 예로서만 예시하는 것이다.
도 1은 코어의 각 면에 동일하지 않은 수의 빌드업 층들을 가지는 종래의 기판을 제조하는 데 이용되는 종래의 공정의 흐름도이다.
도 2a 내지 도 2k는 도 1에 도시된 단계들에 대응되는 서로 다른 제조 단계들에서 종래의 기판의 수직 단면도들이다.
도 3은 예시적인 기판을 만드는 데 이용되는 본 발명의 실시예의 예시적인 공정의 흐름도이다.
도 4a 내지 도 4k는 도 3에 도시된 예시적인 단계들에 대응되는 서로 다른 제조 단계들에서 예시적인 기판의 수직 단면도들이다.
도 5는 기판 코어의 각 면에 동일하지 않은 수의 빌드업 층들을 가지는 예시적인 반도체 디바이스의 수직 단면도이다.
도 6은 코어의 각 면에 동일하지 않은 수의 빌드업 층들과 구리 링(copper ring)들을 가지는 예시적인 반도체 디바이스의 또 다른 실시예의 수직 단면도이다.
k개의 층들을 가지는 코어(core), 코어의 한 면에 m개의 빌드업(buildup) 층들, 및 코어의 다른 면에 n개의 빌드업 층들을 가지는 기판들은 일반적으로 m/k/n 빌드업 설계를 가진다고 지칭될 수 있으며, m과 n은 양의 정수들이다. 이러한 기판들은 만일 m ≠ n이라면 비대칭 빌드업 층들을 가진다고 지칭될 수 있다.
따라서, m/k/n 빌드업 설계를 가지는 비대칭 기판들은 코어와 총 m + n개의 빌드업 층들을 포함한다. 전형적으로 각 빌드업 층은 예를 들어 Ajinomoto 빌드업 막(Ajinomoto build-up film, ABF)과 같은 유전체 층과, 유전체 층 상에 형성되는 전도성 트레이스(conductive trace)들을 포함한다.
도 1의 흐름도(S100)는 코어의 서로 마주보는 면들에 비대칭 또는 동일하지 않은 수의 빌드업 층들을 가지는 기판들을 제공하도록 기판 공급업체들에 의해 종종 이용되는 종래의 제조 공정을 도시한 것이다. 도 2a 내지 도 2k는 흐름도(S100)의 단계들과 일치하는 서로 다른 단계들에서 이러한 기판의 단면도들을 도시한 것이다.
도시된 바와 같이, 기판 코어(118)는 자체적으로 부층(sub-layer)들을 가질 수 있으며, 단계(S102)에서 최초에 도금 쓰루 홀(plated through-hole, PTH)을 형성하도록 기계로 천공한다. 단계(S104)에서, 전도성 트레이스들이 코어(118)의 각 면에 회로 또는 전도성 층을 형성하는 데 이용된다. 도금 쓰루 홀(116)은 기판 코어(118)의 서로 마주보는 면들에 있는 회로 트레이스들을 상호 연결하는 데 이용될 수 있다. 단계(S106)에서, 유전체 물질(예컨대, ABF)을 이용하여 제1 상부 빌드업 층(126)과 제1 하부 빌드업 층(128)이 라이네이트된다. 단계(S108)에서, 단계(S104)에서 형성된 코어 회로의 트레이스들을 노출시키도록 제1 빌드업 유전체 층들(상부와 하부)(126, 128)이 레이저 천공(laser drilling)되고 디스미어(desmear)된다. 단계(S110)에서, 전도성 트레이스들이 제1 상부 빌드업 층(126)과 제1 하부 빌드업 층(128)의 양 층들 상에 전도성 층들을 형성하는 데 이용된다.
디스미어는 일반적으로 제대로 된 전기적 상호 연결을 보장하기 위해 잔류물들을 제거하는 것을 가리킨다. 잔류물들은 천공된 홀(비아(via), 마이크로비아(micro-via), 또는 PTH) 내에서 노출된 트레이스 표면들에 부착될 수 있는 스미어된(smeared) 에폭시-수지(epoxy-resin) 부산물들, ABF 파편들 또는 유전체 파편들을 포함할 수 있다. 예를 들어, 천공하는 동안, 에폭시 수지나 ABF와 같은 유전체 물질들은 종종 녹아서 전도성 트레이스들의 표면에 걸쳐 스미어된다. 그 뒤에 전도성 물질을 사용하여 천공된 홀들(비아들 또는 쓰루 홀들)을 도금하는 것은 서로 다른 빌드업 층들로부터의 트레이스들을 전기적으로 연결하려는 것이다. 따라서, 만일 잔류물이 제거되지 않는다면, 잔류물은 트레이스 표면들과 천공된 홀들의 내벽들의 전도성 도금 사이에 유전체 장벽을 생성할 것이며, 회로의 결함을 초래할 것이다. 전형적으로 디스미어는 이러한 잔류물을 전도성 트레이스들로부터 화학적으로 세정(clean)하고 제거하기 위해 과망간산 칼륨(potassium permanganate) 또는 과망간산 나트륨(sodium permanganate)과 같은 세정 용액의 사용을 수반한다.
단계(S112)에서, 제2 빌드업 층(124)의 유전체 층이 ABF 층이나 등가의 유전체 물질을 사용하여 형성된다. 하지만, 추가적인(제2) 하부 빌드업 층은 필요하지 않다면 형성되지 않는다. 단계(S114)에서, 단계(S110)에서 형성된 제1 빌드업 층의 전도성 층의 트레이스들을 노출시키도록 상부 제2 빌드업 층(124)이 레이저 천공되고 디스미어된다.
홀들이 천공되는 경우, 천공된 물질의 잔류물들이 형성된다. 예를 들어, 에폭시 유리 섬유(epoxy fiber glass) 또는 에폭시 수지(epoxy resin)와 같은 유전체 층이 천공될 때, 유전체 물질의 조각들이 형성될 수 있다. 기계적으로 천공하는 동안, 천공되는 물질에 대한 드릴 비트(drill bit)의 마찰로 인해 드릴 비트의 온도가 물질의 녹는 온도(melting temperature) 위로 상승한다. 레이저 천공도 유사하게 천공되는 물질의 녹는점 위로 온도를 올린다. 따라서, 천공된 물질의 조각들이 녹아서 전도성 트레이스들의 일부를 노출시키는 홀의 내벽과 같은 표면들 상으로 종종 스미어된다.
따라서, 디스미어는 잔류물(단계(S114)에서 천공에 의해 남은 것임)을 제거하는 데 필요한 것이며, 잔류물 일부는 전도성 트레이스들 상에 스미어되었을 수 있다. 디스미어는 전형적으로 기판을 소정의 시간 동안 과망간산 용액과 같은 세정 용액에 수차례 이멀젼(immersion) 또는 디핑(dipping)하는 것을 수반한다. 디스미어는 당해 기술 분야에서 알려져 있고 예를 들어 미국 등록특허 제4,425,380호 및 제4,601,783호에서 서술되어 있으며, 상기 특허 문헌들의 내용은 본 명세서에서 참조로서 포함된다. 게다가, 디스미어는 또한 기판을 화학 용액에 이멀전한 후에 물 세척(water rinse)을 수반할 수 있다.
기판을 화학 용액에 이멀전하는 것은 노출된 빌드업 층들에 영향을 준다. 이와 같이, 단계(S114)에서 제1 하부 빌드업 층(128)도 또한 디스미어된다. 특히, 층(128)이 단계(S108)에서 이미 디스미어되었기 때문에 이 디스미어 단계는 층(128)에 대해 두 번째로 수행되는 것이며, 따라서 불필요할 수 있다.
단계(S116)에서, 추가 전도성 트레이스들이 제2 상부 빌드업 층(124)의 전도성 층과 하부 빌드업 층(128)의 전도성 층을 형성하는 데 이용될 수 있다.
단계(S118)에서, 솔더 마스크들(solder masks)(120, 132)이 각각 빌드업 층들(124, 128) 상에 형성된 전도성 층에 부가된다. 단계(S120)에서, 전도성 층의 산화를 방지하는 추가 보호를 제공하고, 솔더 볼들을 장착하거나 및/또는 다이를 부착하기 위한 표면을 가공하기 위해 표면 처리(surface finishing)가 수행된다.
도 2k에 도시된 결과적인 기판은 2/k/1 빌드업 설계를 가지며, k는 코어(118)의 부층들의 수이다. 하지만, 불행하게도 도 2k의 기판은 2번의 디스미어 단계들(S108, S114)의 결과로서 과도하게 디스미어된 하부 빌드업 층(128)을 포함할 수 있다.
과도한 디스미어는 한 유전체 층에 대해 복수의 디스미어 단계들을 거치게 함으로써 발생한다. 예를 들어, 도 1에서, 빌드업 층(128)의 유전체 층은 S100에서 2번(단계 S108에서 1번 한 후 단계 S114에서 다시) 디스미어된다. 과도한 디스미어는 빌드업 층에서 바람직하지 않은 변화들을 초래한다. 예를 들어, 유전체 층의 접착 성질이 부정적으로 영향을 받을 수 있다. 이외에도, 만일 복수의 디스미어 단계들이 적용된다면 유전체 층의 천공된 홀 또는 비아들이 확장될 수 있다. 게다가, 유전체 층들의 표면이 결과적으로 더욱 거칠어질 수 있다.
이에 따라, 도 3은 본 발명의 한 실시예의 예시적인 제조 공정을 도시한 흐름도(S300)를 도시한 것이며, 제조 공정은 코어의 서로 마주보는 면들에서 서로 다른(동일하지 않은) 수의 빌드업 층들을 가지는 기판 디바이스를 제공하는 데 이용될 수 있다. 코어의 제1(예컨대, 상부) 표면 상에는 m개의 빌드업 층들이 형성될 수 있는 반면, 제2(예컨대, 하부) 표면 상에는 n개의 빌드업 층들이 형성될 수 있다(m ≠ n). 도 4a 내지 도 4k는 흐름도(S300)에 도시된 단계들과 일치하는 서로 다른 제조 단계들에서 제조되고 있는 기판의 단면도들을 도시한 것이다.
도 3에 예시된 바와 같이, 기판 코어(예컨대, 코어 218)는 자체적으로 부층들(미도시됨)을 가질 수 있으며, 단계(S302)에서 최초에 기계 천공(machine drilling)된다.
단계(S304)에서, 전도성 트레이스들이 코어(218)의 각 면에 전도성 층 또는 회로를 형성하는 데 이용된다. 전도성 층들은 코어 상에서 박막 금속 또는 동박을 이용하여 전도성 트레이스들을 에칭함으로써 형성될 수 있다. 도금 쓰루 홀(PTH) (216)이 형성될 수 있고 기판 코어(218)의 서로 마주보는 면들에 있는 코어 회로 트레이스들을 상호 연결하는 데 이용될 수 있다. PTH는 단계(S302)에서 형성된 홀의 내벽들을 구리(copper)와 같은 전도성 물질로 도금함으로써 형성된다.
단계(S306)에서, 제1 상부 빌드업 층(226)의 유전체 층이 ABF와 같은 유전체 물질을 라미네이트함으로써 형성된다. 하지만, 이 단계에서, 하부 빌드업 층은 형성되지 않는다. 대신 오직 상부 빌드업 층만이 형성된다. 이는 흐름도(S100)에 도시된 종래의 공정과 대조적인 것으로서, 종래의 공정에서는 이 단계에서 제1 상부 및 제1 하부 빌드업 층들이 형성되었을 것이라는 점을 유의해야 한다.
단계(S308)에서, 단계(S304)에서 형성된 회로 트레이스들을 노출시키도록 제1 빌드업 층(226)이 레이저 천공되고 디스미어된다. 코어(218)의 아랫면에 있는 회로는 하부에 라미네이트한 것이 없기 때문에 이미 노출되어 있다.
단계(S310)에서, 전도성 트레이스들이 빌드업 층(226) 상에 전도성 층 또는 회로를 형성하는 데 이용된다. 특히, 기판의 하부에는 코어의 아랫면에 형성된 회로가 존재한다.
명백할 것인 바와 같이, 일반적으로 m개의 상부 빌드업 층들과 n개의 하부 빌드업 층들의 경우(m > n), (m-n)개의 상부 빌드업 층들을 형성하기 위해 단계들(S306, S308, S310)이 순차적으로 유전체 층을 형성하고, 유전체 층을 천공 및 디스미어하고, 그런 다음 디스미어된 유전체 상에 전도성 층을 형성하도록 수행될 수 있다.
단계(S312)에서, 제2 상부 빌드업 층(224)과 제1 상부 빌드업 층(228)이 ABF와 같은 유전체 물질 층을 사용하여 형성된다. 아래에서 상세히 설명되는 바와 같이, 층(228)은 뒤틀림(warping)을 완화하는 데 도움이 되도록 층(224)보다 실질적으로 더 두꺼울 수 있다.
단계(S314)에서, 제2 상부 빌드업 층(224)과 제1 하부 빌드업 층(228)의 유전체 층들이 레이저 천공된 다음 디스미어될 수 있다. 천공된 비아들은 상부 빌드업 층(226) 위에 있는 전도성 층의 회로 트레이스들의 일부(단계 S310에서 형성된)를 노출시키며, 또한 기판 코어(218)의 하부에 형성된 회로 트레이스들의 일부(단계 S304에서 형성된)를 노출시킨다.
단계(S316)에서, 추가 전도성 트레이스들이 제2 상부 빌드업 층(224)과 제1 하부 빌드업 층(228) 모두의 전도성 층들을 형성하는 데 이용될 수 있다. 천공된 비아들이 새로 형성된 전도성 층들과 단계(S310)에서 형성된 기존 전도성 층들의 트레이스들을 상호 연결하도록 전도성 물질로 채워질 수 있다.
일반적으로, m개의 상부 빌드업 층들과 n개의 하부 빌드업 층들의 경우(m > n), n 쌍의 빌드업 층들을 형성하기 위해 단계들(S312, S314, S316)이 이용될 수 있으며, 각 쌍은 코어의 제2(하부) 표면 상에 형성되는 n개의 빌드업 층들 중 하나와 제1(상부) 표면 상에 형성되는 m개의 빌드업 층들의 나머지 n개 중 하나를 가진다. 각 빌드업 층은 유전체 층과 그 상에 형성되는 전도성 층을 포함한다. n 쌍의 빌드업 층들 각각을 형성하는 것은 각 쌍의 유전체 층들 각각을 천공하는 것과, 그 유전체 층들의 쌍을 동시에 디스미어하는 것을 수반한다(S314). 그런 다음, 전도성 층들이 디스미어된 유전체 층들 상에 형성된다(S316). 인지할 수 있는 바와 같이, m개의 층들 중 (m-n)개는 이미 단계들(S306, S308, S310)을 사용하여 형성되었다.
단계(S318)에서, 솔더 마스크들이 빌드업 층들(224, 228) 상에 형성된 회로들에 부가된다. 물론, 솔더 마스크들은 최외곽 빌드업 층들(224, 228) 상에 부가된다. 아래에서 논의되는 바와 같이, 더 적은 수의 빌드업 층들을 가지는 면(예컨대, 아랫면)에 부가되는 솔더 마스크(232)가 코어(218)의 맞은편(윗) 면에서의 솔더 마스크(220)보다 실질적으로 더 두꺼울 수 있다.
단계(S320)에서, 솔더 볼들을 장착하거나 및/또는 다이를 부착하기 위한 표면을 가공하기 위해 표면 처리가 수행된다.
유리하게도, S300에 도시된 예시적인 공정에서 단지 하나의 디스미어 단계만이 각 유전체 물질 층(예컨대, ABF)에 적용된다. 이에 따라, 도 4k의 기판은 전형적으로 2번 이상의 디스미어 단계들을 거침으로써 발생하는 과도하게 디스미어된 빌드업 층들을 가지지 않을 것이다.
쉽게 관찰될 수 있는 바와 같이, S300에 도시된 방법은 본 발명의 한 실시예를 예시하는 일반화된 기판 제조 방법을 나타낸 것이다. 이에 따라, 코어(예컨대, 코어 218), 코어의 제1(예컨대, 상부) 표면 상에 m개의 빌드업 층들(예컨대, 2개의 빌드업 층들 226, 224), 및 코어의 제2(예컨대, 하부) 표면 상에 n개의 빌드업 층들(예컨대, 하나의 빌드업 층 228)을 가지는 기판의 일반적인 제조 방법은 제1 표면 상에 m개의 빌드업 층들 중 (m-n)개를 형성하는 것과, m개의 빌드업 층들 중 (m-n)개 각각을 형성하는 것은 각각의 유전체 층을 천공하는 것과 디스미어하는 것을 포함하며; n 쌍의 빌드업 층들을 형성하는 것을 수반하며, n 쌍 각각은 제2 표면 상에 형성되는 n개의 빌드업 층들 중 하나와 제1 표면 상에 형성되는 m개의 빌드업 층들의 나머지 n개 중 하나를 포함한다. n 쌍의 빌드업 층들의 각 쌍을 형성하는 것은 각 쌍의 유전체 층들 각각을 천공하는 것과 각 쌍의 유전체 층들을 동시에 디스미어하는 것을 포함한다. 각 빌드업 층은 순차적으로 유전체 층을 형성하고, 유전체를 천공하고 디스미어하고, 디스미어된 유전체 상에 트레이스들의 전도성 층을 형성함으로써 형성될 수 있다. 전도성 트레이스들은 유전체 층이 천공 및 디스미어된 후에 박막 금속 또는 동박과 같은 전도성 물질들을 에칭 또는 증착함으로써 형성될 수 있다. 도 4a 내지 도 4k는 m = 2, n = 1, (m-n) = 1인 특정한 예를 도시한 것이며, 따라서 (m-n)개의 층들은 빌드업 층(226)에 의해 표현되고, n 쌍의 빌드업 층들은 빌드업 층들(224, 228)의 쌍을 포함한다.
대체가능한 실시예들에서, 레이저 천공과 기계 천공은 약 100㎛ 미만의 두께 또는 높이를 가지는 코어 층들을 천공하는 데 교환적으로 이용될 수 있다. 더 두거운 코어들(예컨대, 400㎛ 또는 800㎛)은 전형적으로 기계 천공을 이용한다. 물론, 유전체 물질들이나 절연체들 내에 홀이나 캐비티(cavity)들을 형성하기 위한 다른 주지의 방법들도 또한 이용될 수 있다.
게다가, 모든 단계들이 필수적이지 않을 수 있으며, 또는 추가적인 단계들이 부가될 수 있다. 예를 들어, 도시된 것들 외에도 훨씬 많은 빌드업 층들이 형성될 수 있다. 아래에서 상세히 설명되는 바와 같이, 구리 링(copper ring)들도 또한 기판을 강화하고 뒤틀림을 완화시키기 위해 내장될 수 있다.
이제 명백한 바와 같이, 흐름도(S100)에 도시된 것과 같은 종래의 제조 방법들은 과도하게 디스미어된 빌드업 층들을 초래할 수 있다. 위에서 언급된 바와 같이, 과도한 디스미어는 유전체 층의 접착 성질에 있어서 바람직하지 않은 변화들을 초래한다. 게다가, 과도한 디스미어로 인해(특정한 빌드업 층에 복수의 디스미어 동작들이 인가된 결과로서), 레이저 천공된 비아들이 더 커질 수 있고, 유전체 표면들이 더 거칠어질 수 있다. 이들 단점들은 흐름도(S300)에 도시된 예시적인 제조 공정을 사용함으로써 간편하게 방지된다.
코어리스 기판들과 단면 기판들은 또한 뒤틀림에 매우 민감하다. 코어리스 기판이나 단면 기판에서는 뒤틀림을 유발하고 잠재적으로 회로들을 동작할 수 없게 만드는 기계적 응력(mechanical stress)과 열적 응력(thermal stress)을 견딜 수 있도록 보장하기 위해 보강재들이 종종 요구된다.
본 발명의 예시적인 실시예들은 뒤틀림을 완화하기 위해 더 적은 수의 빌드업 층들을 포함하는 코어의 면에서 더 두꺼운 빌드업 유전체 층들과 더 두꺼운 솔더 마스크 층들을 포함할 수 있다. 따라서, 단계(S312)에서, 하부 빌드업 층(228)에서 빌드업 층들(224, 226)에 사용되는 유전체 층보다 더 두꺼운 유전체 층이 사용될 수 있다. 한 예시적인 실시예에서, 빌드업 층(228)은 약 40㎛ 내지 60㎛일 수 있는 반면, 빌드업 층들(224, 226)은 각각 약 25㎛ 내지 40㎛이다.
유사하게, 단계(S318)에서, 하부 솔더 마스크(232)는 그와 대응되는 상부 솔더 마스크(220)보다 실질적으로 더 두껍게 만들어질 수 있다. 회로 패키지의 크기에 따라, 다양한 상대적 두께 값들이 사용될 수 있다. 한 예시적인 실시예에서, 솔더 마스크(232)는 높이에 있어서 30㎛ 내지 60㎛일 수 있는 반면, 솔더 마스크(220)는 단지 16㎛ 내지 30㎛일 수 있다.
솔더 마스크(232)는 유전체 물질 층에 의해 대체될 수 있다. 게다가, 아래에서 설명되는 바와 같이, 예컨대 구리로 만들어진 복수의 링들이 본 발명의 예시적인 반도체 디바이스들을 보강하는 데 사용될 수 있다.
이에 따라, 도 5는 양 면에 빌드업 층들을 가지는 기판(204)을 포함하는 예시적인 집적 회로 패키지(200)의 부분적 수직 단면을 도시한 것이다. 집적 회로 패키지(200)는 기판(204)에 부착된 다이(202)를 포함한다.
다이(202)는 전형적으로 실리콘 웨이퍼와 같은 반도체 물질로 만들어지고, 그 활성 표면 상에 형성되는 패드들(208)과 집적 회로를 포함한다. 패드들(208)은 다이(202) 상에서 집적 회로에 대한 I/O 연결 지점들을 제공한다. C4(controlled collapse chip connect) 또는 플립 칩 부착(flip chip attachment) 기법을 사용하여 솔더 범프들(solder bumps)(210)의 부착을 용이하게 하도록 UBM이 각 패드(208) 상에 형성될 수 있다. 패드들(208) 상에 형성되는 솔더 범프들(210)은 다이(202)를 기판(204)에 부착하는 데 이용될 수 있다.
기판(204)은 기판 코어(218)와 복수의 빌드업 층들(224, 226, 228)을 포함한다. 솔더 마스크들(220, 232)은 각각 최외곽 빌드업 층들(224, 228) 상에 형성된다. 프리 솔더(pre-solder)(236)가 각 기판 패드(234) 상에 도포될 수 있다.
기판 코어(218)는 자체적으로 복수의 층들 또는 부층들(미도시됨)을 포함할 수 있다. 코어(218)에 형성된 도금 쓰루 홀(PTH)(216)은 층들(224, 226)의 트레이스들(212)과 층(228)의 트레이스들(212)을 전기적으로 상호 연결하는 데 이용될 수 있다. 비아들 또는 마이크로비아들(214)은 레이저 천공에 의해 형성될 수 있고, 층(224) 상의 트레이스들과 층(226) 상의 트레이스들을 상호 연결하도록 전도성 물질로 도금되거나 채워질 수 있다. 유사하게, 마이크로비아들(214)은 층(226) 상의 트레이스들(212)과 코어(218)의 상부 표면 상의 트레이스들을 상호 연결하거나, 또는 층(228) 상의 트레이스들과 코어(218)의 하부 표면 상의 트레이스들을 상호 연결하는 데 이용될 수 있다.
프리 솔더(236)는 솔더 페이스트(solder paste)의 형태일 수 있고, 따라서 솔더 부피를 증가시키며 다이 부착 공정 동안 솔더 범프들(210)과 기판 패드들(234) 사이에 훌륭한 상호 연결을 제공할 수 있다. 프리 솔더(236)는 또한 범프들(210)의 유효 높이를 증가시키며, 이는 모세관 언더필 공정(capillary underfill process)에 도움이 된다.
도 2k에 도시된 기판과 대조적으로, 패키지(200)에서는 빌드업 층(228)이 층들(224, 226)보다 훨씬 더 두꺼운 유전체 물질을 포함할 수 있다. 위에서 언급된 바와 같이, 층(228)은 40㎛ 내지 60㎛ 두께일 수 있는 반면, 층들(224, 226)은 각각 25㎛ 이상 40㎛ 미만의 범위의 미미한 두께를 가질 수 있다. 일부 실시예들에서, 더 적은 수의 빌드업 층들을 포함하는 코어면 상에 있는 임의의 층(예컨대, 빌드업 층 228)은 맞은편(예컨대, 상부) 면에 있는 각 층(예컨대, 층들 224, 226)보다 더 두꺼울 수 있다. 유사하게, 솔더 마스크(232)는 솔더 마스크(220)보다 훨씬 더 두꺼울 수 있다. 한 실시예에서, 솔더 마스크(220)는 16㎛ 내지 30㎛ 미만의 높이를 가질 수 있는 반면, 솔더 마스크(232)는 30㎛ 내지 60㎛ 범위의 두께를 가질 수 있다. 빌드업 층들과 솔더 마스크들의 특정 높이들은 빌드업 층들의 상대적 두께들을 강조하기 위해 오로지 예로서만 제공되는 것이다. 물론, 다른 실시예들은 명시된 범위들 밖의 두께 값들을 이용할 수 있다. 유리하게도, 더 두꺼운 층들과 솔더 마스크들은 패키지(200)의 뒤틀림을 완화하는 데 도움을 준다.
뒤틀림을 방지하기 위해 추가적인 보강이 제공될 수 있다. 이에 따라, 도 6은 본 발명의 다른 실시예를 예시하는 집적 회로 패키지(200')의 단면도를 도시한 것이다. 패키지(200')는 뒤틀림을 감소시키는 데 도움이 되도록 제공되는 복수의 링들(240)이 존재한다는 점을 제외하고는 패키지(200)와 실질적으로 유사할 수 있다. 도 5와 도 6의 유사한 부분들은 구조와 기능에 있어서 실질적으로 유사하며, 유사한 번호들로 라벨이 붙여져 있다. 프라임(') 부호로 도 6의 부분들과 도 5의 대응되는 부분들이 구별되며, 이들은 더 논의되지 않을 것이다.
또한, 코어(218) 또는 코어(218')는 낮은 열 팽창 계수(coefficient of thermal expansion, CTE)를 가지는 물질로 형성될 수 있으며, 이는 뒤틀림을 완화하는 데 도움을 준다. 물질들은 수직 면내 방향들(perpendicular in-plane directions)로 선형 열팽창 계수들(a 1 , a 2 로 표시함)을 가질 수 있다. 예시적인 물질들은 약 15ppm/℃ 미만의 열팽창 계수들(예컨대, a 1 , a 2 는 5ppm/℃ 내지 12ppm/℃)을 갖는 것들과, 약 200℃ 내지 240℃의 높은 유리 전이 온도(glass transition temperature)(Tg)를 가지는 유리 직물 보강 수지(glass-cloth reinforced resin) 등을 포함할 수 있다.
링들(240)은 각각의 전도성 층을 형성하는 것의 일부로서(또는 형성한 후에) 하나 이상의 빌드업 층들(224', 226', 228')이나 코어(218') 상에 적합한 두께의 금속(예컨대, 구리)을 증착함으로써 형성될 수 있다. 반도체 패키지들 내에 보강재 링들을 내장하는 다양한 방법들이 당해 기술 분야의 통상의 기술자들에게 잘 알려져 있으며, 링들(240)을 형성하는 데 이용될 수 있다. 한 실시예에서, 링들(240)은 회로 형성 단계 동안 전도성 트레이스들(212)과 함께 형성될 수 있다.
링들(240)은 패키지(200')의 형태를 취할 수 있다. 즉, 링들(240)의 평면도는 위에서 보았을 때 패키지(200')의 둘레의 윤곽과 실질적으로 동일할 수 있다.
링들(240)은 트레이스들 자체와 유사한 물질(예컨대, 구리)로 만들어질 수 있다. 편리하게도, 이는 빌드업 층 상에 전도성 트레이스들을 형성하는 데 이용되는 동일한 제조 단계에서 링들(240)이 형성될 수 있게 한다. 대체가능한 실시예들에서, 적합한 강도의 다른 물질들도 또한 링들(240)을 구성하는 데 이용될 수 있다.
코어(218')의 서로 마주보는(즉, 상부와 하부) 면들 상에 비대칭(동일하지 않은 수의) 빌드업 층들을 가짐에도 더 적은 수의 빌드업 층들을 포함하는 코어면 상에 더 두꺼운 유전체 및 솔더 마스크 층들을 사용하는 것은 패키지(200')의 균형을 회복시켜준다.
편리하게도, 흐름도(S300)에 도시된 공정과 같은 예시적인 방법을 사용하여 패키지(200')를 만드는 것은 그 빌드업 층들(예컨대, 층 228')의 과도한 디스미어를 성공적으로 방지하며, 이와 동시에 링들(240), 더 두꺼운 유전체 층(228') 및 더 두꺼운 솔더 마스크(232')는 뒤틀림 완화에 도움이 된다.
인지될 수 있는 바와 같이, 본 발명의 실시예들은 각 코어면 상에 많은 서로 다른 조합의 빌드업 층들을 가지는 예시적인 기판들을 포함할 수 있다. 위에서 논의된 비대칭 빌드업 층들을 갖는 기판들은 오로지 예시적인 것이며 제한적인 것이 아니다. 본 발명의 다른 실시예들은 일반적으로 m/k/n 형태의 빌드업 설계들을 가질 수 있으며, m과 n은 양의 정수들이고 m ≠ n(예컨대, m > n > 0)이다. 코어는 임의의 수의 층들을 가질 수 있고, 코어 내에는 전형적으로 2개 층들(즉, k=2)이 존재할 수 있고 때로는 4개의 층들(즉, k=4)이 존재할 수 있으며, 이는 각각 2/2/1 기판과 2/4/1 기판을 만든다.
위에서 논의된 예시적인 방법들을 이용하는 반도체 디바이스 제조 공정은 각 다이에 대해 또는 웨이퍼 레벨에서 수행될 수 있다. 웨이퍼 레벨 패키징의 경우에는, 논의된 방법들을 개별 다이에 대한 기판에 적용하는 것이 아니라, 상기 패키징 방법들을 전체 제조 웨이퍼에 대한 기판에 한꺼번에 적용한다. 마지막 단계로서, 기판과 웨이퍼는 개별적으로 패키징된 반도체 패키지들로 절단되어 외부 배선기판 상에 조립될 준비가 된다.
전술된 논의에서, 코어의 서로 마주보는 표면들 또는 면들을 가리키는 데 사용되는 용어들 '상부(top)'와 '하부(bottom)'(또는 '위(upper)'와 '아래(lower)')는 예시적인 실시예들의 예시들과 일치하는 것이며, 따라서 도면들의 방향에 따라 상호 교환될 수 있다.
본 발명의 실시예들은 DRAM, SRAM, EEPROM, 플래쉬 메모리, 그래픽 프로세서, 범용 프로세서(general purpose processor), DSP, 및 다양한 표준 아날로그, 디지털, 및 혼합 신호 회로 패키지들의 제조를 포함하는 다양한 애플리케이션들에 이용될 수 있다.
예시적인 방법들과 기판들은 인쇄회로기판(PCB) 또는 인쇄배선기판(PWB) 뿐만 아니라 집적 회로 패키지들을 위한 캐리어 기판(carrier substrate)들에도 적용될 수 있다. 따라서, 본 발명의 실시예들은 마더보드(motherboard), 도터 카드(daughter card), 메모리 모듈, 주변 확장 카드(예컨대, 그래픽 카드, 네트워크 인터페이스 카드, 사운드 카드) 등에서 이용될 수 있다.
물론, 전술된 실시예들은 오로지 예시적인 것으로 의도된 것이고 절대 제한적인 것이 아니다. 본 발명을 실시하는 전술된 실시예들은 형태, 부분들의 배치, 동작의 세부사항 및 순서에 있어서 많은 수정들이 가해질 수 있다. 오히려, 본 발명은 이러한 모든 수정들을 특허청구범위에 의해 정해지는 발명의 범위에 포함시키고자 의도하는 바이다.

Claims (23)

  1. 코어(core)와, 상기 코어의 제 1 표면 상에 m개의 빌드업 층(buildup layer)들과, 상기 코어의 제 2 표면 상에 n개의 빌드업 층들을 가지는 기판(substrate)의 제조 방법으로서, 상기 빌드업 층들 각각은 동일한 물질로 형성되는 유전체 층과, 상기 유전체 층 상에 전도성 층을 포함하고, m > n이며, 상기 방법은,
    상기 제 1 표면 상에 상기 m개의 빌드업 층들 중 (m-n)개를 형성하는 단계와, 상기 m개의 빌드업 층들 중 상기 (m-n)개의 각각을 형성하는 단계는 각각의 유전체 층을 천공(drilling)하는 단계와 디스미어링 용액(desmearing solution)을 이용하여 디스미어(desmear)하는 단계를 포함하며; 그리고
    상기 (m-n)개의 빌드업 층들을 형성한 후에, n 쌍의 빌드업 층들을 추가로 형성하는 단계를 포함하며, 상기 n 쌍들 각각은 상기 제2 표면 상에 형성되는 상기 n개의 빌드업 층들 중 하나와 상기 제1 표면 상의 상기 (m-n)개의 빌드업 층들 상에 형성되는 상기 m개의 빌드업 층들의 나머지 n개의 빌드업 층들 중 하나를 포함하고, 상기 n 쌍의 빌드업 층들 각각을 형성하는 단계는 각 쌍의 유전체 층들 각각을 천공하는 단계와, 상기 각 쌍의 유전체 층들을 상기 디스미어링 용액을 이용하여 동시에 디스미어하는 단계를 포함하는 것을 특징으로 하는 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 각 쌍의 유전체 층들 각각을 천공하는 단계는, 레이저 천공(laser drilling) 단계를 포함하는 것을 특징으로 하는 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 m개 빌드업 층들과 상기 n개의 빌드업 층들 중 임의의 하나에 있는 임의의 유전체 층은 단 한 번만 디스미어되는 것을 특징으로 하는 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 디스미어링 용액을 이용하여 상기 각 쌍의 유전체 층들을 디스미어하는 단계는 상기 각 쌍의 유전체 층들 각각을 천공한 후에 상기 각 쌍의 유전체 층들로부터의 잔류물(residue)을 제거하는 단계를 포함하는 것을 특징으로 하는 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 m개의 빌드업 층들 중 (m-n)개를 형성하는 단계 전에 상기 코어의 상기 제 1 표면과 상기 제 2 표면 중 적어도 하나의 표면 상에 복수의 전도성 트레이스(trace)들을 형성하는 단계와, 상기 코어의 상기 제 1 표면과 상기 제 2 표면 상의 상기 복수의 전도성 트레이스들을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 전기적으로 상호 연결하는 단계는 상기 코어에 적어도 하나의 홀(hole)을 천공하는 단계와 도금 쓰루 홀(plated through-hole, PTH)을 형성하도록 상기 홀을 전도성 물질로 도금하는 단계를 포함하는 것을 특징으로 하는 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 코어에 상기 적어도 하나의 홀을 천공하는 단계는 기계 천공(machine drilling) 단계를 포함하는 것을 특징으로 하는 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 n개의 빌드업 층들 각각은 40㎛ 내지 60㎛ 범위의 높이를 가지는 유전체 층을 포함하고, 상기 m개의 빌드업 층들 각각은 25㎛ 보다 크고 40㎛ 보다 작은 범위의 높이를 가지는 유전체 층을 포함하는 것을 특징으로 하는 기판의 제조 방법.
  9. 제1항에 있어서,
    상기 m개의 빌드업 층들 중 최외곽 층 상에 제 1 솔더 마스크(solder mask)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 기판의 제조 방법.
  10. 제8항에 있어서,
    상기 n개의 빌드업 층들 중 최외곽 층 상에 제 2 솔더 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 제 1 솔더 마스크는 16㎛ 보다 크고 30㎛ 보다 작은 범위의 높이를 가지고 상기 제 2 솔더 마스크는 30㎛ 내지 60㎛의 범위의 높이를 가지는 것을 특징으로 하는 기판의 제조 방법.
  12. 제1항에 있어서,
    상기 기판을 보강하기 위해 상기 코어의 상기 제 2 표면 상에 있는 상기 n개의 빌드업 층들 중 적어도 일부에 링(ring)들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 기판의 제조 방법.
  13. 제12항에 있어서,
    상기 링들은 구리 링(copper ring)들인 것을 특징으로 하는 기판의 제조 방법.
  14. 제1항에 있어서,
    m=2이고 n=1인 것을 특징으로 하는 기판의 제조 방법.
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