KR20160138754A - 인쇄회로기판, 반도체 패키지 및 그 제조방법 - Google Patents

인쇄회로기판, 반도체 패키지 및 그 제조방법 Download PDF

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KR20160138754A
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김진수
박흥우
김선호
최정곤
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Abstract

본 발명에 따른 반도체 패키지는 절연층; 상기 절연층의 양 측면과 하부면에 노출된 금속 패드를 포함하는 회로층을 갖는 인쇄회로기판; 및 상기 인쇄회로기판의 상부에 실장된 반도체 소자를 포함하여 구성된다.

Description

인쇄회로기판, 반도체 패키지 및 그 제조방법{Printed circuit board, semiconductor package and method of manufacturing the same}
본 발명은 인쇄회로기판, 반도체 패키지 및 그 제조방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.
이러한, 인쇄회로기판에 실장된 패키지는 부품간 회로 연결을 위해 내부에 다수의 I/O 단자를 가지고 있고 이를 와이어 본딩, 플립 칩 등의 인터커넥션 방법을 통하여 연결되어 있다.
미국특허공개번호 US 2008-0099230
일 측면(또는 관점)은 인쇄회로기판에 솔더링용 금속 패드를 형성하여 패키지 실장 시 솔더 조인트의 수명을 높여 신뢰성을 향상시킬 수 있는 인쇄회로기판을 제공하는 것이다.
다른 측면은 인쇄회로기판에 솔더링용 금속 패드를 형성하여 패키지 실장 시 솔더 조인트의 수명을 높여 신뢰성을 향상시킬 수 있는 인쇄회로기판의 제조방법을 제공하는 것이다.
일 실시 예에 따른 인쇄회로기판은, 절연층; 및 상기 절연층의 양 측면과 하부면에 노출된 금속 패드를 포함하는 회로층을 갖는 인쇄회로기판으로 구성된다.
또한, 일 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층의 양 측면과 하부면에 노출된 금속 패드를 포함하는 회로층을 갖는 인쇄회로기판; 및 상기 인쇄회로기판의 상부에 실장된 반도체 소자를 포함하여 구성된다.
또한, 일 실시 예에 따른 인쇄회로기판의 제조방법은, 절연층에 더미 비아 및 금속 패드를 포함하는 회로층을 형성하는 단계; 상기 절연층의 양면에 상기 금속 패드를 노출시키는 개구부를 갖는 솔더 레지스트층을 형성하는 단계; 및 상기 더미 비아 중앙부를 소잉하여 상기 절연층의 측면부 금속 패드를 형성하는 단계를 포함하여 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판에 형성된 반도체 패키지의 구조를 도시한 도면이다.
도 2 내지 도 5는 상기 제 1 실시 예의 인쇄회로기판의 다양한 빌드업층의 구조를 도시한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 패키지가 메인보드에 실장된 구조를 개략적으로 도시한 도면이다.
도 7은 상기 도 6의 인쇄회로기판이 메인보드에 솔더링 되는 부분을 도시한 도면이다.
도 8은 본 발명의 제 2 실시 예의 인쇄회로기판의 구조를 도시한 도면이다.
도 9는 본 발명의 제 3 실시 예의 인쇄회로기판의 구조를 도시한 도면이다.
도 10 내지 도 13는 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 제조방법에 대한 순서도이다.
도 14 내지 도 18는 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 제조방법에 대한 순서도이다.
도 19 내지 도 21는 본 발명의 제 3 실시 예에 따른 인쇄회로기판의 제조방법에 대한 순서도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
인쇄회로기판
먼저, 본 발명의 제 1 실시 예에 따른 인쇄회로기판은 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판에 형성된 반도체 패키지의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 패키지는, 절연층(111)과 상기 절연층(111)의 양 측면과 하부면에 노출된 금속 패드(112a, 112b)를 포함하는 회로층(112) 및 상기 금속 패드(112a, 112b)를 노출시키는 개구부를 갖는 솔더 레지스트층(114)을 갖는 인쇄회로기판(110) 및 상기 인쇄회로기판(110)의 상부에 실장된 반도체 소자(120)를 포함한다.
상기 인쇄회로기판(110)의 절연층(111)은 베이스 기판으로 사용됨으로써, 열경화성 절연물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
여기서, 상기 절연층(111)은 YAG 레이저 또는 CO2 레이저를 이용하여 두께 방향으로 관통하는 비아(113)가 형성되어 있으며, 상부 및 하부에 회로층(112c)을 형성하여 상기 비아(113)를 통해 서로 전기적으로 연결되어 있다.
상기 금속 패드(112a, 112b)는 상기 절연층(111)의 양 측면과 하부면의 일부에 형성되고, 이는 추후 메인 보드와 솔더링 공정 시 접합 면이 된다.
여기서, 상기 절연층(111)의 양 측면에 형성된 금속 패드(112a)는 상기 절연층(111)에 형성된 비아를 쏘잉하여 형성된 것이며, 상기 하부면에 노출된 금속 패드(112b)는 상기 절연층(111)의 상부 및 하부에 형성된 회로층(112c)과 동일하게 형성된다.
상기 절연층의 양면에 형성된 금속 패드(112b) 및 상기 회로층(112c)은 금속 물질층을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다.
상기 솔더 레지스트층(114)은 내열성 피복 재료로 솔더링(soldering)시 외부 회로층에 땜납이 도포되지 않도록 보호하는 역할을 한다. 또한, 외부회로와의 전기적 연결을 위해서 솔더 레지스트층(114)에 개구부를 가공하여 상기 금속 패드(112a, 112b)를 노출시키는 것이 바람직하다.
상기 반도체 소자(121)는 상기 인쇄회로기판에 실장되고, 몰딩하여 고정시키는 몰딩부(122)를 포함한다. 파우더 또는 Pellet 형태의 EMC를 이용하여 반도체 소자 및 와이어를 봉지시켜 반도체 회로를 외부의 충격 및 오염 물질로부터 보호하는 역할을 한다.
한편, 도 2 내지 도 5는 상기 제 1 실시 예의 인쇄회로기판의 다양한 빌드업층의 구조를 도시한 도면이다.
도 2 내지 도 5에 도시된 바와 같이, 빌드업층 구조의 인쇄회로기판은, 상기 제 1 실시 예의 인쇄회로기판에 추가적으로 빌드업층(311,411,511,611) 구성 확장을 보여주고 있다. 즉, 2L의 기본 구조에 절연층 및 회로층을 더 형성하여 2L → 4L → 6L →8L → 10L 으로 빌드업 할 수 있다. 여기서, 빌드업층(311,411,511,611)은 실시예에 한정되지 않고 필요에 따라 추가적으로 더 형성될 수 있다.
또한, 상기 빌드업층(311,411,511,611)의 최외각 회로층상에 솔더 레지스트 물질로 형성된 솔더 레지스트층(314,414,514,614)을 더 포함하여 형성되고, 상기 빌드업층의 하부면에 형성된 금속 패드(312b, 412b, 512b, 612b)의 일부가 노출되도록 개구부를 갖는다.
또한, 상기 금속 패드(312a, 412a, 512a, 612a)는 상기 인쇄회로기판의 빌드업층의 측면 전체 또는 측면부의 일부에 형성될 수 있다. 즉, 도 2 내지 도 3의 빌드업층에 형성된 금속 패드(312a, 412a, 512a)는 측면부의 일부에 형성된 것을 보여주고 있으며, 도 5는 빌드업층(611) 측면 전체에 금속 패드(612a)가 형성된 것을 보여주고 있다.
그리고, 상기 인쇄회로기판의 빌드업층(311,411,511,611)에는 층간 회로층을 연결하기 위한 비아(313,413,513,613)가 형성되어 있다.
여기서, 상기 도 1의 실시 예와 중복되는 설명은 도 1을 참조하여 생략한다.
도 6은 본 발명의 일 실시 예에 따른 반도체 패키지가 메인보드에 실장 된 반도체 패키지 시스템의 구조를 개략적으로 도시한 도면이고, 도 7은 상기 도 6의 인쇄회로기판이 메인보드에 솔더링 되는 부분을 도시한 도면이다.
도 6에 도시된 반도체 패키지 시스템은, 상기 도1에 도시된 제 1 실시예의 인쇄회로기판을 적용한 것으로, 절연층(111) 및 상기 절연층(111)의 양 측면과 하부면에 노출된 금속 패드(112a,112b)를 포함하는 회로층(112)을 갖는 인쇄회로기판(110), 상기 인쇄회로기판(110)의 상부에 실장된 반도체 소자(120)를 포함하는 반도체 패키지, 상기 인쇄회로기판(110)의 외부접속단자(140)를 매개로 상기 반도체 패키지가 탑재되는 메인 보드(130)를 포함하여 구성된다.
여기서, 상기 금속 패드(112a,112b)가 형성된 반도체 패키지는 하부면과 측면부에 형성된 금속 패드(112a,112b)가 외부접속단자(140)를 매개로 상기 메인 기판(130)에 실장하게 된다.
이때, 상기 금속 패드(112a,112b)는 반도체 패키지의 측면부 및 하부면에 상기 외부접속단자(140)가 솔더링 되어 접합 면적을 확보함으로써 드럽(drop) 또는 써멀 사이클 등을 방지하여 솔더 조인트의 신뢰성을 향상시키게 된다.
도 8은 본 발명의 제 2 실시 예의 인쇄회로기판의 구조를 도시한 도면이다.
도 8에 도시된 바와 같이, 제 2 실시 예의 인쇄회로기판은, 절연층(711)과 상기 절연층(711)의 양 측면과 하부면에 노출된 금속 패드(713, 712c) 및 상기 절연층을 관통하는 비아홀 내부면에 금속층(713)을 포함하는 회로층(712) 및 상기 금속 패드(712c)를 노출시키는 개구부 및 상기 절연층에 형성된 비아홀을 채우는 솔더 레지스트층(714)을 포함하여 형성된다.
여기서, 상기 절연층(711)의 양 측면에 형성된 금속 패드(713)는 상기 절연층(711)에 형성된 비아를 쏘잉하여 형성된 것이며, 상기 하부면에 노출된 금속 패드(712c)는 상기 절연층(711)의 상부 및 하부에 형성된 회로층(712a)과 동일하게 형성된다.
즉, 상기 절연층의 측면부 금속 패턴(713)을 상부면까지 연장되는 형태로 형성함으로써 솔더링 패드의 면적을 넓힐 수 있다.
또한, 도 9는 본 발명의 제 3 실시 예의 인쇄회로기판의 구조를 도시한 도면이다.
도 9에 도시된 바와 같이, 제 3 실시 예의 인쇄회로기판은, 절연층(811)과 상기 절연층(811)의 양 측면과 하부면에 노출된 금속 패드(813, 812) 및 상기 절연층(811)을 관통하는 비아를 포함하는 회로층(812) 및 상기 금속 패드(812)를 노출시키는 개구부 갖으며 상기 비아(813)의 적어도 일부에 매립된 솔더 레지스트층(714)을 포함하여 형성된다.
보다 구체적으로, 상기 비아(813)는 딤플(dimple) 형상으로 움푹 파인 형태로 형성되고, 비아(813)의 파인 부분은 솔더 레지스트(814)로 채워진다.
여기서, 상기 절연층(811)의 양 측면에 형성된 금속 패드(813)는 상기 절연층(811)에 형성된 딤플 형상의 비아를 쏘잉하여 형성된 것이며, 상기 하부면에 노출된 금속 패드(812)는 상기 절연층(811)의 상부 및 하부에 형성된 회로층(812)과 동일하게 형성된다.
즉, 상기 절연층(811)의 측면부 금속 패턴(813)의 솔더링 패드 면적을 확보하여 보다 안정적으로 외부접속단자를 매개로 솔더링 될 수 있다.
인쇄회로기판의 제조방법
이하 제조방법의 순서대로 자세히 살펴보기로 한다. 이때, 전술한 인쇄회로기판 및 도 1이 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
먼저, 도 10 내지 도 13는 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
도 10에 도시된 바와 같이, 절연 기판(절연층)(111)을 준비하여 수직으로 관통하는 비아홀을 형성하게 된다.
상기 절연 기판(절연층)(111)은 프리프레그(prepreg)로 형성되는 것이 바람직하고, 열경화성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
이러한, 상기 절연 기판(절연층)(111)을 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀을 형성하는 것이 바람직하다.
한편, 상기 절연층은 적어도 2층 이상 적층된 빌드업층을 형성할 수 있다.
그리고, 도 11에 도시된 바와 같이, 상기 절연층(111)에 비아, 더미 비아(113) 및 금속 패드를 포함하는 회로층(112)을 형성하게 된다.
보다 구체적으로, 상기 절연층에 형성된 비아홀에 금속 물질을 충진하여 비아 및 더미 비아를 형성하게 된다.
그리고, 상기 절연층(111)의 양면에 금속층을 형성하게 된다. 여기서, 금속층은 구리를 이용하여 얇게 형성하는 것이 바람직하다.
이러한, 상기 금속층을 선택적으로 제거하여 금속 패드 패턴 및 회로 패턴을 형성하게 된다. 여기서, 회로 패턴은 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 공법을 이용하여 형성하는 것이 바람직하다. 즉, 회로 공법인 에칭 공정을 활용하여 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 통상의 회로 형성 공정이 적용될 수 있다.
이어서, 도 12에 도시된 바와 같이, 상기 절연층(111)의 하면에 형성된 상기 금속 패드(112)를 노출시키는 개구부를 갖는 솔더 레지스트층(114)을 형성하게 된다. 여기서, 상기 금속 패드(112)는 추후 메인보드와 외부접속단자를 매개로 접착되는 솔더링용 하면부 금속 패드이다.
그 다음, 도 13에 도시된 바와 같이, 상기 더미 비아(113) 중앙부를 소잉하여 상기 절연층(111)의 측면부 금속 패드(112a)를 형성하게 된다. 이때, 더미 비아(113)는 상기 하면부 금속 패드와 연결되어 있다.
여기서, 상기 더미 비아를 중심으로 쏘잉하는 것은 기판에 형성된 복수의 유닛을 하나의 반도체 패키지 유닛으로 구성하도록 절단하는 과정이다.
따라서, 하나의 반도체 패키지 유닛으로 형성된 인쇄회로기판의 측면 및 하면부에는 각각 솔더링용 금속 패드가 형성된다.
한편, 상기 쏘잉된 인쇄회로기판의 절연층의 상부에 반도체 소자를 실장하고, 상기 실장된 반도체 소자가 고정되도록 몰딩하여 반도체 패키지를 완성하게 된다. 그리고, 상기 절연층의 측면 및 하부면에 노출된 금속 패드를 외부접속단자를 매개로 메인 기판에 솔더링하여 접착하게 된다.
또한, 도 14 내지 도 18는 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
도 14에 도시된 바와 같이, 양면에 금속층이 형성된 절연 기판(절연층)(711)을 준비하여 회로 패턴을 형성한 후, 일방향으로 비아홀을 형성하게 된다.
상기 금속층을 선택적으로 제거하여 금속 패드 패턴 및 회로 패턴을 형성하게 된다. 여기서, 회로 패턴은 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 공법을 이용하여 형성하는 것이 바람직하다. 즉, 회로 공법인 에칭 공정을 활용하여 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 통상의 회로 형성 공정이 적용될 수 있다.
그리고, 상기 절연 기판(절연층)(711)을 YAG 레이저 또는 CO2 레이저를 이용하여 일면의 회로패턴이 관통되지 않도록 비아홀을 형성하는 것이 바람직하다. 즉, 상부에 형성된 회로패턴을 남겨두고 비아홀을 형성하게 된다.
그리고, 도 15에 도시된 바와 같이, 상기 절연층(711)에 비아, 더미 비아홀의 내부면을 따라 금속층(713)을 형성하게 된다. 이때, 비아의 내부에 형성된 금속층(713)은 상기 절연층(711)의 상부 및 하부면에 형성된 금속층(712)과 전기적으로 연결되어 있다.
이어서, 도 16에 도시된 바와 같이, 상기 절연층(711)의 더미 비아에 형성된 금속층과 하면에 형성된 금속층을 노출시키는 개구부를 갖는 솔더 레지스트층(714)을 형성하게 된다. 여기서, 상기 솔더 레지스트층은 상기 절연층의 상부, 하부 및 내부면에 금속층이 형성된 비아홀을 채우도록 형성된다. 이때, 더미 비아에 해당되는 솔더 레지스트 물질을 제거하여 내부 금속층이 노출되도록 한다.
그 다음, 도 17에 도시된 바와 같이, 상기 더미 비아(713) 중앙부를 소잉하여 상기 절연층(711)의 측면부 및 상부의 금속 패드(713)를 형성하게 된다. 여기서, 상기 더미 비아를 중심으로 쏘잉하는 것은 기판에 형성된 복수의 유닛을 하나의 반도체 패키지 유닛으로 구성하도록 절단하는 과정이다.
따라서, 하나의 반도체 패키지 유닛으로 형성된 인쇄회로기판의 측면 및 하면부에는 각각 솔더링용 금속 패드가 형성된다.
도 19 내지 도 21는 본 발명의 제 3 실시 예에 따른 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
도 19에 도시된 바와 같이, 양면에 금속층이 형성된 절연 기판(절연층)(811)을 준비하여 회로 패턴을 형성한 후, 일방향으로 비아홀을 형성하게 된다.
상기 금속층을 선택적으로 제거하여 금속 패드 패턴 및 회로 패턴을 형성하게 된다. 여기서, 회로 패턴은 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 공법을 이용하여 형성하는 것이 바람직하다. 즉, 회로 공법인 에칭 공정을 활용하여 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 통상의 회로 형성 공정이 적용될 수 있다.
그리고, 상기 절연 기판(절연층)(811)을 YAG 레이저 또는 CO2 레이저를 이용하여 일면의 회로패턴이 관통되지 않도록 비아홀을 형성하는 것이 바람직하다. 즉, 상부에 형성된 회로패턴을 남겨두고 비아홀을 형성하게 된다.
그리고, 도 20에 도시된 바와 같이, 상기 절연층(811)에 비아홀, 더미 비아홀의 내부에 금속 물질을 충진하게 된다. 이때, 비아의 내부에 충진되는 금속 물질은 딤플 형상으로 형성된다. 이러한 더미 비아(813)는 상기 절연층(811)의 상부 및 하부면에 형성된 금속층(812)과 전기적으로 연결되어 있다.
이어서, 도 21에 도시된 바와 같이, 상기 절연층(811)의 더미 비아 및 하면에 형성된 금속층을 노출시키는 개구부를 갖는 솔더 레지스트층(814)을 형성하게 된다. 여기서, 상기 솔더 레지스트층(814)은 상기 절연층(811)의 상부, 하부 및 비아의 딤플 형상을 채우도록 형성된다. 이때, 더미 비아에 해당되는 솔더 레지스트 물질을 제거하여 노출되도록 한다.
그 다음, 도 22에 도시된 바와 같이, 상기 더미 비아(813) 중앙부를 소잉하여 상기 절연층(811)의 측면부 및 상부의 금속 패드(813)를 형성하게 된다. 여기서, 상기 더미 비아(813)를 중심으로 쏘잉하는 것은 기판에 형성된 복수의 유닛을 하나의 반도체 패키지 유닛으로 구성하도록 절단하는 과정이다.
이러한, 하나의 반도체 패키지 유닛으로 형성된 인쇄회로기판의 측면 및 하면부에는 각각 솔더링용 금속 패드가 형성된다.
따라서, 상기 측면부 및 하부면의 금속 패드(812, 813)는 상기 외부접속단자가 솔더링 되어 접합 면적을 넓힘으로써 드럽(drop) 또는 써멀 사이클 등을 방지하여 솔더 조인트의 신뢰성을 향상시키게 된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
110 --- 인쇄회로기판
111, 711, 811 --- 절연층
112, 712, 812 --- 금속 패드
113, 713, 813 --- 더미 비아
114, 714, 814 --- 솔더 레지스트층
120 --- 반도체 소자
130 --- 메인 기판

Claims (19)

  1. 절연층;
    상기 절연층의 양 측면과 하부면에 노출된 금속 패드를 포함하는 회로층을 갖는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 금속 패드는 상기 인쇄회로기판의 측면 전체 또는 일부에 형성된 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 인쇄회로기판은 상기 금속 패드를 노출시키는 개구부를 갖는 솔더 레지스트층을 더 포함하는 인쇄회로기판.
  4. 절연층;
    상기 절연층의 양 측면과 하부면에 노출된 금속 패드를 포함하는 회로층을 갖는 인쇄회로기판; 및
    상기 인쇄회로기판의 상부에 실장된 반도체 소자를 포함하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 금속 패드는 상기 인쇄회로기판의 측면 전체 또는 일부에 형성된 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 인쇄회로기판은 다층 인쇄회로기판인 반도체 패키지.
  7. 청구항 4에 있어서,
    상기 인쇄회로기판은 상기 금속 패드를 노출시키는 개구부를 갖는 솔더 레지스트층을 더 포함하는 반도체 패키지.
  8. 청구항 4에 있어서,
    상기 인쇄회로기판은 층간 회로층을 연결하기 위한 비아를 더욱 포함하며, 상기 솔더 레지스트층은 상기 비아의 적어도 일부에 매립되는 반도체 패키지.
  9. 청구항 4에 있어서,
    상기 노출된 금속 패드상에 형성된 외부접속단자를 더 포함하는 반도체 패키지.
  10. 청구항 4에 있어서,
    상기 반도체 소자를 몰딩 하여 고정시키는 몰딩부를 더 포함하는 반도체 패키지.
  11. 절연층;
    상기 절연층의 양 측면과 하부면에 노출된 금속 패드를 포함하는 회로층을 갖는 인쇄회로기판;
    상기 인쇄회로기판의 상부에 실장된 반도체 소자를 포함하는 반도체 패키지; 및
    상기 인쇄회로기판의 외부접속단자를 매개로 상기 반도체 패키지가 탑재되는 메인 보드를 포함하는 반도체 패키지 시스템.
  12. 절연층에 더미 비아 및 금속 패드를 포함하는 회로층을 형성하는 단계;
    상기 절연층의 양면에 상기 금속 패드를 노출시키는 개구부를 갖는 솔더 레지스트층을 형성하는 단계; 및
    상기 더미 비아 중앙부를 소잉하여 상기 절연층의 측면부 금속 패드를 형성하는 단계를 포함하는 인쇄회로기판의 제조방법.
  13. 청구항 12에 있어서,
    상기 절연층은 적어도 2층 이상 적층된 빌드업층을 형성하는 반도체 패키지의 제조방법.
  14. 청구항 12에 있어서,
    상기 절연층에 더미 비아 및 금속 패드를 형성하는 단계에서,
    상기 금속 패드는 상기 더미 비아의 하면에 형성되는 반도체 패키지의 제조방법.
  15. 절연층에 더미 비아 및 금속 패드를 포함하는 회로층을 형성하는 단계;
    상기 절연층의 양면에 상기 금속 패드를 노출시키는 개구부를 갖는 솔더 레지스트층을 형성하는 단계;
    상기 더미 비아 중앙부를 소잉하여 상기 절연층의 측면부 금속 패드를 형성하는 단계; 및
    상기 절연층의 상부에 반도체 소자를 실장하는 단계를 포함하는 반도체 패키지의 제조방법.
  16. 청구항 15에 있어서,
    상기 절연층에 실장된 반도체 소자가 고정되도록 몰딩하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  17. 청구항 15에 있어서,
    상기 절연층은 적어도 2층 이상 적층된 빌드업층을 형성하는 반도체 패키지의 제조방법.
  18. 청구항 15에 있어서,
    상기 절연층에 더미 비아 및 금속 패드를 형성하는 단계에서,
    상기 금속 패드는 상기 더미 비아의 하면에 형성되는 반도체 패키지의 제조방법.
  19. 절연층에 더미 비아 및 금속 패드를 포함하는 회로층을 형성하는 단계;
    상기 절연층의 양면에 상기 금속 패드를 노출시키는 개구부를 갖는 솔더 레지스트층을 형성하는 단계;
    상기 더미 비아 중앙부를 소잉하여 상기 절연층의 측면부 금속 패드를 형성하는 단계;
    상기 절연층의 상부에 반도체 소자를 실장하는 단계; 및
    상기 절연층의 측면 및 하부면에 노출된 금속 패드를 메인 기판에 솔더링하는 단계를 포함하는 반도체 패키지 시스템의 제조방법.
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