JP2016048756A - 半導体装置 - Google Patents

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semiconductor
thick film
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宣丞 宇佐美
Sensho Usami
宣丞 宇佐美
細川　浩二
Koji Hosokawa
浩二 細川
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Abstract

【課題】上段の半導体チップを下段の半導体チップからオーバーハングするように積層したＭＣＰの半導体装置において、チップクラックを発生させることなく半導体装置を薄型化する。
【解決手段】半導体装置１は、絶縁基板３、絶縁基板３上に形成された絶縁膜、および、絶縁膜と同一の材料で絶縁膜の他の部位よりも厚く構成された厚膜部１１を有する配線基板２と、配線基板２の厚膜部１１から離間した位置に搭載された第１半導体チップ１２と、第１半導体チップ１２と厚膜部に跨るように、第１半導体チップ１２上に積層された第２半導体チップ１６と、第１半導体チップ１２および第２半導体チップ１６を覆うように配線基板２上に形成された封止樹脂層２１と、を備えている。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップを複数積層した半導体装置に関する。
上段の半導体チップを下段の半導体チップからオーバーハングするように積層したＭＣＰ（Multi-Chip Package）の半導体装置が知られている。
関連技術として、特許文献１には、配線基板上に接着剤を配置し、第１半導体チップをフリップチップ実装することで、接着剤を第１半導体チップの外部にはみ出させ、はみ出た接着剤で第２半導体チップの突出部分（オーバーハング部）を支持する技術が開示されている。
また、特許文献２、特許文献３、および、特許文献４には、上段の半導体チップのオーバーハング部をバンプやワイヤによって支える技術が開示されている。
さらに、特許文献５および特許文献６には、上段の半導体チップのオーバーハング部と配線基板との間に、アンダーフィルやＮＣＰ（Non-Conductive Paste）を配置する技術が開示されている。
特開２０００−２９９４３１号 特開２００９−０９９６９７号 特開２００９−１９４１８９号 特開２０１１−０８６９４３号 特開２０１３−１１５１９０号 特開２０１４−０８２３０２号
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
近年は、携帯機器の小型・薄型化により、携帯機器に組み込まれるＭＣＰ（Multi-Chip Package）の半導体装置も小型・薄型化が進展している。そのため、半導体チップのチップ厚を薄くすることが検討されているが、上段の半導体チップが下段の半導体チップからオーバーハングするように積層したＭＣＰにおいては、下記のような問題がある。
（１）下段の半導体チップの厚さが薄くなることで、上段の半導体チップのオーバーハング部と配線基板との間隔も狭くなり、封止樹脂の充填性が悪くなる。これにより、ボイドが発生するおそれがある。
（２）上段の半導体チップの厚さが薄くなることで、上段の半導体チップのオーバーハング部の電極パッドへのワイヤボンディング性が悪くなる。すなわち、ワイヤの未接合やチップクラックが生じるおそれがある。オーバーハング量が大きい場合には、モールドの際の圧力でオーバーハング部が基板側に押し下げられるリスクも大きくなる。また、オーバーハング部が下がることで、オーバーハング部と配線基板との隙間もさらに狭くなる。さらに、チップが下がることで、チップクラックのリスクも大きくなる。また、チップが下がることでワイヤが撓み、隣接するワイヤとショートするリスクも大きくなる。
なお、特許文献１に記載された技術によると、下段の半導体チップをフェースアップで配線基板に搭載する場合には、はみ出た接着材で支持部を形成しようとすると、はみ出た接着が下段の半導体チップ上に這い上がり、下段の半導体チップの電極を覆ってしまうおそれがある。下段の半導体チップのチップ厚が薄型化すると、はみ出た接着材が下段の半導体チップの表面に這い上がり易くなる。這い上がった接着材によって下段の半導体チップの表面の平坦性が悪化し、上段の半導体チップと良好な接着性を確保しづらくなる。
また、特許文献２、特許文献３、特許文献４に開示された、上段の半導体チップのオーバーハング部をバンプやワイヤによって支える技術によると、上段の半導体チップが薄く、オーバーハング量が大きい場合には、モールド時の圧力で、上段の半導体チップの下段の半導体チップと支え部分との間が凹む問題がある。したがって、オーバーハング部が凹むことで、封止樹脂の充填性が悪くなるおそれや、チップクラックを発生させるおそれがある。
さらに、特許文献５、特許文献６に記載された、上段の半導体チップのオーバーハング部と配線基板との間に、アンダーフィルやＮＣＰ（Non-Conductive Paste）を配置する技術によると、上段の半導体チップが薄く、オーバーハング量が大きい場合には、オーバーハング部の下にアンダーフィルやＮＣＰが充填・硬化される前に、オーバーハング部が撓み平坦性が悪くなるおそれがある。アンダーフィルやＮＣＰで塗布エリアをコントロールするのは難しく、さらに下段の半導体チップが薄いとなおさら難しいため、基本的にはオーバーハング部全域に塗布することになる。このため上段の半導体チップの側面への這い上がりが生じ、上段の半導体チップが薄い場合には、這い上がったアンダーフィルやＮＣＰによって上段の半導体チップの電極を覆ってしまうおそれがある。
本発明の第１の態様に係る半導体装置は、絶縁基板、前記絶縁基板上に形成された絶縁膜、および、前記絶縁膜と同一の材料で前記絶縁膜の他の部位よりも厚く構成された厚膜部を有する配線基板と、前記配線基板の前記厚膜部から離間した位置に搭載された第１半導体チップと、前記第１半導体チップと前記厚膜部に跨るように、前記第１半導体チップ上に積層された第２半導体チップと、前記第１および第２半導体チップを覆うように前記配線基板上に形成された封止樹脂層と、を備えている。
本発明の第２の態様に係る半導体装置は、絶縁基板と、前記絶縁基板の一面に形成された絶縁膜と、前記絶縁基板の一面側に搭載された第１半導体チップと、少なくとも１つの辺が前記第１半導体チップからオーバーハングするように、前記第１半導体チップ上に積層された第２半導体チップと、前記第１および第２半導体チップを覆うように、前記絶縁基板の一面側に形成された封止樹脂層と、を備え、前記絶縁膜は、他の部分よりも厚い厚膜部を有し、前記厚膜部は、前記第２半導体チップの前記少なくとも１つの辺を支持するように配置されている。
本発明に係る半導体装置によると、上段の半導体チップを下段の半導体チップからオーバーハングするように積層したＭＣＰ（Multi-Chip Package）の半導体装置において、チップクラックを発生させることなく半導体装置を薄型化することが可能となる。
第１の実施形態に係る半導体装置の概略構成を例示する平面図である。 第１の実施形態に係る半導体装置の概略構成を例示する断面図（図１のＡ−Ａ’間、Ｂ−Ｂ’間）である。 第１の実施形態に係る半導体装置の組み立てフローを例示する断面図（その１）である。 第１の実施形態に係る半導体装置の組み立てフローを例示する断面図（その２）である。 第１の実施形態に係る半導体装置の試作品の良否を示す表である。 第１の実施形態に係る半導体装置の試作品の構造を示す図表である。 第１の実施形態に係る半導体装置の試作品に用いた材料および封止樹脂の特性を示す表である。 第２の実施形態に係る半導体装置の概略構成を例示する平面図である。 第２の実施形態に係る半導体装置の概略構成を例示する断面図（図８のＣ−Ｃ’間）である。 第３の実施形態に係る半導体装置の概略構成を例示する断面図である。
＜実施形態１＞
第１の実施形態に係る半導体装置について、図面を参照して詳細に説明する。図１は、本実施形態の半導体装置１の概略構成を示す平面図である。図２は、図１のＡ−Ａ’間、Ｂ−Ｂ’間の断面構成を示す断面図である。
図１および図２を参照すると、本実施形態に係るＭＣＰ（Multi-Chip Package）の半導体装置１は、例えば略矩形状の板状で８０μｍ厚程度の薄い配線基板２を有している。配線基板２は、ガラスエポキシ基板等の絶縁基板３の両面に銅（Ｃｕ）等から成る所定の配線パターンが形成されており、絶縁基板３の上下面にはそれぞれ絶縁膜として、例えばソルダーレジスト（ＳＲ：Solder Resist）膜４、５が形成されている。ソルダーレジスト膜４、５には、開口部６、７が形成されている。絶縁基板３の一面側のソルダーレジスト膜４の開口部６から露出した配線パターンは、複数の第１接続パッド８となる。一方、開口部７から露出した配線パターンは、複数の第２接続パッド９となる。また、他面側のソルダーレジスト膜５の開口部から露出した配線パターンは、複数のランド１０となる。複数のランド１０は、例えば半導体チップの配置領域の外側の領域に、例えば配線基板の４つの辺に沿って、３列で配置されている。複数の第１接続パッド８および複数の第２接続パッド９は、それぞれ対応する複数のランド１０に、所定の配線パターンを介して電気的に接続される。ソルダーレジスト膜４、５の開口部から露出した複数の第１および第２接続パッド８、９と複数のランド１０の表面には、図示しないニッケル（Ｎｉ）／金（Ａｕ）メッキが形成されている。
そして、本実施形態では、図１および図２に示すように、配線基板２のソルダーレジスト膜４の上に、ソルダーレジスト膜４の他の部位よりも厚く構成された２つの厚膜部１１が形成されている。厚膜部１１は、ソルダーレジスト膜４上に、同一の材料から成る平面視で略長方形状の２層のソルダーレジスト膜を積層することで構成されており、例えばソルダーレジスト膜の他の部分よりも５０μｍの高さで突出するように形成されている。２つの厚膜部１１は、後述する上段に積層される第２半導体チップ１６のオーバーハングする短辺に対応した位置、例えばソルダーレジスト膜４の開口部６に沿ってそれぞれ配置されている。
また、配線基板２の一面の略中央領域には、第１半導体チップ１２、例えばＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが裏面を第１接着部材１３、例えばＤＡＦ（Die Attached Film）で接着固定することで搭載されている。第１半導体チップ１２は、例えば略長方形のシリコン基板の一面に所定のメモリ回路と該メモリ回路に内部接続された複数の電極パッド１４が形成されている。複数の電極パッド１４は、第１半導体チップ１２の対向する２つの短辺に沿ってそれぞれ配置されている。第１半導体チップ１２は、例えば４０μｍ厚で、１０μｍ厚の第１接着部材１３を介して搭載されている。第１半導体チップ１２は、対向する長辺がそれぞれ２つの厚膜部１１に対向するように配置されており、それぞれの厚膜部１１から離間するように配置されている。また、配線基板２の厚膜部１１は、後述する試作結果から第１半導体チップ１２との間の隙間Ｇが、０．４ｍｍ〜０．８ｍｍの範囲となるように、ソルダーレジスト膜４上に配置することが好ましい。
ここで、配線基板２の厚膜部１１は、第１半導体チップ１２の厚さと第１接着部材１３の厚さを足し合わせた厚さと同一の厚さで構成されている。厚膜部１１の厚さは、第１半導体チップ１２と第１接着部材１３の厚さに応じて適宜選定される。
そして、第１半導体チップ１２の電極パッド１４と配線基板２の第１接続パッド８は、金（Ａｕ）等の導電性の第１ワイヤ１５により電気的に接続される。
また、第１半導体チップ１２上には、第２半導体チップ１６、例えば、ＤＲＡＭのメモリチップが裏面を第２接着部材１７、例えばＤＡＦで接着固定することで積層搭載されている。第２半導体チップ１６は、例えば第１半導体チップ１２と同一のメモリチップであり、例えば略長方形の板状で、対向する２つの短辺に沿って複数の電極パッド１８が配置されている。第２半導体チップ１６は、図１に示すように第１半導体チップ１２に対して略９０°回転した状態で、第１半導体チップ１２上に積層されている。また、第２半導体チップ１６の２つの短辺１９は、第１半導体チップ１２からオーバーハングするように配置されている。さらに、第２半導体チップ１６の第１半導体チップ１２からオーバーハングする２つの短辺１９は、配線基板２の厚膜部１１に第２接着部材１７を介して支持されている。厚膜部１１は、第２半導体チップ１６のオーバーハングする短辺１９よりわずかに外側にも配置されるように、例えば第２半導体チップ１６の短辺１９より０．１５ｍｍ程度、外側にも配置されるように形成されている。
そして、第２半導体チップ１６の電極パッド１８と配線基板２の第２接続パッド９は、金（Ａｕ）等の導電性の第２ワイヤ２０により電気的に接続されている。
また、配線基板２の一面上には封止樹脂層２１が形成されている。第１半導体チップ１２、第２半導体チップ１６、複数の第１ワイヤ１５、および、複数の第２ワイヤ２０は、封止樹脂層２１により覆われる。封止樹脂層２１は、例えば、熱硬化性のエポキシ樹脂（Epoxy Resin）等から構成される。
また、配線基板２の他面の周辺領域に配置されたランド１０上には、外部電極となるはんだボール２２が搭載されている。
本実施形態の半導体装置１においては、配線基板２の一面のソルダーレジスト膜４に第１半導体チップ１２から離間して配置された厚膜部１１を設け、第１半導体チップ１２上に積層された第２半導体チップ１６のオーバーハングする短辺１９を支持するように構成したことで、特に限定されないが、下記の効果が得られる。
（１）第２半導体チップ１６のオーバーハング部は厚膜部１１で支持されるため、第２半導体チップ１６のオーバーハング部上の電極パッド１８と配線基板２の第２接続パッド９を良好に超音波および荷重を印加できるため、ワイヤ接続の信頼性を向上することができる。また、オーバーハング部のワイヤボンディング時におけるチップクラックの発生を防止することができる。
（２）厚膜部１１と第１半導体チップ１２との隙間を適正化することで、モールド時のオーバーハング部下へのボイドの発生を低減することができる。また、モールド時の圧力で、第２半導体チップ１６の曲がりを抑制でき、曲がりによるチップクラックの発生を低減することができる。
例えば、厚膜部１１と第１半導体チップ１２との隙間を、０．４ｍｍ〜０．８ｍｍの範囲に設定することで、一般的なＰｏＰ（Package on Package）用の封止樹脂において、ボイドの発生および第２半導体チップ１６の曲がりの問題なく、配線基板２上に封止樹脂層２１を形成することができる。
（３）第２半導体チップ１６がオーバーハングするＭＣＰにおいても、厚さの薄い半導体チップを用いることが可能となり、半導体装置１を薄型化することができる。
（４）厚膜部１１を第２半導体チップ１６のオーバーハングする短辺１９よりわずかに外側にも配置されるように形成したことで、第２半導体チップ１６のボンディング精度によりわずかに位置ズレしてもオーバーハング部を良好に支持することができる。
（５）配線基板２の絶縁膜の厚膜部１１により第２半導体チップ１６のオーバーハング部を支えるように構成したことで、第２半導体チップ１６を支える面を平坦で高さをほぼ均一に形成することができる。また、関連技術の接着部材やアンダーフィル等が接続パッドを覆うことなく、接続パッドをオーバーハング部近傍に配置することができる。
次に、図面を参照して、本実施形態に係る半導体装置１の組み立てフローについて説明する。図３および図４は、本実施形態の半導体装置１の組み立てフローを例示する断面図である。
まず、図３（ａ）に示すように、複数の製品領域ＰＡを有する配線母基板２’を用意する。複数の製品領域ＰＡは、図１および図２に示す配線基板２となる部位であり、それぞれの製品領域ＰＡの構成は図１および図２の配線基板２と同様である。そして、図３（ａ）に示すように、配線母基板２’の複数の製品領域ＰＡはマトリクス状に配置されており、それぞれの製品領域ＰＡは複数のダイシングラインＤＬにより区画されている。図３（ａ）を参照すると、ソルダーレジスト膜４の上に、ソルダーレジスト膜４の他の部位よりも厚く構成された厚膜部１１が形成されている。
次に、図３（ｂ）に示すように、配線母基板２’を図示しないダイボンディグ装置に搬送し、ダイボンディング装置を用いて配線母基板２’の製品領域ＰＡ上に、第１半導体チップ１２を搭載する。第１半導体チップ１２は、電極パッド１４が設けられた短辺が開口部６に対向するように搭載される（図１参照）。第１半導体チップ１２は、他面に設けられたＤＡＦ等の第１接着部材１３により配線母基板２’に接着固定される。
次に、ダイボンディング装置を用いて、第１半導体チップ１２上に第２半導体チップ１６を搭載する。第２半導体チップ１６は、第１半導体チップ１２の電極パッド１４を露出させるようにするとともに、オーバーハング部が開口部７に対向するように、第１半導体チップ１２に対して略９０°回転した状態で積層される（図１参照）。ここで、第２半導体チップ１６は、ＤＡＦ等の第２接着部材１７によりに第１半導体チップ１２に接着固定される。このとき、第２半導体チップ１６の第１半導体チップ１２からオーバーハングする短辺１９は、厚膜部１１によって支持される。また、第１半導体チップ１２の短辺に沿って形成された複数の電極パッド１４は、第２半導体チップ１６に覆われることなく露出される（図１参照）。さらに、第２半導体チップ１６は、電極パッド１８が設けられた短辺が開口部７に対向するように搭載される（図１参照）。
次に、第１半導体チップ１２の電極パッド１４と対応する第１接続パッド８の間が第１ワイヤ１５で電気的に接続され（図１参照）、一方、図３（ｃ）に示すように、第２半導体チップ１６の電極パッド１８と対応する第２接続パッド９の間が第２ワイヤ２０で電気的に接続される。第１ワイヤ１５および第２ワイヤ２０を用いた結線を行う際、図示しないワイヤボンディング装置を用いることができる。結線は、一例として、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成された第１ワイヤ１５の先端を電極パッド１４上に超音波熱圧着し、第１ワイヤが所定のループを描くように、第１ワイヤ１５の後端を対応する第１接続パッド８上に超音波熱圧着する。同様に、溶融によりボールが形成された第２ワイヤ２０の先端を電極パッド１８上に超音波熱圧着し、第２ワイヤ２０が所定のループを描くように、第２ワイヤ２０の後端を対応する第２接続パッド９上に超音波熱圧着する。
このとき、第２半導体チップ１６のオーバーハング部は、厚膜部１１によって支持されているため、第２半導体チップ１６が比較的薄いチップであっても、チップクラックの発生を防ぎ、良好に第２ワイヤ２０の接続を行うことができる。
次に、図４（ａ）に示すように、配線母基板２’の一面側に、図示しないモールド装置を用いて、一括モールドによって封止樹脂層２１を形成する。
次に、図４（ｂ）に示すように、配線母基板２’の他面側のランド１０にはんだボール２２を搭載する。具体的には、例えば、ランド１０の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、はんだボール２２を吸着孔に保持し、保持されたはんだボール２２を、フラックスを介してランド１０に一括して搭載する。すべての製品領域ＰＡへのはんだボール２２の搭載後、配線母基板２’をリフローすることではんだボール２２が固定される
次に、図示しないダイシングテープに封止樹脂層２１を接着し、封止樹脂層２１および配線母基板２’をダイシングテープに支持させる。その後、図示しないダイシングブレードを用いて、配線母基板２’および封止樹脂層２１をダイシングラインＤＬに沿って縦横に切断する。これにより、配線母基板２’は、製品領域ＰＡごとに個片化される。その後、個片化された製品領域および封止樹脂層２１をダイシングテープからピックアップすることで、図１および図２に示すような半導体装置１が得られる。
次に、本実施形態の半導体装置１の効果を検証するための試作結果について説明する。図５は、本実施形態の半導体装置１の試作結果を示す表である。図６は、試作品の構造を示す図表である。図７は、試作品に用いた材料および封止樹脂（ＥＭＣ：Epoxy Molding Compound）の特性を示す図表である。
本実施形態の半導体装置の効果を検証するため、図６に示す構造および図７に示す材料にて、絶縁膜の厚膜部１１と第１半導体チップ１２との隙間を０．２ｍｍ〜２．０ｍｍまでの範囲で振って、試作品の半導体装置を組み立てた。なお、封止樹脂層２１の封止樹脂として、ＰｏＰ（Package on Package）用の一般的な３種類の樹脂（Resin）を用いている。
また、試作では、オーバーハング部の問題であるワイヤ接続性とワイヤボンディング時のチップクラックについては、オーバーハング部を支持する厚膜部１１を設けることで解決されるため、２つのミラーチップを搭載し、ワイヤボンディングを実施することなく封止している。
さらに、試作では、配線基板２に厚膜部１１を配置したことで懸念される、第２半導体チップ１６のオーバーハング部と配線基板２との隙間の封止樹脂におけるボイドの発生と、第２半導体チップ１６のチップ厚を薄くしたことで懸念される第２半導体チップ１６のオーバーハング部の凹み或いはクラックの発生について確認した。図５の表は、不良数／サンプル数を示す。
なお、封止樹脂は、図６（ａ）に矢印で示されるように、厚膜部１１と第１半導体チップ１２の隙間が延在する方向に沿ってトランスファーコンプレッションモールドにより注入した。
図５（ａ）は、試作品で第２半導体チップ１６のオーバーハング下へのボイドの発生を調査した結果を示す。一方、図５（ｂ）は、試作品で第２半導体チップ１６のオーバーハング部の凹み、または、クラックの発生を調査した結果を示す。なお、２箇所のオーバーハングのうちの片側のオーバーハングについて評価を行った。図５（ａ）、（ｂ）のギャップ幅は、評価を行った側のオーバーハングの下における第１半導体チップ１２と厚膜部１１との距離を表す。
図５（ａ）および図５（ｂ）に示す試作結果から、一部の封止樹脂（Resin A）ではギャップ幅が０．４ｍｍ〜１．０ｍｍの範囲でも良好な結果が得られている。しかしながら、ＰｏＰ用の一般的な３つの封止樹脂（Resin A, Resin B, Resin C）で共通して、ギャップ幅が０．４ｍｍ〜０．８ｍｍの範囲でボイドの発生とチップの凹みの発生の両方満足する結果が得られている。したがって、配線基板２の厚膜部１１を第１半導体チップ１２から０．４ｍｍ〜０．８ｍｍの範囲で離間して配置することが好ましい。かかる構成によると、第２半導体チップ１６のオーバーハング部へのボイドの発生および凹み、ならびに、クラックの発生を防止することができる。
＜実施形態２＞
次に、第２の実施形態に係る半導体装置について、図面を参照して説明する。図８は、本実施形態の半導体装置１の概略構成を示す平面図である。図９は、図８のＣ−Ｃ’間の断面構成を示す断面図である。
本実施形態に係る半導体装置１は、第１の実施形態に係る半導体装置（図１、図２参照）と同様に構成されている。ただし、図８および図９に示すように、本実施形態の半導体装置１では、第１半導体チップ１２が第２半導体チップ１６の一方の短辺側にシフトして配置され、第２半導体チップ１６の１つの短辺１９のみがオーバーハングされるとともに、第２半導体チップ１６のオーバーハング部を配線基板２の１つの厚膜部１１で支えるように構成している点で、第１の実施形態に係る半導体装置と相違する。
なお、図９に示すように、配線基板２の厚膜部１１と第１半導体チップ１２との間の隙間Ｇは、０．４ｍｍ〜０．８ｍｍの範囲になるように厚膜部１１を配置することが好ましい。また、厚膜部１１は、第２半導体チップ１６のオーバーハングする短辺１９よりわずかに外側にも配置されるように、例えば第２半導体チップ１６の短辺１９より０．１５ｍｍ程度、外側にも配置されるように形成することが好ましい。
本実施形態に係る半導体装置１においても、第１の実施形態に係る半導体装置と同様な効果が得られる。さらに、本実施形態に係る半導体装置１によると、オーバーハング部が１つとなるため、第１の実施形態に係る半導体装置と比較して、オーバーハング部の下にボイドの発生するリスクをさらに低減することができる。
＜実施形態３＞
次に、第３の実施形態に係る半導体装置について、図面を参照して説明する。図１０は、本実施形態の半導体装置１の概略構成を示す断面図である。
本実施形態に係る半導体装置１は、第１の実施形態に係る半導体装置（図１、図２参照）と同様に構成されている。ただし、図１０に示すように、本実施形態の半導体装置１では、第１半導体チップ１２の電極パッド１４上にはバンプ電極２３が形成されており、第１半導体チップ１２がバンプ電極２３を介して、配線基板２の第１接続パッド８にフリップチップ実装されている点で第１の実施形態と異なる。
配線基板２の厚膜部１１と第１半導体チップ１２との間の隙間Ｇは、０．４ｍｍ〜０．８ｍｍの範囲になるように厚膜部１１を配置することが好ましい。また、絶縁基板３を基準とした厚膜部１１の高さは、第１半導体チップ１２およびアンダーフィル材２４の厚さを足し合わせた高さに相当する。厚膜部１１の厚さは、第１半導体チップ１２とアンダーフィル材２４の厚さに応じて適宜選定される。
本実施形態に係る半導体装置１においても、第１の実施形態に係る半導体装置と同様な効果が得られる。さらに、本実施形態に係る半導体装置１によると、厚膜部１１が第１半導体チップ１２と配線基板２の第２接続パッド９の間に配置されるため、第１半導体チップ１２と配線基板２の間に配置されるアンダーフィル材２４がはみ出した場合、アンダーフィル材２４が第２接続パッド９を覆うリスクを低減することができる。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施形態では、２つの同一の構成のメモリチップを搭載した場合について説明したが、ＤＲＡＭとＦｌａｓｈのメモリチップ等、メモリチップとロジックチップ等、２つの異なる構成の半導体チップを、配線基板に搭載する場合に適用してもよい。
上記実施形態では、厚膜部を２層のソルダーレジストで構成した場合について説明したが、第１半導体チップの表面と同一の高さであれば、１層、或いは３層以上のソルダーレジストで構成してもよい。
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１ 半導体装置
２ 配線基板
２’ 配線母基板
３ 絶縁基板
４、５ ソルダーレジスト膜
６、７ 開口部
８ 第１接続パッド
９ 第２接続パッド
１０ ランド
１１ 厚膜部
１２ 第１半導体チップ
１３ 第１接着部材
１４ 電極パッド
１５ 第１ワイヤ
１６ 第２半導体チップ
１７ 第２接着部材
１８ 電極パッド
１９ 短辺
２０ 第２ワイヤ
２１ 封止樹脂層
２２ はんだボール
２３ バンプ電極
２４ アンダーフィル材
ＤＬ ダイシングライン
ＰＡ 製品領域

Claims (16)

  1. 絶縁基板、前記絶縁基板上に形成された絶縁膜、および、前記絶縁膜と同一の材料で前記絶縁膜の他の部位よりも厚く構成された厚膜部を有する配線基板と、
    前記配線基板の前記厚膜部から離間した位置に搭載された第１半導体チップと、
    前記第１半導体チップと前記厚膜部に跨るように、前記第１半導体チップ上に積層された第２半導体チップと、
    前記第１および第２半導体チップを覆うように前記配線基板上に形成された封止樹脂層と、を備える、
    ことを特徴とする半導体装置。
  2. 前記第１半導体チップと前記厚膜部の間隔が０．４ｍｍないし０．８ｍｍの範囲となるように、前記厚膜部が配置される、
    請求項１に記載の半導体装置。
  3. 前記第２半導体チップの前記第１半導体チップからオーバーハングする辺より外側にも配置されるように、前記厚膜部が形成されている、
    請求項１または２に記載の半導体装置。
  4. 前記第１半導体チップの電極パッド上に形成されたバンプ電極を備え、
    前記第１半導体チップは、前記バンプ電極を介して、前記配線基板の接続パッドにフリップチップ実装されている、
    請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第２半導体チップの前記第１半導体チップからオーバーハングする辺に沿って前記第２半導体チップ上に配置された複数の電極パッドを備え、
    前記複数の電極パッドは、それぞれ、導電性のワイヤを介して前記配線基板上の接続パッドに電気的に接続されている、
    請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第１半導体チップは、接着部材を介して前記配線基板に固定され、
    前記厚膜部の厚さは、前記第１半導体チップおよび前記接着部材の厚さを足し合わせた厚さに相当する、
    請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記絶縁膜および前記厚膜部は、ソルダーレジスト膜である、
    請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記第１半導体チップおよび前記第２半導体チップは、ＤＲＡＭ（Dynamic Random Access Memory）メモリチップ、フラッシュメモリチップ、および、ロジックチップの少なくともいずれかである、
    請求項１ないし７のいずれか１項に記載の半導体装置。
  9. 絶縁基板と、
    前記絶縁基板の一面に形成された絶縁膜と、
    前記絶縁基板の一面側に搭載された第１半導体チップと、
    少なくとも１つの辺が前記第１半導体チップからオーバーハングするように、前記第１半導体チップ上に積層された第２半導体チップと、
    前記第１および第２半導体チップを覆うように、前記絶縁基板の一面側に形成された封止樹脂層と、を備え、
    前記絶縁膜は、他の部分よりも厚い厚膜部を有し、
    前記厚膜部は、前記第２半導体チップの前記少なくとも１つの辺を支持するように配置されている、
    ことを特徴とする半導体装置。
  10. 前記第１半導体チップと前記厚膜部の間隔が０．４ｍｍないし０．８ｍｍの範囲となるように、前記厚膜部が配置される、
    請求項９に記載の半導体装置。
  11. 前記少なくとも１つの辺より外側にも配置されるように、前記厚膜部が形成されている、
    請求項９または１０に記載の半導体装置。
  12. 前記少なくとも１つの辺に沿って前記第２半導体チップ上に配置された複数の電極パッドを備え、
    前記複数の電極パッドは、それぞれ、導電性のワイヤを介して前記絶縁基板を含む配線基板上の接続パッドに電気的に接続されている、
    請求項９ないし１１のいずれか１項に記載の半導体装置。
  13. 前記第１半導体チップと前記絶縁基板との間に配置されたアンダーフィル材を備える、
    請求項９ないし１２のいずれか１項に記載の半導体装置。
  14. 前記絶縁基板を基準とした厚膜部の高さは、前記第１半導体チップおよび前記アンダーフィル材の厚さを足し合わせた高さに相当する、
    請求項１３に記載の半導体装置。
  15. 前記絶縁膜は、ソルダーレジスト膜である、
    請求項９ないし１４のいずれか１項に記載の半導体装置。
  16. 前記第１半導体チップおよび前記第２半導体チップは、ＤＲＡＭ（Dynamic Random Access Memory）メモリチップ、フラッシュメモリチップ、および、ロジックチップの少なくともいずれかである、
    請求項９ないし１５のいずれか１項に記載の半導体装置。
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