JP2007035853A5 - - Google Patents

Claims (9)

1. 第１ダイボンドエリアと、
   前記第１ダイボンドエリアの隣に設けられた第２ダイボンドエリアと、
   前記第１および第２ダイボンドエリアを支持する複数の吊りリードと、
   複数の第１ボンディングパッドが形成された第１主面、および前記第１主面とは反対側の第１裏面を有し、前記第１ダイボンドエリア上に搭載された第１半導体チップと、
   複数の第２ボンディングパッドが形成された第２主面、および前記第２主面とは反対側の第２裏面を有し、前記第２ダイボンドエリア上に搭載された第２半導体チップと、
   前記第１および第２半導体チップの周囲に配置された複数のリードと、
   前記複数の第１および第２ボンディングパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
   前記第１半導体チップ、前記第２半導体チップ、および前記複数のワイヤを封止する、樹脂から成るパッケージ本体と、を含み、
   前記第１半導体チップの前記第１裏面は、前記パッケージ本体と接触しており、
   前記第２半導体チップの前記第２裏面は、前記パッケージ本体と接触していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１ダイボンドエリアの外形寸法は、前記第１半導体チップの外形寸法よりも小さく形成され、
   前記第２ダイボンドエリアの外形寸法は、前記第２半導体チップの外形寸法よりも小さく形成されていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１半導体チップは、前記第１半導体チップの前記第１裏面が前記第１ダイボンドエリアと対向するように、前記第１ダイボンドエリア上に搭載され、
   前記第２半導体チップは、前記第２半導体チップの前記第２裏面が前記第２ダイボンドエリアと対向するように、前記第２ダイボンドエリア上に搭載され、
   前記第１半導体チップの前記第１裏面の一部は、前記第１ダインボンドエリアから露出しており、
   前記第２半導体チップの前記第２裏面の一部は、前記第２ダインボンドエリアから露出していることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１半導体チップは、前記第１ダイボンドエリアの第１チップ搭載面上に搭載され、
   前記第２半導体チップは、前記第２ダイボンドエリアの第２チップ搭載面上に搭載され、
   前記第１ダイボンドエリアの前記第１チップ搭載面の面積は、前記第１半導体チップの前記第１裏面の面積よりも小さく形成され、
   前記第２ダイボンドエリアの前記第２チップ搭載面の面積は、前記第２半導体チップの面積よりも小さく形成されていることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第２ダイボンドエリアは、前記吊りリードを介して前記第１ダイボンドエリアと連結されていることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   前記第１ダイボンドエリアは、前記吊りリードを介して複数個設けられ、
   前記第２ダイボンドエリアは、前記吊りリードを介して複数個設けられ、
   前記第１半導体チップは、前記第１半導体チップの前記第１裏面が前記複数の第１ダインボンドエリアを覆うように、前記複数の第１ダイボンドエリア上に搭載され、
   前記第２半導体チップは、前記第２半導体チップの前記第２裏面が前記複数の第２ダインボンドエリアを覆うように、前記複数の第２ダイボンドエリア上に搭載されていることを特徴とする半導体装置。
7. 請求項１に記載の半導体装置において、
   前記第１ダイボンドエリアの第１チップ搭載面の形状は、円形から成り、
   前記第２ダイボンドエリアの第２チップ搭載面の形状は、円形から成ることを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第１および第２半導体チップは、ペースト材を介して前記第１および第２ダイボンドエリア上にそれぞれ搭載されていることを特徴とする半導体装置。
9. 請求項１に記載の半導体装置において、
   前記第１半導体チップは、コントローラチップであり、
   前記第２半導体チップは、メモリであることを特徴とする半導体装置。