JP2004088029A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】実装する回路基板の配線の最適化を行い易いように、回路基板の条件に合わせて外部端子に対する信号割り付けを変更することができる半導体集積回路装置を提供する。
【解決手段】従来の半導体集積回路に対し、スイッチ回路部8、接続情報記憶部11、バッファ回路部15、パッド群16、外部端子群13を設ける。内部論理回路4を外部端子3へ接続する接続状態を指定する情報である接続情報を外部端子群13から入力する。接続情報記憶部11は、パッド群16、バッファ回路群15を介し前記接続情報を入力し自己に書き込み、スイッチ回路部8へ出力する。スイッチ回路部8は前記接続情報を入力し、前記接続情報に従い自己内部の接続状態を切り替える。この接続状態の切り替えにより、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ自由に割り付けることができる。
【選択図】 図1
【解決手段】従来の半導体集積回路に対し、スイッチ回路部8、接続情報記憶部11、バッファ回路部15、パッド群16、外部端子群13を設ける。内部論理回路4を外部端子3へ接続する接続状態を指定する情報である接続情報を外部端子群13から入力する。接続情報記憶部11は、パッド群16、バッファ回路群15を介し前記接続情報を入力し自己に書き込み、スイッチ回路部8へ出力する。スイッチ回路部8は前記接続情報を入力し、前記接続情報に従い自己内部の接続状態を切り替える。この接続状態の切り替えにより、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ自由に割り付けることができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置において外部端子への信号割り付けを変更可能とすることに関する。例えば、半導体集積回路装置が実装される回路基板上における半導体集積回路装置の配置に関する。また、例えば半導体集積回路装置に接続される周辺デバイスに合わせて、半導体集積回路装置の外部端子への信号割り付けの変更を可能とする半導体集積回路装置に関するものである。
【0002】
【従来の技術】
図6は従来の半導体集積回路装置の全体構成を示す一例である。図6において1は半導体集積回路装置、2は半導体チップ、3は外部端子、4、5、6はいずれも半導体チップ2に形成されており、4は内部論理回路、5はバッファ回路、6はボンディングパッド(以下パッドと呼ぶ)である。バッファ回路5は外部との信号伝達を行うためのものであり、内部論理回路4、パッド6とそれぞれ信号配線で接続されている。また、パッド6と外部端子3とはパッケージ内配線7で接続されている。従って、上記構成による従来の半導体集積回路装置1では、内部論理回路4からバッファ回路5、パッド6、外部端子3を経て半導体集積回路装置1外部に至る信号経路は固定となっている。このため、内部論理回路4と半導体集積回路装置1の外部との間で伝達される入出力信号については、半導体集積回路装置1の、どの外部端子3を用いて入出力を行うかという端子割り付けは固定されている。
【0003】
従来の半導体集積回路装置1を回路基板に実装する場合、最終製品に要求される回路基板の形状、及びサイズのほかに、回路基板上の半導体集積回路装置1の配置、半導体集積回路装置1の外部端子3に対する信号割り付けの情報などを考慮して回路基板の設計が行われている。
【0004】
【発明が解決しようとする課題】
以上のように、従来では外部端子への信号割り付けが固定されている。このため、図7に示すように半導体集積回路装置1aを半導体集積回路装置1bと配線する場合は基板配線61は単純であっても、図8のように半導体集積回路装置1aを半導体集積回路装置1bとは外部端子への信号割り付けの異なる半導体集積回路装置1cと配線する場合は、図8の基板配線61のような複雑な迂回配線等になってしまい、最適な基板配線ができなかった。このため、回路基板を所望の形状、サイズ及び配線層数のままで基板配線の設計をすることが難しく、所望の形状、サイズに収めるために回路基板の配線層数を増やさなければならない場合があり、回路基板設計の複雑化、コストアップの要因となっていた。
【0005】
本発明は、半導体集積回路装置において外部端子への信号割り付けが変更できる構成を提供することにより、回路基板の配線設計の最適化を容易にし、回路基板設計の複雑化の軽減及び回路基板の設計製作に関するコストダウン等を目的とする。
【0006】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする。
【0007】
本発明に係る半導体集積回路装置は、
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続させる接続情報を記憶し前記接続情報を出力する接続情報記憶部と、
前記接続情報記憶部の出力する接続情報を入力し、入力した前記接続情報に従い前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする。
【0008】
前記切替部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【0009】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められていることを特徴とする。
【0010】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記切替部が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【0011】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【0012】
前記切替部は、スイッチ回路から構成されていることを特徴とする。
【0013】
【発明の実施の形態】
実施の形態1.
図1は本実施の形態1に係る半導体集積回路装置の全体構成を示したものである。図1において1は半導体集積回路装置、2は半導体チップ、3は外部端子であり3a〜3fまで6箇所ある。4、5、6はそれぞれ半導体チップ2に形成されており、4は内部論理回路、5はバッファ回路、6はパッドである。4a〜4fは内部論理回路4が信号を入出力する信号入出力部である。各バッファ回路5とパッド6は信号接続されており、パッド6と外部端子3はパッケージ内配線7で接続されている。
【0014】
8は、スイッチ回路部(切替部の一例)である。スイッチ回路部8は、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fの間で選択的に切り替えて接続する。スイッチ回路部8は内部論理回路4へ信号配線9で接続され、各バッファ回路5とは信号配線10で接続されている。図1で信号配線9については(9a)から(9f)と、信号配線10については(10a)から(10f)と示しているのは、図2に示すスイッチ回路部8内の信号配線9aから9fへ信号配線9が接続しており、10aから10fに信号配線10が接続していることを示すためである。11は接続情報記憶部、15はバッファ回路群、16はパッド群、13は外部端子群である。また、スイッチ回路部8は、接続情報記憶部11と接続設定信号配線群12で接続されている。
【0015】
前記の接続情報記憶部11は、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fの間で選択的に切り替えて接続する接続状態を、接続情報として記憶する。例えば、この接続情報記憶部11には、EEPROM(エレクトリカリ・イレイサブル・プログラマブル・リード・オンリー・メモリ、Electrically Erasable Programmable Read Only Memory)を使用してもよい。EEPROMを使用することにより、接続情報を書込み、消去をすることができる。接続情報記憶部11は、外部端子群13、パッケージ内配線群17、パッド群16、バッファ回路群15を介して半導体集積回路装置1外部と信号接続されており、外部から入力される接続情報の信号を外部端子群13を介して、書き込み可能な構成となっている。
【0016】
図2は、上記スイッチ回路部8の一構成例を示したものである。図2において、9a〜9fは内部論理回路4へと続くスイッチ回路部8内の信号配線である。また10a〜10fはバッファ回路5へ続くスイッチ回路部8内の信号配線である。20は図2において図示していない接続状態を指示する接続情報に従って、信号配線9a〜9fと信号配線10a〜10fを相互に接続するスイッチ回路である。前記接続情報に従い、スイッチ回路部8は、信号配線9aに対して信号配線10a〜10fをそれぞれスイッチ回路20を介して接続し、残りの信号配線9b〜9fに対しても同様にスイッチ回路20を介して9b〜9fを信号配線10a〜10fと接続するように構成されている。以下に接続を詳しく述べる。前記のような構成により、例えば、スイッチ回路20a〜20fをONとし、他のすべてのスイッチ回路20をOFFとすることにより次の6組が電気的に接続される。すなわち、スイッチ回路20aにより9aと10bが接続され、スイッチ回路20bにより9bと10cが接続され、スイッチ回路20cにより9cと10aが接続され、スイッチ回路20dにより9dと10fが接続され、スイッチ回路20eにより9eと10dが接続され、スイッチ回路20fにより9fと10eが接続される。このように、各スイッチ回路20のON/OFFの組み合わせにより信号配線9a〜9fと信号配線10a〜10fの間で任意の組み合わせによる信号経路の形成が可能となる。なお、図2では信号配線の本数を9a〜9f、10a〜10fの各6本として、9a〜9fと10a〜10fの一本ずつが接続するには720通りの組み合わせとなるが、これは本実施の形態を説明するための一例であって、信号配線の本数はこれに限定されるわけではない。また、図2では、例えば、1本の信号配線9aに対してスイッチ回路20aを一つだけをONにしているが、このように一つだけをONにしてもよいし、複数のスイッチ回路20をONとしても構わない。また、一つもONとしなくとも構わない。
【0017】
図3は、図2のスイッチ回路部8のより詳細な一構成例を、スイッチ回路20とその周辺部を中心に図に示し、スイッチ回路20とバッファ回路5との接続まで含めて示した回路図である。図3において、バッファ回路5は内部論理回路4からの出力を外部に伝える三値論理バッファ51と半導体集積回路装置1外部からの入力を内部論理回路4へ伝えるバッファ52とにより構成されている。したがって、バッファ回路5は、入力信号、出力信号、双方向信号伝達のいずれの用途にも対応可能な構成となっている。これに対応して、バッファ回路5とスイッチ回路部8を接続する信号配線10並びにスイッチ回路部8内の信号配線10xは3本の信号線で構成されている。その信号線は図3に示すように、入力信号線101、出力信号線102、出力制御信号線103の組で構成される。なお図2では信号配線10a〜10fを1本の信号線で示しているが、これは便宜上であり、図3に示すように、3本の信号配線10xが例えば10a等に相当する。同様に、図1の信号配線9と接続されるスイッチ回路部8内の信号配線9xについても、入力信号線91、出力信号線92、出力制御信号線93の組で構成されている。すなわち、信号配線10a〜10fと同様に、図2では1本で表示されている信号配線9a〜9fは、図3では、3本の信号線9xが例えば9a等に相当する。また、図3に示すように、信号配線9xと10xを接続するスイッチ回路20は、入力信号線91と101、出力信号線92と102、出力制御信号線93と103のそれぞれを接続するトランスミッションゲート201、202、203より構成される。これらのトランスミッションゲートは、図1の接続情報記憶部11の出力となる接続設定信号配線群12を構成する接続設定信号配線121と接続されており接続情報記憶部11の記憶している接続情報に基づき、同時にON/OFFを制御される。
【0018】
図3の構成において、信号配線9xを介して内部論理回路4と半導体集積回路装置1外部の間で伝達される信号が、半導体集積回路装置1外部から内部論理回路4への入力信号の場合、つまり、内部論理和回路4とスイッチ回路部8を接続する信号配線9が入力信号線のみで構成される場合、スイッチ回路部8の出力制御信号線93はVDD(電源)に接続される(図示せず)。これにより、スイッチ回路20のON時、三値論理バッファ51がディスエーブルされ、半導体集積回路装置1外部からの入力信号を内部論理回路4へ伝達可能となる。また、内部論理回路4から外部への出力信号の場合、つまり信号配線9が出力信号線のみで構成される場合、スイッチ回路部8の出力制御信号線93はGNDに接続(接地)される(図示せず)。これにより、スイッチ回路20のON時、三値論理バッファ51がイネーブル状態となり、内部論理回路4からの出力信号を外部へ伝達可能となる。
【0019】
次に、接続情報記憶部11の出力する接続情報にしたがって、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fに切替接続する場合の動作について説明する。
以上のような構成による本実施の形態1における半導体集積回路装置1では、図1に示す外部端子群13から接続情報の信号が入力され、接続情報記憶部11は前記接続情報を入力して自己に書込み、さらに前記接続情報をスイッチ回路部8に出力する。
【0020】
ここで接続情報とは、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ接続する接続状態を示す情報である。実施の形態1では、接続情報とは、スイッチ回路部8の内部にあるスイッチ回路20の各々のON/OFFを指定する情報である。前記のように、スイッチ回路20の各々のON/OFFにより、信号配線9a〜9fを信号配線10a〜10fに切替接続することができる。そうすると、図1、図2に示すように、信号配線9a〜9fは内部論理回路4の信号入出力部4a〜4fへと直列的、固定的に接続しており、一方、信号配線10a〜10fは外部端子3a〜3fへと直列的、固定的に接続している。したがって、信号配線9a〜9fと信号配線10a〜10fを切り替え接続することで、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ選択的に切り替えて接続することができる。すなわちスイッチ回路20の各々のON/OFFにより内部論理回路4が入出力する信号について外部端子3に自由に割り付けすることができる。
【0021】
また、上記構成による実施の形態1を用いる二次的な効果として、半導体集積回路装置のパッケージとして、回路基板との接続端子をパッケージ面上に格子状に配置したはんだボールとし、実装面積の削減を図ったCSP(チップ・スケール・パッケージ、Chip Scale Package)のように、はんだボールを形成し、かつ、はんだボールを半導体チップと接続するための配線を設けた基板(以下パッケージ基板と呼ぶ)を必要とするパッケージを採用した場合の以下に述べる問題点が解決される。すなわち、CSPを採用した場合、半導体チップ上の内部論理回路から半導体集積回路装置外部に伝達される入出力信号のパッドに対する割り付け、パッケージと回路基板の接続端子である各はんだボールに対する信号割り付けが確定するまではパッケージ基板の配線設計が開始できないという問題があった。さらに、パッドに対する信号割り付けと、はんだボールに対する信号割り付けの関係によっては、パッケージ基板の配線設計が困難となる問題もあった。しかし、本実施の形態1によれば、半導体チップ上のパッド6への信号割り付けや、半導体集積回路装置1の外部端子3への信号割り付けが、一度設定した場合でも、接続情報記憶部11にEEPROM等を用いるため、後からでも変更が可能である。したがって、半導体チップ上のパッド6への信号割り付けや、半導体集積回路装置1の外部端子3への信号割り付けに制約されず、パッケージ基板の配線設計を行うことが可能となる。
【0022】
実施の形態2.
図4は実施の形態2の全体構成を示す図である。実施の形態1を示す図1に対して、スイッチ回路部8からパッド群16までの、スイッチ回路部8、接続情報記憶部11、バッファ回路群15、パッド群16が内部論理回路4の形成されている半導体チップ2aとは異なる半導体チップ2bに形成されている点が相違する。すなわち、実施の形態1では図1のように、半導体集積回路装置1の主たる機能を司る内部論理回路4が形成された半導体チップ2に、スイッチ回路部8、接続情報記憶部11、バッファ回路群15、パッド群16を形成している。実施の形態2では、図4のように、スイッチ回路部8、接続情報記憶部11、バッファ回路群15、パッド群16は、内部論理回路4が形成されている半導体チップ2aとは異なる半導体チップ2bに形成し、パッケージ内配線7aにて相互に信号接続して同じパッケージ内に収めている。
【0023】
図4においては図1に対して、図4のバッファ回路5とバッファ回路5aが追加されている。これは、半導体チップ2aと半導体チップ2bが別々の半導体チップであり、パッケージ内配線7aで接続されるからである。
【0024】
実施の形態2の動作は、実施の形態1と同様であるが、以下に簡単に説明する。なお、スイッチ回路部8の内部構成も実施の形態1と同様であり図2、図3に示すものである。
【0025】
図4において、外部端子群13から内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへどのように切替接続するかの接続情報が入力される。具体的には実施の形態1で述べたように、スイッチ回路部8の内部にあるスイッチ回路20の各々のON/OFFを指定する情報である。前記接続情報はバッファ回路群15を介し接続情報記憶部11に入力される。接続情報記憶部11は、この接続情報を入力し自己に書込む。さらに、接続情報記憶部11は、前記接続情報をスイッチ回路部8へ出力し、スイッチ回路部8は入力した前記接続情報にしたがい、内部にあるスイッチ回路20のON/OFFを切り替える。スイッチ回路20のON/OFFの切り替えにより、実施の形態1と同様に、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ選択的に切り替えて接続することが可能となる。
【0026】
なお、図4では、半導体チップ2aと半導体チップ2bとは、左右に配置されている図となっている。しかし、これに限ることはなく、半導体チップ2aと半導体チップ2bとは上下に配置されてもよい。半導体チップ2aと半導体チップ2bとは別々の半導体チップであれば、配置形態は問わない。
【0027】
実施の形態3.
図5は実施の形態3の構成を示す図である。実施の形態3は、実施の形態2に対して、実施の形態2の構成を示す図4における接続情報記憶部11からパッド群16を、内部論理回路4が形成されている半導体チップ2aに形成した構成である。図5の外部端子群501、パッド群502、バッファ回路群503、接続情報記憶部504は、それぞれ図4の外部端子群13、パッド群16、バッファ回路群15、接続情報記憶部11に相当する。なお、実施の形態3の構成を示す図5では、接続情報を伝達するに際して半導体チップ2aと半導体チップ2bとの間を信号接続する必要から、バッファ回路群505、パッド群506、パッド群507、バッファ回路群508を設けている。
【0028】
実施の形態3の効果としては、スイッチ回路部8が形成される半導体チップ2bのスペースを十分確保できず、半導体チップ2bに接続情報記憶部11を設けることが困難な場合等に意味がある。
【0029】
【発明の効果】
本発明によれば、半導体集積回路装置に内部論理回路の信号入出力部と外部端子との接続を切替える切替部を設け、内部論理回路の信号入出力部の外部端子に対する信号割り付けを自由に設定できるようにしたので、半導体集積回路装置を実装する回路基板の設計において、半導体集積回路装置の信号割り付けに拘束されることがなくなり、基板配線の複雑化を抑え、回路基板設計の容易化、迅速化が可能となる。また、基板配線の複雑化が抑えられることにより、回路基板のサイズ、形状等の要求に対して、より配線層の少ない回路基板で実現可能となり、回路基板の製造コストを低減することができる。
【0030】
本発明によれば、半導体集積回路装置に内部論理回路の信号入出力部と外部端子との接続を切替える切替部と、内部論理回路の信号入出力部と外部端子の接続情報を記憶する接続情報記憶部とを設け、切替部は接続情報記憶部の出力する接続情報に基づき接続を切替えるようにしたので、接続情報記憶部の接続情報を書き換えることにより、半導体集積回路装置の外部端子に対する信号割り付けを容易に設定、変更可能である。したがって、半導体集積回路装置を実装する回路基板の設計において、半導体集積回路装置の信号割り付けに拘束されず、基板配線の複雑化を抑えられ、回路起案設計の容易化、迅速化が可能となる。また、基板配線の複雑化が抑えられることにより、回路基板のサイズ、形状等の要求に対して、より配線層の少ない回路基板で実現可能となり、回路基板の製造コストを低減することができる。
【0031】
本発明によれば、前記切替部、または前記切替部と接続情報記憶部を備えた半導体集積回路において、切替部、または切替部と接続情報記憶部は内部論理回路の形成されている半導体チップと同じ半導体チップ上に形成されているので、半導体集積回路装置を構成数部品点数を増やすことなく、コスト低減を図ることができる。
【0032】
本発明によれば、前記切替部、または前記切替部と接続情報記憶部を備えた半導体集積回路において、切替部は内部論理回路の形成されている半導体チップと異なる半導体チップ上に形成されているので、内部論理回路の形成されている半導体チップとして、既存の半導体チップ(従来構成の、切替部のない、内部論理回路とバッファ回路、パッドが固定的に接続されているもの)が適用可能である。したがって、既存の半導体チップを用いて、半導体集積回路装置の外部端子と内部論理回路の信号入出力部との切替接続機能を有し、外部端子に対する信号割り付けを変更可能な半導体集積回路装置を得ることができる。
【0033】
本発明によれば、前記切替部と接続情報記憶部を備え、切替部は内部論理回路が形成されている半導体チップと異なる半導体チップ上に形成されている半導体集積回路において、接続情報記憶部は切替部が形成されている半導体チップと同じ半導体チップ上に形成しても、または内部論理回路が形成されている半導体チップと同じ半導体チップ上に形成してもよい。したがって、半導体集積回路装置パッケージ内部における半導体チップの配置にあわせて、各半導体チップの面積、形状が最適になるよう接続情報記憶部を形成する半導体チップを選択することにより、半導体集積回路装置のコンパクト化を図ることができる。
【0034】
本発明によれば、前記半導体集積回路装置において、切替部はスイッチ回路から構成されているので、接続情報はスイッチ回路のON/OFF情報となり、接続情報の作成や修正が容易であり、接続情報作成の迅速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1による半導体集積回路装置の一例を示した全体構成図である。
【図2】本発明の実施の形態1による半導体集積回路装置に設けられたスイッチ回路部の構成例を示した図である。
【図3】図2の本発明の実施の形態1によるスイッチ回路部及びバッファ回路の詳細と接続を示した回路図である。
【図4】本発明の実施の形態2による半導体集積回路装置の一例を示した全体構成図である。
【図5】本発明の実施の形態3による半導体集積回路装置の一例を示した全体構成図である。
【図6】従来の半導体集積回路装置の全体構成図である。
【図7】従来の半導体集積回路装置を2つ実装した場合の回路基板上の配線例を示した模式図である。
【図8】図7とは異なる外部端子への信号割り付けがされた従来の半導体集積回路装置を実装した場合の回路基板上の配線例を示した模式図である。
【符号の説明】
1,1a,1b,1c 半導体集積回路装置、2,2a,2b 半導体チップ、3,3a〜3f 外部端子、4 内部論理回路、4a〜4f 内部論理回路の信号入出力部、5,5a,5b バッファ回路、6,6a,6b ボンディングパッド、7,7a,7b パッケージ内配線、8 スイッチ回路部、9,10 信号配線、9a〜9f,9x,10a〜10f,10x スイッチ回路部内の信号配線、91,101 スイッチ回路部内の信号配線を構成する入力信号線、92,102 スイッチ回路部内の信号配線を構成する出力信号線、93,103スイッチ回路部内の信号配線を構成する出力制御信号線、11 接続情報記憶部、12 接続設定信号配線群、121 接続設定信号配線、13 外部端子群、15 バッファ回路群、16 ボンディングパッド群、17 パッケージ内配線群、20,20a〜20f スイッチ回路、201,202,203 スイッチ回路を構成するトランスミッションゲート、51 三値論理バッファ、52 バッファ、60 回路基板、61 基板配線、501 外部端子群、502 パッド群、503 バッファ回路群、504 接続情報記憶部、505 バッファ回路群、506 パッド群、507 パッド群、508 バッファ回路群。
【発明の属する技術分野】
本発明は、半導体集積回路装置において外部端子への信号割り付けを変更可能とすることに関する。例えば、半導体集積回路装置が実装される回路基板上における半導体集積回路装置の配置に関する。また、例えば半導体集積回路装置に接続される周辺デバイスに合わせて、半導体集積回路装置の外部端子への信号割り付けの変更を可能とする半導体集積回路装置に関するものである。
【0002】
【従来の技術】
図6は従来の半導体集積回路装置の全体構成を示す一例である。図6において1は半導体集積回路装置、2は半導体チップ、3は外部端子、4、5、6はいずれも半導体チップ2に形成されており、4は内部論理回路、5はバッファ回路、6はボンディングパッド(以下パッドと呼ぶ)である。バッファ回路5は外部との信号伝達を行うためのものであり、内部論理回路4、パッド6とそれぞれ信号配線で接続されている。また、パッド6と外部端子3とはパッケージ内配線7で接続されている。従って、上記構成による従来の半導体集積回路装置1では、内部論理回路4からバッファ回路5、パッド6、外部端子3を経て半導体集積回路装置1外部に至る信号経路は固定となっている。このため、内部論理回路4と半導体集積回路装置1の外部との間で伝達される入出力信号については、半導体集積回路装置1の、どの外部端子3を用いて入出力を行うかという端子割り付けは固定されている。
【0003】
従来の半導体集積回路装置1を回路基板に実装する場合、最終製品に要求される回路基板の形状、及びサイズのほかに、回路基板上の半導体集積回路装置1の配置、半導体集積回路装置1の外部端子3に対する信号割り付けの情報などを考慮して回路基板の設計が行われている。
【0004】
【発明が解決しようとする課題】
以上のように、従来では外部端子への信号割り付けが固定されている。このため、図7に示すように半導体集積回路装置1aを半導体集積回路装置1bと配線する場合は基板配線61は単純であっても、図8のように半導体集積回路装置1aを半導体集積回路装置1bとは外部端子への信号割り付けの異なる半導体集積回路装置1cと配線する場合は、図8の基板配線61のような複雑な迂回配線等になってしまい、最適な基板配線ができなかった。このため、回路基板を所望の形状、サイズ及び配線層数のままで基板配線の設計をすることが難しく、所望の形状、サイズに収めるために回路基板の配線層数を増やさなければならない場合があり、回路基板設計の複雑化、コストアップの要因となっていた。
【0005】
本発明は、半導体集積回路装置において外部端子への信号割り付けが変更できる構成を提供することにより、回路基板の配線設計の最適化を容易にし、回路基板設計の複雑化の軽減及び回路基板の設計製作に関するコストダウン等を目的とする。
【0006】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする。
【0007】
本発明に係る半導体集積回路装置は、
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続させる接続情報を記憶し前記接続情報を出力する接続情報記憶部と、
前記接続情報記憶部の出力する接続情報を入力し、入力した前記接続情報に従い前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする。
【0008】
前記切替部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【0009】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められていることを特徴とする。
【0010】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記切替部が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【0011】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【0012】
前記切替部は、スイッチ回路から構成されていることを特徴とする。
【0013】
【発明の実施の形態】
実施の形態1.
図1は本実施の形態1に係る半導体集積回路装置の全体構成を示したものである。図1において1は半導体集積回路装置、2は半導体チップ、3は外部端子であり3a〜3fまで6箇所ある。4、5、6はそれぞれ半導体チップ2に形成されており、4は内部論理回路、5はバッファ回路、6はパッドである。4a〜4fは内部論理回路4が信号を入出力する信号入出力部である。各バッファ回路5とパッド6は信号接続されており、パッド6と外部端子3はパッケージ内配線7で接続されている。
【0014】
8は、スイッチ回路部(切替部の一例)である。スイッチ回路部8は、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fの間で選択的に切り替えて接続する。スイッチ回路部8は内部論理回路4へ信号配線9で接続され、各バッファ回路5とは信号配線10で接続されている。図1で信号配線9については(9a)から(9f)と、信号配線10については(10a)から(10f)と示しているのは、図2に示すスイッチ回路部8内の信号配線9aから9fへ信号配線9が接続しており、10aから10fに信号配線10が接続していることを示すためである。11は接続情報記憶部、15はバッファ回路群、16はパッド群、13は外部端子群である。また、スイッチ回路部8は、接続情報記憶部11と接続設定信号配線群12で接続されている。
【0015】
前記の接続情報記憶部11は、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fの間で選択的に切り替えて接続する接続状態を、接続情報として記憶する。例えば、この接続情報記憶部11には、EEPROM(エレクトリカリ・イレイサブル・プログラマブル・リード・オンリー・メモリ、Electrically Erasable Programmable Read Only Memory)を使用してもよい。EEPROMを使用することにより、接続情報を書込み、消去をすることができる。接続情報記憶部11は、外部端子群13、パッケージ内配線群17、パッド群16、バッファ回路群15を介して半導体集積回路装置1外部と信号接続されており、外部から入力される接続情報の信号を外部端子群13を介して、書き込み可能な構成となっている。
【0016】
図2は、上記スイッチ回路部8の一構成例を示したものである。図2において、9a〜9fは内部論理回路4へと続くスイッチ回路部8内の信号配線である。また10a〜10fはバッファ回路5へ続くスイッチ回路部8内の信号配線である。20は図2において図示していない接続状態を指示する接続情報に従って、信号配線9a〜9fと信号配線10a〜10fを相互に接続するスイッチ回路である。前記接続情報に従い、スイッチ回路部8は、信号配線9aに対して信号配線10a〜10fをそれぞれスイッチ回路20を介して接続し、残りの信号配線9b〜9fに対しても同様にスイッチ回路20を介して9b〜9fを信号配線10a〜10fと接続するように構成されている。以下に接続を詳しく述べる。前記のような構成により、例えば、スイッチ回路20a〜20fをONとし、他のすべてのスイッチ回路20をOFFとすることにより次の6組が電気的に接続される。すなわち、スイッチ回路20aにより9aと10bが接続され、スイッチ回路20bにより9bと10cが接続され、スイッチ回路20cにより9cと10aが接続され、スイッチ回路20dにより9dと10fが接続され、スイッチ回路20eにより9eと10dが接続され、スイッチ回路20fにより9fと10eが接続される。このように、各スイッチ回路20のON/OFFの組み合わせにより信号配線9a〜9fと信号配線10a〜10fの間で任意の組み合わせによる信号経路の形成が可能となる。なお、図2では信号配線の本数を9a〜9f、10a〜10fの各6本として、9a〜9fと10a〜10fの一本ずつが接続するには720通りの組み合わせとなるが、これは本実施の形態を説明するための一例であって、信号配線の本数はこれに限定されるわけではない。また、図2では、例えば、1本の信号配線9aに対してスイッチ回路20aを一つだけをONにしているが、このように一つだけをONにしてもよいし、複数のスイッチ回路20をONとしても構わない。また、一つもONとしなくとも構わない。
【0017】
図3は、図2のスイッチ回路部8のより詳細な一構成例を、スイッチ回路20とその周辺部を中心に図に示し、スイッチ回路20とバッファ回路5との接続まで含めて示した回路図である。図3において、バッファ回路5は内部論理回路4からの出力を外部に伝える三値論理バッファ51と半導体集積回路装置1外部からの入力を内部論理回路4へ伝えるバッファ52とにより構成されている。したがって、バッファ回路5は、入力信号、出力信号、双方向信号伝達のいずれの用途にも対応可能な構成となっている。これに対応して、バッファ回路5とスイッチ回路部8を接続する信号配線10並びにスイッチ回路部8内の信号配線10xは3本の信号線で構成されている。その信号線は図3に示すように、入力信号線101、出力信号線102、出力制御信号線103の組で構成される。なお図2では信号配線10a〜10fを1本の信号線で示しているが、これは便宜上であり、図3に示すように、3本の信号配線10xが例えば10a等に相当する。同様に、図1の信号配線9と接続されるスイッチ回路部8内の信号配線9xについても、入力信号線91、出力信号線92、出力制御信号線93の組で構成されている。すなわち、信号配線10a〜10fと同様に、図2では1本で表示されている信号配線9a〜9fは、図3では、3本の信号線9xが例えば9a等に相当する。また、図3に示すように、信号配線9xと10xを接続するスイッチ回路20は、入力信号線91と101、出力信号線92と102、出力制御信号線93と103のそれぞれを接続するトランスミッションゲート201、202、203より構成される。これらのトランスミッションゲートは、図1の接続情報記憶部11の出力となる接続設定信号配線群12を構成する接続設定信号配線121と接続されており接続情報記憶部11の記憶している接続情報に基づき、同時にON/OFFを制御される。
【0018】
図3の構成において、信号配線9xを介して内部論理回路4と半導体集積回路装置1外部の間で伝達される信号が、半導体集積回路装置1外部から内部論理回路4への入力信号の場合、つまり、内部論理和回路4とスイッチ回路部8を接続する信号配線9が入力信号線のみで構成される場合、スイッチ回路部8の出力制御信号線93はVDD(電源)に接続される(図示せず)。これにより、スイッチ回路20のON時、三値論理バッファ51がディスエーブルされ、半導体集積回路装置1外部からの入力信号を内部論理回路4へ伝達可能となる。また、内部論理回路4から外部への出力信号の場合、つまり信号配線9が出力信号線のみで構成される場合、スイッチ回路部8の出力制御信号線93はGNDに接続(接地)される(図示せず)。これにより、スイッチ回路20のON時、三値論理バッファ51がイネーブル状態となり、内部論理回路4からの出力信号を外部へ伝達可能となる。
【0019】
次に、接続情報記憶部11の出力する接続情報にしたがって、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fに切替接続する場合の動作について説明する。
以上のような構成による本実施の形態1における半導体集積回路装置1では、図1に示す外部端子群13から接続情報の信号が入力され、接続情報記憶部11は前記接続情報を入力して自己に書込み、さらに前記接続情報をスイッチ回路部8に出力する。
【0020】
ここで接続情報とは、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ接続する接続状態を示す情報である。実施の形態1では、接続情報とは、スイッチ回路部8の内部にあるスイッチ回路20の各々のON/OFFを指定する情報である。前記のように、スイッチ回路20の各々のON/OFFにより、信号配線9a〜9fを信号配線10a〜10fに切替接続することができる。そうすると、図1、図2に示すように、信号配線9a〜9fは内部論理回路4の信号入出力部4a〜4fへと直列的、固定的に接続しており、一方、信号配線10a〜10fは外部端子3a〜3fへと直列的、固定的に接続している。したがって、信号配線9a〜9fと信号配線10a〜10fを切り替え接続することで、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ選択的に切り替えて接続することができる。すなわちスイッチ回路20の各々のON/OFFにより内部論理回路4が入出力する信号について外部端子3に自由に割り付けすることができる。
【0021】
また、上記構成による実施の形態1を用いる二次的な効果として、半導体集積回路装置のパッケージとして、回路基板との接続端子をパッケージ面上に格子状に配置したはんだボールとし、実装面積の削減を図ったCSP(チップ・スケール・パッケージ、Chip Scale Package)のように、はんだボールを形成し、かつ、はんだボールを半導体チップと接続するための配線を設けた基板(以下パッケージ基板と呼ぶ)を必要とするパッケージを採用した場合の以下に述べる問題点が解決される。すなわち、CSPを採用した場合、半導体チップ上の内部論理回路から半導体集積回路装置外部に伝達される入出力信号のパッドに対する割り付け、パッケージと回路基板の接続端子である各はんだボールに対する信号割り付けが確定するまではパッケージ基板の配線設計が開始できないという問題があった。さらに、パッドに対する信号割り付けと、はんだボールに対する信号割り付けの関係によっては、パッケージ基板の配線設計が困難となる問題もあった。しかし、本実施の形態1によれば、半導体チップ上のパッド6への信号割り付けや、半導体集積回路装置1の外部端子3への信号割り付けが、一度設定した場合でも、接続情報記憶部11にEEPROM等を用いるため、後からでも変更が可能である。したがって、半導体チップ上のパッド6への信号割り付けや、半導体集積回路装置1の外部端子3への信号割り付けに制約されず、パッケージ基板の配線設計を行うことが可能となる。
【0022】
実施の形態2.
図4は実施の形態2の全体構成を示す図である。実施の形態1を示す図1に対して、スイッチ回路部8からパッド群16までの、スイッチ回路部8、接続情報記憶部11、バッファ回路群15、パッド群16が内部論理回路4の形成されている半導体チップ2aとは異なる半導体チップ2bに形成されている点が相違する。すなわち、実施の形態1では図1のように、半導体集積回路装置1の主たる機能を司る内部論理回路4が形成された半導体チップ2に、スイッチ回路部8、接続情報記憶部11、バッファ回路群15、パッド群16を形成している。実施の形態2では、図4のように、スイッチ回路部8、接続情報記憶部11、バッファ回路群15、パッド群16は、内部論理回路4が形成されている半導体チップ2aとは異なる半導体チップ2bに形成し、パッケージ内配線7aにて相互に信号接続して同じパッケージ内に収めている。
【0023】
図4においては図1に対して、図4のバッファ回路5とバッファ回路5aが追加されている。これは、半導体チップ2aと半導体チップ2bが別々の半導体チップであり、パッケージ内配線7aで接続されるからである。
【0024】
実施の形態2の動作は、実施の形態1と同様であるが、以下に簡単に説明する。なお、スイッチ回路部8の内部構成も実施の形態1と同様であり図2、図3に示すものである。
【0025】
図4において、外部端子群13から内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへどのように切替接続するかの接続情報が入力される。具体的には実施の形態1で述べたように、スイッチ回路部8の内部にあるスイッチ回路20の各々のON/OFFを指定する情報である。前記接続情報はバッファ回路群15を介し接続情報記憶部11に入力される。接続情報記憶部11は、この接続情報を入力し自己に書込む。さらに、接続情報記憶部11は、前記接続情報をスイッチ回路部8へ出力し、スイッチ回路部8は入力した前記接続情報にしたがい、内部にあるスイッチ回路20のON/OFFを切り替える。スイッチ回路20のON/OFFの切り替えにより、実施の形態1と同様に、内部論理回路4の信号入出力部4a〜4fを外部端子3a〜3fへ選択的に切り替えて接続することが可能となる。
【0026】
なお、図4では、半導体チップ2aと半導体チップ2bとは、左右に配置されている図となっている。しかし、これに限ることはなく、半導体チップ2aと半導体チップ2bとは上下に配置されてもよい。半導体チップ2aと半導体チップ2bとは別々の半導体チップであれば、配置形態は問わない。
【0027】
実施の形態3.
図5は実施の形態3の構成を示す図である。実施の形態3は、実施の形態2に対して、実施の形態2の構成を示す図4における接続情報記憶部11からパッド群16を、内部論理回路4が形成されている半導体チップ2aに形成した構成である。図5の外部端子群501、パッド群502、バッファ回路群503、接続情報記憶部504は、それぞれ図4の外部端子群13、パッド群16、バッファ回路群15、接続情報記憶部11に相当する。なお、実施の形態3の構成を示す図5では、接続情報を伝達するに際して半導体チップ2aと半導体チップ2bとの間を信号接続する必要から、バッファ回路群505、パッド群506、パッド群507、バッファ回路群508を設けている。
【0028】
実施の形態3の効果としては、スイッチ回路部8が形成される半導体チップ2bのスペースを十分確保できず、半導体チップ2bに接続情報記憶部11を設けることが困難な場合等に意味がある。
【0029】
【発明の効果】
本発明によれば、半導体集積回路装置に内部論理回路の信号入出力部と外部端子との接続を切替える切替部を設け、内部論理回路の信号入出力部の外部端子に対する信号割り付けを自由に設定できるようにしたので、半導体集積回路装置を実装する回路基板の設計において、半導体集積回路装置の信号割り付けに拘束されることがなくなり、基板配線の複雑化を抑え、回路基板設計の容易化、迅速化が可能となる。また、基板配線の複雑化が抑えられることにより、回路基板のサイズ、形状等の要求に対して、より配線層の少ない回路基板で実現可能となり、回路基板の製造コストを低減することができる。
【0030】
本発明によれば、半導体集積回路装置に内部論理回路の信号入出力部と外部端子との接続を切替える切替部と、内部論理回路の信号入出力部と外部端子の接続情報を記憶する接続情報記憶部とを設け、切替部は接続情報記憶部の出力する接続情報に基づき接続を切替えるようにしたので、接続情報記憶部の接続情報を書き換えることにより、半導体集積回路装置の外部端子に対する信号割り付けを容易に設定、変更可能である。したがって、半導体集積回路装置を実装する回路基板の設計において、半導体集積回路装置の信号割り付けに拘束されず、基板配線の複雑化を抑えられ、回路起案設計の容易化、迅速化が可能となる。また、基板配線の複雑化が抑えられることにより、回路基板のサイズ、形状等の要求に対して、より配線層の少ない回路基板で実現可能となり、回路基板の製造コストを低減することができる。
【0031】
本発明によれば、前記切替部、または前記切替部と接続情報記憶部を備えた半導体集積回路において、切替部、または切替部と接続情報記憶部は内部論理回路の形成されている半導体チップと同じ半導体チップ上に形成されているので、半導体集積回路装置を構成数部品点数を増やすことなく、コスト低減を図ることができる。
【0032】
本発明によれば、前記切替部、または前記切替部と接続情報記憶部を備えた半導体集積回路において、切替部は内部論理回路の形成されている半導体チップと異なる半導体チップ上に形成されているので、内部論理回路の形成されている半導体チップとして、既存の半導体チップ(従来構成の、切替部のない、内部論理回路とバッファ回路、パッドが固定的に接続されているもの)が適用可能である。したがって、既存の半導体チップを用いて、半導体集積回路装置の外部端子と内部論理回路の信号入出力部との切替接続機能を有し、外部端子に対する信号割り付けを変更可能な半導体集積回路装置を得ることができる。
【0033】
本発明によれば、前記切替部と接続情報記憶部を備え、切替部は内部論理回路が形成されている半導体チップと異なる半導体チップ上に形成されている半導体集積回路において、接続情報記憶部は切替部が形成されている半導体チップと同じ半導体チップ上に形成しても、または内部論理回路が形成されている半導体チップと同じ半導体チップ上に形成してもよい。したがって、半導体集積回路装置パッケージ内部における半導体チップの配置にあわせて、各半導体チップの面積、形状が最適になるよう接続情報記憶部を形成する半導体チップを選択することにより、半導体集積回路装置のコンパクト化を図ることができる。
【0034】
本発明によれば、前記半導体集積回路装置において、切替部はスイッチ回路から構成されているので、接続情報はスイッチ回路のON/OFF情報となり、接続情報の作成や修正が容易であり、接続情報作成の迅速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1による半導体集積回路装置の一例を示した全体構成図である。
【図2】本発明の実施の形態1による半導体集積回路装置に設けられたスイッチ回路部の構成例を示した図である。
【図3】図2の本発明の実施の形態1によるスイッチ回路部及びバッファ回路の詳細と接続を示した回路図である。
【図4】本発明の実施の形態2による半導体集積回路装置の一例を示した全体構成図である。
【図5】本発明の実施の形態3による半導体集積回路装置の一例を示した全体構成図である。
【図6】従来の半導体集積回路装置の全体構成図である。
【図7】従来の半導体集積回路装置を2つ実装した場合の回路基板上の配線例を示した模式図である。
【図8】図7とは異なる外部端子への信号割り付けがされた従来の半導体集積回路装置を実装した場合の回路基板上の配線例を示した模式図である。
【符号の説明】
1,1a,1b,1c 半導体集積回路装置、2,2a,2b 半導体チップ、3,3a〜3f 外部端子、4 内部論理回路、4a〜4f 内部論理回路の信号入出力部、5,5a,5b バッファ回路、6,6a,6b ボンディングパッド、7,7a,7b パッケージ内配線、8 スイッチ回路部、9,10 信号配線、9a〜9f,9x,10a〜10f,10x スイッチ回路部内の信号配線、91,101 スイッチ回路部内の信号配線を構成する入力信号線、92,102 スイッチ回路部内の信号配線を構成する出力信号線、93,103スイッチ回路部内の信号配線を構成する出力制御信号線、11 接続情報記憶部、12 接続設定信号配線群、121 接続設定信号配線、13 外部端子群、15 バッファ回路群、16 ボンディングパッド群、17 パッケージ内配線群、20,20a〜20f スイッチ回路、201,202,203 スイッチ回路を構成するトランスミッションゲート、51 三値論理バッファ、52 バッファ、60 回路基板、61 基板配線、501 外部端子群、502 パッド群、503 バッファ回路群、504 接続情報記憶部、505 バッファ回路群、506 パッド群、507 パッド群、508 バッファ回路群。
Claims (7)
- 半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする半導体集積回路装置。 - 半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続させる接続情報を記憶し前記接続情報を出力する接続情報記憶部と、
前記接続情報記憶部の出力する接続情報を入力し、入力した前記接続情報に従い前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする半導体集積回路装置。 - 前記切替部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められていることを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記切替部が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする請求項2記載の半導体集積回路装置。
- 前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする請求項2記載の半導体集積回路装置。
- 前記切替部は、スイッチ回路から構成されていることを特徴とする請求項1または2または3または4または5または6記載の半導体集積回路装置。
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-
2002
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