KR20130007555A - 실리콘 웨이퍼 및 반도체 장치 - Google Patents

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다다히로 오미
아키노부 데라모토
도모유키 스와
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고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
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Abstract

표면에 원자 1 층의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있는 실리콘 웨이퍼에 있어서, 슬립 라인이 존재하지 않는다.

Description

실리콘 웨이퍼 및 반도체 장치{SILICON WAFER AND SEMICONDUCTOR DEVICE}
본 발명은 IC, LSI 등의 반도체 장치를 제조하기 위한 실리콘 웨이퍼에 관한 것이고, 또한 IC, LSI 등의 반도체 장치에 관한 것이다.
IC, LSI 등의 반도체 장치를 제조하기 위한 실리콘 웨이퍼 표면의 요철은, 예를 들어 비특허문헌 1 에 기재되어 있는 바와 같이 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 의 전류 구동 능력을 열화시키는 요인이며, 표면을 최대한 평탄하게 할 것이 요구된다 (비특허문헌 1).
한편, 1200 ℃ 의 Ar 분위기에서 실리콘 웨이퍼를 처리하면 원자 레벨의 스텝 및 테라스 구조가 나타나는 궁극의 평탄 표면을 형성할 수 있는 것이 보고되어 있다 (비특허문헌 2).
T. Ohmi, K. Kotani, A. Teramoto, and M. Miyashita, IEEE Elec. Dev. Lett., 12, 652 (1991). L. Zhong, A. Hojo, Y. Matsushita, Y. Aiba, K. Hayashi, R. Takeda, H. Shirai, and H. Saito, Phy. Rev. B. 54, 2304 (1996).
그러나, 비특허문헌 2 와 같이, 1200 ℃ 의 고온에서 200 ㎜φ와 같은 대구경 실리콘 웨이퍼를 열처리하면, 실리콘 웨이퍼에 슬립 라인이라 불리는 결정 결함이 형성되어, 그 웨이퍼 상에 형성되는 MOSFET 의 수율이 현저하게 저하된다.
도 1(a) 는 본 출원인이 1100 ℃, Ar 분위기에서 실리콘 웨이퍼를 열처리한 경우의 X 선 토포그래피 (X-ray diffraction topography) 해석 결과이다. 흰색 원으로 둘러싼 부분에 슬립 라인이 형성된 것을 알 수 있다.
이와 같이 종래 기술에서는, 표면이 원자 오더로 평탄한 대구경 웨이퍼 상에 양호한 수율로 MOSFET 및 그것으로 구성된 회로를 제조하는 것은 불가능하고, 이들을 양립시키는 것은, 고성능 반도체 장치를 저비용으로 제공하기 위해 유효하다.
본 발명은 상기의 문제를 감안하여 이루어진 것으로, 그 목적은, 표면이 원자 1 층으로 평탄하고, 또한, 대구경으로 한 경우에도 양호한 수율로 MOSFET 및 그것으로 구성된 회로를 제조할 수 있는 실리콘 웨이퍼를 제공하는 것에 있다.
상기한 과제를 해결하기 위해, 본 발명의 제 1 양태에 의하면, 표면에 원자 1 층의 스텝으로 단상 (段狀) 으로 된 복수의 테라스가 형성되어 있는 실리콘 웨이퍼에 있어서, 슬립 라인이 존재하지 않는 것을 특징으로 하는 실리콘 웨이퍼가 얻어진다.
본 발명의 제 2 양태에 의하면, 제 1 양태에 기재된 실리콘 웨이퍼를 사용하여 형성된 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 3 양태에 의하면, 원자 오더의 스텝 및 테라스를 갖고, 또한 슬립 라인이 존재하지 않는 실리콘 기판 상에 형성되어 있는 반도체 장치가 얻어진다.
본 발명의 제 4 양태에 의하면, 900 ℃ 이하, 800 ℃ 이상의 온도, 불활성 가스 분위기에서 실리콘 웨이퍼를 원자 레벨에서 평탄화하는 방법이 얻어진다.
본 발명에 의하면, 표면이 원자 오더로 평탄하고, 또한, 대구경으로 한 경우에도 양호한 수율로 MOSFET 및 그것으로 구성된 회로를 제조할 수 있는 실리콘 웨이퍼를 제공할 수 있다.
도 1 은 실리콘 웨이퍼를 여러 가지 조건에서 열처리했을 때의 X 선 토포그래피 결과를 나타내는 도면이다.
도 2 는 본 실시형태에 관련된 실리콘 웨이퍼의 오프각과 테라스폭의 관계를 나타내는 도면이다.
도 3 은 실시예 1, 4-1 및 비교예 1, 2 의 시료 표면의 AFM 이미지이다.
도 4 는 본 실시형태에 관련된 실리콘 웨이퍼 상에 MOSFET 를 형성한 경우의 일례를 나타내는 평면도이다.
도 5 는 도 4 의 소스-드레인 방향의 단면도이다.
도 6 은 실시예 1 의 열처리시의 온도 프로파일이다.
도 7 은 실시예 5 및 비교예 3 ～ 5 의 산화 전과 산화 후 (처리 전과 처리 후) 의 시료 표면의 AFM 이미지이다.
도 8 은 실시예 6 및 비교예 6 의 드레인 전압-드레인 전류 특성을 나타내는 도면이다.
도 9 는 열처리 장치의 개략을 나타내는 단면도이다.
도 10 은 실시예 4-1 의 시료 표면의 AFM 이미지이다.
도 11 은 누적 고장률 (Cumulative Failure 「％」) 의 평가 결과 (평가 면적 : 1 ㎜ × 1 ㎜) 를 나타내는 도면이다.
도 12 는 누적 고장률 (Cumulative Failure 「％」) 의 평가 결과 (평가 면적 : 4 ㎜ × 4 ㎜) 를 나타내는 도면이다.
이하, 도면에 기초하여, 본 발명의 바람직한 실시형태를 상세하게 설명한다.
맨 처음에, 본 실시형태에 관련된 실리콘 웨이퍼에 대하여 간단히 설명한다.
본 발명의 실리콘 웨이퍼는, 표면에 원자 1 층의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있고, 슬립 라인이 존재하지 않는 것이다.
여기에서, 「슬립 라인」이란, 실리콘 웨이퍼를 열처리했을 때에, 규칙적으로 나열되어 있는 실리콘 원자가 고온 때문에 어긋남으로써 일어나는 「결정 결함」을 의미하며, 예를 들어 도 1(a) 에서 흰색 원으로 둘러싼 부분에 나타내는 바와 같이, 균열과 같은 형상을 갖고 있는 것이다.
즉, 본 발명의 실리콘 웨이퍼는 결정 결함 프리의 구조를 갖고 있다.
또, 표면에 원자 오더의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있는 상태란, 도 2 및 도 3 에 나타내는 상태를 의미한다.
도 2 에서 모식적으로 나타내는 바와 같이, 본 실시형태에 관련된 실리콘 웨이퍼의 표면은 오프각 (θ) 만큼 Just (100) 면으로부터 기울어져 있다.
또한, 도 2 는, 기판 표면의 결정이 (100) 면이며, ＜01-1＞ 방향에 대해, ＜011＞ 방향으로 36 ° 기울어진 방향의 (100) 면에 대해, 오프각으로서 0.06 ° 만큼 면방위를 기울인 경우를 나타내고 있다.
이 상태를 예를 들어 AFM (Atomic Force Microscope) 으로 촬상하면, 도 3 에 나타내는 형상이 관찰된다.
도 2 에 나타내는 바와 같이, 원자 레벨에 있어서는, 기판 표면이 오프각 (θ) 만큼 기울어져 있는 경우에는, 그 표면의 격자점이 상이하다. 이 표면의 격자점이 변환되는 위치가 스텝 SA, SB 가 된다. 이 스텝의 높이는, 실리콘 (100) 표면의 1 원자 스텝인 0.13 ㎚ 이다.
이 때의 스텝과 테라스의 수는, 도 2 에서 나타내고 있는 바와 같이, (1) 식으로 나타낸다.
L = 0.13/tanθ (㎚) … (1)
L : 테라스폭, θ : (100) 면으로부터의 오프각
테라스폭은 원자 레벨에서는 수 원자의 편차가 있다. 그러나, 그 편차는 ㎚ 오더로 작아, 특성에 대한 영향을 무시할 수 있거나, 영향이 작은 범위 내이다. 그 때문에 테라스폭은 실질적으로 동일한 폭이라고 할 수 있다. 또 스텝의 방향도 일직선이 아니라, 원자 레벨에서는 수 원자의 요철이 있지만, 그 요철도 ㎚ 오더로 작아, 특성에 대한 영향을 무시할 수 있거나, 영향이 작은 범위 내이다. 따라서 실질적으로 직선적이며 일 방향이라고 볼 수 있기 때문에, 스텝은 실질적으로 동일 방향으로 형성되어 있다고 할 수 있다. 또, AFM 이미지로부터 얻어진 테라스폭 L 과 X 선 회절 측정에 의해 얻어진 오프각의 관계는 (1) 식의 결과와 잘 일치한다. 즉, 실리콘 표면에 형성되는 스텝은 원자 1 층이다. 또한 오프각도, 동일하게 평균적인 각도로서, 실질적으로 동일한 각도라고 할 수 있다. 이하의 기재에 있어서는, 간단히 스텝 방향은 동일 방향, 테라스폭은 동일 폭, 또 오프각은 동일 각도로 형성되어 있다고 표기한다.
이와 같이, 표면에 원자 1 층의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있고, 또한, 슬립 라인이 존재하지 않는 실리콘 웨이퍼를 얻기 위해서는, 열처리시의 온도를 900 도 이하로 하는 것이 바람직하다. 열처리 온도를 900 ℃ 이하로 함으로써, 실리콘 웨이퍼를 200 ㎜φ 이상의 대구경으로 한 경우에도, 슬립 라인이 없는 웨이퍼가 얻어진다.
단, 그다지 저온에서의 열처리로는 원자 오더로 평탄한 표면이 얻어지지 않기 때문에, 열처리시의 온도는 800 ℃ 이상으로 하는 것이 바람직하다.
이와 같은, 표면에 원자 1 층의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있고, 또한 슬립 라인이 존재하지 않는 실리콘 웨이퍼는, MOSFET 를 형성하는 경우에, MOSFET 의 전류 구동 능력을 열화시키지 않고, 또한 양호한 수율로 MOSFET 를 형성할 수 있다.
여기에서, 본 실시형태에 관련된 실리콘 웨이퍼를 사용한 MOSFET 의 형성 방법에 대하여, 도 4 및 도 5 를 참조하여 설명한다.
먼저, 상기 처리 (900 ℃ 이하에서의 열처리) 가 실시된 반도체 기판 (1) (실리콘 웨이퍼, 실리콘 기판) 의 표면을, 알칼리 용액을 사용하지 않는 세정법에 의해 세정한다.
다음으로, 도 5 에 나타내는 바와 같이, 예를 들어 플라즈마에 의해 발생시킨 산소 라디칼에 의해 기판 표면을 직접 산화시키는 라디칼 산화법에 의해 SiO2 막 (2) 을 형성한 후, CVD 법 등에 의해 SiO2 막 (3) 을 형성한다.
다음으로, 포토리소그래피법 등을 이용하여, MOS 트랜지스터가 제조되는 활성화 영역을 개구한다. 이 때 도 4 에 나타내는 바와 같이, 소스-드레인의 방향으로 스텝이 존재하지 않도록, (캐리어 주행 방향으로 스텝이 교차하지 않도록), 스텝과 평행 방향을 캐리어 주행 방향으로 하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 캐리어 주행 방향에는 러프니스가 매우 작아, 캐리어 이동도가 큰 MOSFET 를 실현할 수 있다.
또한, 도 4 에서는, ＜01-1＞ 방향에 대해, ＜011＞ 방향으로 54 °기울어진 방향으로 소스-드레인을 설정한 경우를 예시하고 있다.
다음으로, 포토레지스트를 마스크 재료로 하여 개구 부분의 SiO2 막 (2) 및 SiO2 막 (3) 을 제거하고, 포토레지스트를 제거한다. 또한, 개구는 트랜지스터를 각각 형성해야 하는 복수 (다수) 의 부분에 형성하는데, 도 4 및 도 5 에서는 그 중 1 개의 개구 부분, 1 개의 트랜지스터를 나타내고 있다. 그 후, 알칼리 용액을 사용하지 않는 세정법으로 노출 반도체 표면을 세정한 후, 라디칼 산화에 의해 게이트 절연막으로서 SiO2 막 (4) 을 형성하고, 게이트 전극 (5) 으로서 다결정 폴리실리콘을 형성한다. 또한, 라디칼 산화법과 같은 등방적 산화법이면 막두께에 상관없이 계면 평탄도는 열화되지 않는다. 또, 게이트 절연막은 라디칼 질화에 의해 형성해도 되고, 라디칼 산화와 라디칼 질화를 조합하여 형성해도 된다.
이 후에는 공지된 MOSFET 형성 방법에 의해 MOSFET 를 형성한다.
구체적으로는, 소스 확산층 (6) 및 드레인 확산층 (7) 의 형성, 층간 절연막 (8) 의 성막, 콘택트홀의 개구, 게이트 취출 전극 (9), 소스 취출 전극 (10) 및 드레인 취출 전극 (11) 을 형성함으로써, 도 5 에 나타내는 MOSFET 를 형성한다.
또한, MOSFET 의 형성 방법은 특별히 한정되지 않는다. 게이트 절연막을 형성하는 방법은, 예를 들어 등방적으로 반도체 기판을 산화시키는 방법이나, 질화시키는 방법을 사용하면 된다. 또 다수 형성된 트랜지스터 사이의 소자 분리 방법은, STI (Shallow trench Isolation), LOCOS (Local Oxidation of Silicon) 법 등을 사용해도 되고, 활성 영역 표면의 세정 방법, 산화막, 질화막 형성 방법도, 막두께가 동일한 정도이면 된다.
이와 같이, 본 실시형태에 의하면, 실리콘 웨이퍼는 표면에 원자 1 층의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있고, 또한 슬립 라인이 존재하지 않도록 구성되어 있다.
그 때문에, 당해 실리콘 웨이퍼를 사용함으로써, 웨이퍼가 대구경 (200 ㎜φ 이상) 인 경우에도 양호한 수율로 MOSFET 및 그것으로 구성된 회로를 제조할 수 있다.
실시예
이하, 실시예에 기초하여 본 발명을 더욱 상세하게 설명한다.
＜슬립 라인의 평가＞
표면이 (100) 배향의 실리콘 웨이퍼를 여러 가지 열처리 온도에서 가열한 시료를 제조하여, 슬립 라인의 유무를 평가하였다. 구체적인 순서는 이하와 같다.
(1) 시료의 제조
(실시예 1)
먼저, 구경 200 ㎜φ, 표면이 (100) 배향인 실리콘 웨이퍼를 준비하고, 이하의 순서로 실리콘 웨이퍼 표면의 세정을 실시하였다.
먼저, O3 수 (水) 를 사용하여 실리콘 웨이퍼 표면을 10 분간 세정하고, 희 HF (0.5 wt％) 를 사용하여 1 분간 세정하고, 마지막으로, 초순수 린스를 3 분 실시하였다.
그 후, 실리콘 웨이퍼를 도 9 에 나타내는 열처리 장치 내에 재치 (載置) 하고, 수분이 0.2 ppb 이하, O2 가 0.1 ppb 이하인 Ar 을 20 L/min 흘리면서 열처리 온도 850 ℃, 열처리 시간 180 분의 조건하에서 열처리를 실시하였다.
구체적으로는 먼저 실리콘 웨이퍼가 30 ℃ 인 상태로부터 도 6 에 나타내는 온도 시퀀스로 실리콘 웨이퍼를 850 ℃ 까지 승온시켜, 850 ℃ 에서 180 분 유지하였다. 그 후, 도 6 에 나타내는 온도 시퀀스로 실리콘 웨이퍼가 30 ℃ 가 될 때까지 강온시켰다.
이상의 순서에 의해, 시료를 제조하였다.
(실시예 2)
Ar 유량을 10 L/min, 열처리 시간 (유지 시간) 을 540 분으로 한 것 이외에는 실시예 1 과 동일한 조건에서 시료를 제조하였다.
(실시예 3)
Ar 유량을 10 L/min 으로 처리하고, 열처리 시간 (유지 시간) 을 270 분으로 한 것 이외에는 실시예 1 과 동일한 조건에서 시료를 제조하였다.
(실시예 4-1)
Ar 유량을 10 L/min, 열처리 온도를 900 ℃, 열처리 시간을 (유지 시간) 60 분으로 한 것 이외에는 실시예 1 과 동일한 조건에서 시료를 제조하였다.
(실시예 4-2)
Ar 유량을 14 L/min 으로 하고, 열처리 온도를 800 ℃ 로 하고, 열처리 시간을 (유지 시간) 90 분으로 한 것 이외에는 실시예 1 과 동일한 조건에서 시료를 제조하였다.
(비교예 1)
Ar 유량을 10 L/min, 열처리 온도 (유지 온도) 를 1100 ℃, 열처리 시간 (유지 시간) 을 60 분으로 한 것 이외에는 실시예 1 과 동일한 조건에서 시료를 제조하였다.
(비교예 2)
Ar 유량을 10 L/min, 열처리 온도 (유지 온도) 를 1200 ℃, 열처리 시간 (유지 시간) 을 60 분으로 한 것 이외에는 실시예 1 과 동일한 조건에서 시료를 제조하였다.
(2) 시료의 평가
X 선 토포그래피 (X-ray diffraction topography) 를 사용하여, 제조한 시료의 슬립 라인의 유무를 평가하였다. 또한, 평가에는 리가쿠 전기사 제조 RU-300 을 사용하여, 투과 X 선의 토포그래피로부터, 슬립 라인의 유무를 평가하였다.
또, 시료의 표면을 AFM (세이코인스트루사 제조 SPI400) 을 사용하여 관찰하였다. 시료의 오프각 및 방향은 X 선 회절 장치 (PANalitycal 사 제조 X'pert Pro) 를 사용하여 계측하였다.
평가 결과를 표 1 에, 실시예 1, 2, 4 (4-1, 4-2) 및 비교예 1 의 투과 X 선 토포그래피를 도 1 에 나타낸다.
또, 실시예 1, 4-1, 비교예 1, 2 의 AFM 이미지를 도 3 에 나타낸다.
또한, 실시예 4-2 의 AFM 이미지를 도 10 에 나타낸다. 상단, 하단, 좌단, 우단의 AFM 이미지는, 각각 웨이퍼의 에지로부터 5 ㎜ 의 장소에서의 것으로, 중앙의 AFM 이미지는 중앙부 (웨이퍼 에지로부터 100 ㎜) 에서의 것이며, 중앙부와 상단, 하단, 좌단, 우단 각각과의 사이의 AFM 이미지는, 각각 웨이퍼의 에지로부터 50 ㎜ 의 장소에서의 것이다.
Figure pct00001
표 1, 및 도 1, 도 10 으로부터 명백한 바와 같이, 900 ℃ 이하에서 열처리 한 시료 (실시예 1 ～ 4 (4-1, 4-2)) 는 모두 슬립 라인이 나타나지 않고, 열처리에 의한 결정 결함이 생기지 않은 것을 알 수 있었다. 또한, 그 밖의 면 결함이나 점 결함도 관찰되지 않았다.
한편, 비교예 1, 2 는 슬립 라인이 관찰되고 (도 1(a) 참조), 열처리에 의해 결정 결함이 생긴 것을 알 수 있었다.
또, 도 3, 도 10 으로부터 명백한 바와 같이, 어느 시료도, 표면에 원자 오더의 스텝으로 단상으로 된 복수의 테라스가 형성되어 있는 것이 관찰되어, 원자 오더로 평탄한 표면이 얻어진 것을 알 수 있었다.
＜라디칼 산화에 의한 표면 요철의 평가＞
얻어진 시료의 표면에 여러 가지 처리를 실시하여, 평탄면의 형상을 평가하였다. 구체적인 순서는 이하와 같다.
(1) 시료의 제조
(실시예 5)
실시예 1 의 시료에 대해 토쿄 일렉트론사 제조 마이크로파 여기 플라즈마 장치를 사용하여 온도 400 ℃, 133 Pa, Kr/O2 의 유량비 98/2 의 조건에서 라디칼 산화를 실시하여, 6 ㎚ 의 산화층을 형성하였다.
그 후에 36 wt％ HCl 과 50 wt％ HF 를 19/1 로 혼합한 용액을 사용하여 산화막을 제거하였다.
또한, 산화막이 제거되었는지의 여부는 소수성이 된 것을 확인함으로써 판단하였다.
(비교예 3)
실시예 1 의 시료에 대해 토쿄 일렉트론사 제조 α-8 을 사용하여 O2 분위기하에서, 온도 900 ℃ 에서 10 분간, 시료를 가열함으로써 표면을 열산화시켜, 6 ㎚ 의 산화층을 형성하였다.
그 후에 36 wt％ HCl 과 50 wt％ HF 를 19/1 로 혼합한 용액을 사용하여 산화막을 제거하였다.
또한, 산화막이 제거되었는지의 여부는 소수성이 된 것을 확인함으로써 판단하였다.
(비교예 4)
실시예 1 의 시료에 대해 토쿄 일렉트론사 제조 α-8 을 사용하여 O2 분위기하에서, 1000 ℃ 에서 10 분간, 시료를 가열함으로써 표면을 열산화시켜, 17 ㎚ 의 산화층을 형성하였다.
그 후에 36 wt％ HCl 과 50 wt％ HF 를 19/1 로 혼합한 용액을 사용하여 산화막을 제거하였다.
또한, 산화막이 제거되었는지의 여부는 소수성이 된 것을 확인함으로써 판단하였다.
(비교예 5)
실시예 1 의 시료에 대해 36 wt％ HCl 과 50 wt％ HF 를 19/1 로 혼합한 용액으로 1 분 세정을 실시하고, 그 후에 초순수 린스를 5 분간 실시하였다 (즉, 표면을 산화시키지 않았다).
(2) 시료의 평가
다음으로, 실시예 5 및 비교예 3 ～ 5 의 산화 전후 (비교예 5 는 세정 전후) 의 표면 형상을 AFM 으로 관찰하였다. 결과를 도 7 에 나타낸다. 또한, 도 7 의 AFM 이미지는 가로세로 1 ㎛ 이다.
도 7 에 나타내는 바와 같이, 라디칼 산화를 실시한 시료 (실시예 5) 는 산화 후에도 표면의 스텝과 테라스가 명확하게 나타나 있어, 원자 오더에서의 표면의 평탄성이 유지되어 있는 것을 알 수 있었다.
한편, 열산화를 실시한 시료 (비교예 3, 4) 는 스텝과 테라스가 불명료하게 되어 있어, 원자 오더에서의 표면의 평탄성이 악화되어 있는 것을 알 수 있었다.
＜MOSFET 의 전류 전압 특성의 평가＞
이하에 나타내는 순서로 도 4 및 도 5 에 나타내는 MOSFET 를 제조하여, 드레인 전류-드레인 전압 (ID-VD) 특성을 평가하였다.
(1) 시료의 제조
(실시예 6)
먼저, 실시예 1 의 시료의 표면을, T. Ohmi, "Total room temperature wet cleaning Si substrate surface," J. Electrochem. Soc., Vol. 143, No. 9, pp. 2957-2964, Sep. 1996. 에 기재된 알칼리 용액을 사용하지 않는 세정법에 의해 세정하였다.
다음으로 플라즈마에 의해 발생시킨 산소 라디칼에 의해 기판 표면을 직접 산화시키는 라디칼 산화법에 의해, 온도 400 ℃ 의 조건에서 7 ㎚ 의 SiO2 막 (2) 을 형성한 후, CVD 법에 의해 300 ㎚ 의 SiO2 막 (3) 을 형성하였다.
다음으로, 포토리소그래피법에 의해, MOS 트랜지스터가 제조되는 활성화 영역을 개구하였다.
다음으로, 포토레지스트를 마스크 재료로 하여 HCl/HF = 19/1 의 용액으로 개구 부분의 SiO2 막 (2) 및 SiO2 막 (3) 을 제거하고, 포토레지스트를 H2SO4/H2O2 = 4 ： 1 용액으로 제거하였다. 그 후, 상기 서술한 알칼리 용액을 사용하지 않는 세정법으로 노출 반도체 표면을 세정한 후, 라디칼 산화에 의해 게이트 절연막으로서 SiO2 막 (4) 을 5.6 ㎚ 형성하고, 게이트 전극 (5) 으로서 다결정 폴리실리콘을 형성하였다. 이 후에는, 공지된 수법에 의해 소스 확산층 (6) 및 드레인 확산층 (7) 의 형성, 층간 절연막 (8) 의 성막, 콘택트홀의 개구, 게이트 취출 전극 (9), 소스 취출 전극 (10) 및 드레인 취출 전극 (11) 의 형성을 실시하여, 도 5 에 나타내는 MOSFET 이 완성되었다.
(비교예 6)
평탄화 처리를 실시하지 않고, Ra = 0.06 ㎚ 로 한 것 이외에는 실시예 5 와 동일한 조건에서 MOSFET 를 제조하였다.
(2) 시료의 평가
제조한 시료에 -3 V ～ 3 V 의 범위에서 0.5 V 단위로 드레인 전압을 인가하여, 드레인 전류를 측정하였다.
결과를 도 8 에 나타낸다.
도 8 로부터 명백한 바와 같이, 평탄한 계면을 갖는 실시예 6 의 MOSFET 이 동일한 게이트 전압, 드레인 전압시에 비교예 6 보다 큰 드레인 전류가 흐르고 있어, 양호한 MOSFET 이 형성되어 있는 것을 알 수 있었다.
＜누적 고장률 (Cumulative Failure 「％」) 의 평가＞
도 11 은, 평가 면적을 1 ㎜ × 1 ㎜ 로 설정하여, 누적 고장률의 평가를 실시한 결과를 나타내는 도면이다. 가로축은, 파괴까지 흐르는 전하량 (charges to breakdown) Qbd 이며, 세로축은 누적 고장률이다. 그래프가 오른쪽 가까이에 있을수록, 성능이 양호해진다.
도 11 중, (a) 는 열처리 온도를 1100 ℃ 로 설정하여 표면을 원자 레벨에서 평탄하게 한 경우, (b) 는 열처리 온도를 800 ℃ 로 설정하여 표면을 원자 레벨에서 평탄하게 한 경우, (c) 는 원자 레벨에서 평탄화하는 처리를 실시하지 않은 경우, (d) 는 평탄화 처리를 실시한 후에 APM 에 의해 표면 러프니스를 증대시킨 경우로, 각각의 시료에 라디칼 산화법에 의해 5.8 ㎚ 의 산화막을 형성하여 MOS 다이오드를 제조하여 측정한 결과를 각각 나타낸다.
도 11 에 나타내는 결과로부터, Qbd 가 러프니스가 큰 것, 즉 (c), (d) 에 비해 평탄화된 것, 즉 (a), (b) 쪽이 커져 있는 것을 알 수 있다.
도 12 는, 평가 면적을 4 ㎜ × 4 ㎜ 로 설정하여, 누적 고장률의 평가를 실시한 결과를 동일하게 나타내는 도면이다.
도 12 중, (a) 는 열처리 온도를 1100 ℃ 로 설정하여 표면을 원자 레벨에서 평탄하게 한 경우, (b) 는 열처리 온도를 800 ℃ 로 설정하여 표면을 원자 레벨에서 평탄하게 한 경우, (c) 는 원자 레벨에서 평탄화하는 처리를 실시하지 않은 경우로, 각각의 시료에 라디칼 산화법에 의해 5.8 ㎚ 의 산화막을 형성하여 MOS 다이오드를 제조하여 측정한 결과를 각각 나타낸다.
도 12 에 나타내는 결과로부터, 큰 면적의 시료로 평가를 실시하면, 평탄화 처리를 실시함으로써 초기 고장이 없어진 것을 알 수 있다.
산업상 이용가능성
상기 서술한 실시형태에서는, 본 발명을 MOSFET 에 사용한 경우에 대해서만 설명했지만, 본 발명은 전혀 이것에 한정되지 않고, 평탄한 표면을 갖는 실리콘 웨이퍼를 사용한 모든 구조에 적용할 수 있다.

Claims (8)

  1. 표면에 원자 1 층의 스텝으로 단상 (段狀) 으로 된 복수의 테라스가 형성되어 있는 실리콘 웨이퍼에 있어서, 슬립 라인이 존재하지 않는 것을 특징으로 하는 실리콘 웨이퍼.
  2. 제 1 항에 있어서,
    구경이 200 ㎜φ 이상인 것을 특징으로 하는 실리콘 웨이퍼.
  3. 제 1 항 또는 제 2 항에 있어서,
    900 ℃ 이하의 온도, 불활성 가스 분위기에서 열처리된 것을 특징으로 하는 실리콘 웨이퍼.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    표면의 면방위가 (100) 결정면인 것을 특징으로 하는 실리콘 웨이퍼.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 실리콘 웨이퍼를 사용하여 형성된 것을 특징으로 하는 반도체 장치.
  6. 원자 1 층의 스텝 및 테라스를 갖고, 또한 슬립 라인이 존재하지 않는 실리콘 기판 상에 형성되어 있는, 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    900 ℃ 이하의 온도에서, 불활성 가스 분위기에서 제조되고, 라디칼 산화 및/또는 라디칼 질화에 의해 게이트 절연막을 형성한, 반도체 장치.
  8. 900 ℃ 이하의 온도, 불활성 가스 분위기에서 실리콘 웨이퍼를 원자 레벨에서 평탄화하는 방법.
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