KR20170085443A - 구조의 표면을 평활화하는 프로세스 - Google Patents

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Abstract

본 발명은 열처리 동안 불활성 또는 환원 가스 흐름 및 고온에 실리콘-온-인슐레이터(silicon-on-insulator) 구조의 표면의 노출을 포함하는, 실리콘-온-인슐레이터 구조(11)를 평활화(smoothing)하는 프로세스에 관한 것이며, 이 프로세스는,
제1 온도 및, 제1 유량에 의해 정의되는 제1 가스 흐름 하의 제1 열처리 단계 및
제1 온도보다 낮은 제2 온도 및, 제1 유량보다 낮은 제2 유량에 의해 정의된 제2 가스 흐름 하의 제2 열처리 단계를 포함한다는 것에 주목할만 하다.

Description

구조의 표면을 평활화하는 프로세스{PROCESS FOR SMOOTHING THE SURFACE OF A STRUCTURE}
본 발명은 유용한 반도체 층, 유전체 층 및 캐리어 기판을 연속적으로 포함하는 구조를 제조하는 프로세스에 관한 것이다. 본 발명은 특히, 유용한 층의 표면을 평활화(smoothing)하는 프로세스에 관한 것이다. 이러한 구조들은 특히, 마이크로일렉트로닉스(microelectronics), 마이크로메카닉스(micromechanics), 포토닉스(photonics) 등의 분야들에 적용 가능하다.
표면 반도체 층, 유전체 층 및 캐리어 기판을 연속적으로 포함하는 중간 구조가 형성되도록 허용하는 다양한 프로세스들이 종래 기술로부터 공지되어 있다. 이는 예를 들어, 층-이송(layer-transfer) 제조 프로세스(예컨대, Smart Cut™ 또는 Eltran™란 이름으로 알려진 프로세스) 또는 심지어 산소-주입 제조 프로세스(SIMOX(Separation by Implantation of Oxygen)로 알려짐)의 과제일 수 있다.
이러한 중간 구조는 후속 마무리 단계 동안 표면층을, 특히 평균 두께, 두께 균일성(thickness uniformity), 거칠기(roughness), 결정 품질(crystal quality) 등의 견지에서 모든 기대 특성을 갖는 유용한 층(useful layer)으로 변환하기 위해 다양한 처리를 거친다.
이러한 공지된 프로세스들은 특히, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조의 제조에 사용된다. 이 경우, 유용한 층이 될 표면층 및 캐리어는 통상적으로 실리콘 및 이산화규소의 유전체 층으로 구성된다.
이러한 SOI 구조는 매우 정확한 규격을 충족해야 한다. 이는 특히 유용한 층의 최종 거칠기 및, 유용한 층 및 하부 유전체 층의 두께 균일성에 대한 것이다. 이러한 규격의 충족은 유용한 층 내에 그리고 그 상에 형성될 반도체 디바이스의 양호한 동작을 위해 요구된다.
중간 구조에 적용되는 표준 마무리 처리 중에서, 일반적으로 1100℃를 초과하는 고온으로 된 불활성 또는 환원 분위기에 표면층을 노출시키는 것인 평활화 어닐링 처리가 알려져 있다. 이 처리는 그 중에서도, 표면 재구성에 의해, 고온 분위기에 노출된 층의 거칠기가 감소되도록 허용한다.
이러한 어닐링 동작들은 노(furnace)의 열적 균질성을 촉진시키기 위해 제어된 불활성 또는 환원 가스 흐름 하에서 복수의 SOI 구조를 동시에 처리하기에 적합한 노에서 수행될 수 있다. 이 가스는, 실리콘과 반응할 수 있는 임의의 오염물(O2, H2O, CO2 등)이 표면 평활화를 방해하기 때문에 극도로 순수(1ppm 미만의 불순물들)하게 되도록 필터링된다. 불완전한 평활화는 유용한 층의 표면에서 어느 정도의 잔류 또는 비-균일한 거칠기를 특징으로 한다.
거칠기 측정은 일반적으로 원자 현미경(atomic force microscope; AFM)을 사용하여 수행된다는 것이 상기될 것이다. 이러한 타입의 장치를 통해, 거칠기는 AFM 현미경의 팁(tip)에 의해 스캔된 표면들 상에서, 1x1 μm2 내지 10x10 μm2 그리고 일반적으로 50x50 μm2 또는 심지어 100x100 μm2 미만의 범위에서 측정된다. 다른 방법들, 특히 "헤이즈(haze)" 측정에 의해 표면 거칠기를 측정하는 것이 또한 가능하다. 이 방법은 특히, 유용한 층의 전체 표면에 걸친 거칠기의 균일성을 신속하게 특징화하는 이점을 갖는다. ppm 단위로 측정된 이러한 "헤이즈"는 특징화되는 표면의 광학 반사 특성을 사용하는 방법에서 파생되며, 그의 미세거칠기(microroughness)로 인해 표면에 의해 산란된 광 신호에 대응한다. 본문에서 개시될 "헤이즈" 값은 임의의 단위로 표현되며 동일한 프로토콜에 따라 그리고 동일한 디바이스에 의해, 이 경우에는 KLA Tencor Surfscan SP(등록 상표) 유형의 기구에 의해 측정된다고 특정된다.
얇은 표면층을 갖는 SOI 구조의 표면을 평활화하는데 사용되는 어닐링 시간 범위 및 고온에서, 하부 산화물 층의 용해 현상이 발생할 수 있다. 용해 현상은 특히, 저널 Solid State Phenomena, vol. 156-158(2010) p.69 내지 76에서 나타나는, O. Kononchuck 등의 "CMOS 응용을 위한 SOI 기술의 새로운 동향(Novel trends in SOI technology for CMOS applications)" 문서에서 보고된다. 이 문서는 특히, 고온 불활성 또는 환원 처리 분위기에서, 유전체 층의 산소 원자는, 불활성 가스 흐름에 의해 노의 분위기로 배출(evacuate)되는 휘발성 종(기체 일산화규소(SiO))을 생성하도록 표면층을 통해 확산되고 그 표면과 반응할 수 있다는 것을 설명한다. 이 문서는 또한, 얇은 표면층을 갖는 SOI 구조의 경우, 표면층을 통한 산소의 확산은 구조의 표면으로부터 휘발성 종을 배출시키는 능력에 의해 제한되며, 이에 따라 용해 현상의 정도는 표면 부근에서 노의 분위기의 가스 속도와 국부적으로 연관된다는 것을 설명한다.
열처리 동안 표피층의 표면에서 기체 일산화규소(SiO2)가 축적되는 경우, 그것은 이에 따라 용해를 국부적으로 늦추고, 이는 최종 생성물 상에서 표면층과 유전체 층의 두께의 차이로 이어지며, 이는 특히 해롭다. SiO의 국부적인 축적을 제한하기 위해, 노에서 순환하는 불활성 또는 환원 가스 흐름을 통해 SiO가 정밀하게 배출되기 때문에 노에서 높은 가스 흐름을 유지할 필요가 있다.
본 출원인은 고온에서 그리고 높은 불활성 또는 환원 가스 흐름 하에서 평활화 열처리 동안 노에서의 가스 흐름의 제어된 균일성 및 순도에도 불구하고, 특정한 SOI 구조가 예상된 레벨보다 큰 "헤이즈" 레벨을 갖는다는 것을 관찰하였다. 이는 도 1에서 예시된 바와 같이, 이러한 구조의 에지에서 특히 그러하다. 높은 잔여 거칠기의 주변 구역(100)은 유용한 층 상에 존재하며 : 이들은 더 높은 거칠기를 나타내는 더 어두운 영역에 의해 도 1의 "헤이즈" 맵핑 상에서 도시된다(매핑의 중앙 부분은, 더 높은 거칠기에 대응하는 것이 아니라 사용된 측정 방법의 인공물에 대응하는, "헤이즈 크로스(haze cross)"로서 또한 알려진 나비 날개들(butterfly wings)의 형태로 더 어두운 영역을 갖는다는 것에 유념함). 주변 구역들(100)은 SOI 구조의 표면의 표면 거칠기 및 그의 균일성이 핵심 파라미터들인 최종 생성물에 대한 문제점이다.
따라서, 종래 기술에 따른 평활화 어닐링 동작은, (용해와 연관된 휘발성 종의 충분한 배출로 인하여) SOI 구조의 표면을 대체로 평활화하여, 최종 SOI 구조의 양호한 두께 균일성을 보장하는 것을 가능케 하지만, 특정 처리된 구조 상에서, 최종 생성물의 거칠기 규격과 호환 불가능한 잔여 거칠기의 주변 구역(100)을 생성한다.
본 발명의 하나의 목적은 이에 따라 종래 기술의 단점을 제거하는 프로세스를 제안하는 것이다. 본 발명의 하나의 주제는 특히, 표면층 및 매립된 유전체의 두께 균일성을 저하시킴 없이, 잔여 거칠기의 주변 구역들의 출현(appearance)을 제한하는 것을 가능하게 하는 실리콘-온-인슐레이터(silicon-on-insulator) 구조의 표면을 평활화하는 프로세스이다.
본 발명은 열처리 동안 불활성 또는 환원 가스 흐름 및 고온에 실리콘-온-인슐레이터(silicon-on-insulator) 구조의 표면의 노출을 포함하는, 구조를 평활화(smoothing)하는 프로세스에 관한 것이며, 이 프로세스는 제1 온도 및 제1 유량에 의해 정의된 제1 가스 흐름 하의 제1 열처리 단계를 포함한다. 이 프로세스는, 그것이 또한 제1 온도보다 낮은 제2 온도 및 제1 유량보다 낮은 제2 유량에 의해 정의된 제2 가스 흐름 하의 제2 열처리 단계를 포함한다는 것에 주목할만하다.
프로세스의 제1 단계는 균일한 용해 현상과 동시에 효과적인 표면 평활화를 가능케 한다. 프로세스의 제2 단계 동안, 표면의 평활화가 또한 수행될 수 있으며, 제1 단계 동안 생성된 잔여 거칠기의 주변 구역들을 정류(rectify)할 수 있다. 제2 열처리의 온도 조건들은 용해 현상이 매우 느리거나 심지어 존재하지 않도록 하며, 이는 가스 흐름을 감소시키고 이에 따라 (특히, 잔여 거칠기의 상기 주변 구역을 생성시킴으로써) 평활화를 방해할 수 있는, 노 내로 주입된 오염물을 제한하는 것을 가능하게 하고: 프로세스의 제2 단계는 이에 따라, 표면층 및 매립된 유전체의 두께 균일성을 저하시킴 없이, 특히 주변 구역들에서 표면의 평활화를 개선하는 것을 가능하게 한다.
단독으로 또는 결합하여 취해지는 본 발명의 유리한 특징들에 따라:
프로세스는 캐리어 기판 상에 배치되는 유전체 층 상에 배치되는 얇은 표면층을 포함하는 SOI 구조를 공급하는 예비 단계를 포함하며, 표면층은 500nm 미만의 두께를 갖고;
제1 온도는 1150℃ 내지 1170℃인 임계 온도보다 높고 제2 온도는 상기 임계 온도보다 낮고;
제1 온도는 1160℃ 내지 1200℃, 바람직하게는 1170℃ 내지 1200℃이고;
제2 온도는 1130℃ 내지 1170℃, 바람직하게는 1130℃ 내지 1160℃이고;
제2 열처리 단계는 주어진 지속기간 동안 제2 온도를 유지(hold)하고;
유지의 지속기간은 1분 내지 2시간이고;
제2 열처리 단계는 제2 온도로부터 시작하여, 0.1℃/분 내지 20℃/분의 온도 감소 램프(temperature decrease ramp)를 포함하고;
제1 유량은 20 slm 초과이고;
제2 유량은 15 slm 미만이고;
불활성 가스는 아르곤 또는 아르곤 및 수소의 혼합물로부터 선택되고;
제1 열처리 단계 및 제2 열처리 단계는 동일한 열처리 동안 함께 연관된다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여 주어진 본 발명의 이하의 상세한 설명으로부터 명백해질 것이다.
- 도 1은 잔여 거칠기의 주변 구역들을 포함하는 SOI 구조의 표면 상에서 측정된 "헤이즈(haze)" 맵핑을 나타낸다.
- 도 2는 Smart Cut® 프로세스에 따라 SOI 구조를 제조하는 단계를 나타낸다.
- 도 3은 종래 기술의 평활화 프로세스 이후에 각각의 SOI 구조 상에서 측정된 최대 거칠기 레벨의 그래프를 나타낸다.
- 도 4는 본 발명에 따른 평활화 프로세스 이후에 각각의 SOI 구조 상에서 측정된 최대 거칠기 레벨의 그래프를 나타낸다.
- 도 5는 본 발명에 따른 평활화 프로세스 이후에 각각의 SOI 구조 상에서 측정된 최대 거칠기 레벨의 그래프를 나타낸다.
도 2는 Smart Cut® 프로세스의 일 실시 예에 따라 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조(11')를 제조하는 단계를 나타낸다. 실리콘 도너 기판(silicon donor substrate, 1)은 SOI 구조의 장래에 매립될 유전체 층(2)의 크기를 증가시키도록 열 산화 단계(도 2a)를 거친다. 산화물의 두께는 예를 들어, 수 나노미터 내지 수백 나노미터에서 변동될 수 있다. 도너 기판(1)에는 그 후 경 이온(light ions, 3)이 주입된다(도 2b). 예로서, 장래의 실리콘 표면층(future silicon surface layer)의 원하는 두께에 적합한 에너지로 헬륨(1e16/cm2) 및 수소(1e16/cm2)의 공동 주입(co-implantation)이 수행될 수 있다. 이 주입 단계는 도너 기판(1)에 매립된 취약 평면(buried fragile plane)(4)을 형성한다. 주입된 도너 기판(1)은 그 후, 예를 들어, 분자 접착(molecular adhesion)에 의한 결합에 의해 캐리어 기판(5)과 어셈블리된다(도 2c). 예를 들어, 350-600℃의 온도 범위에서의 분리 어닐링 동작(detachment annealing operation)은, 매립된 취약 평면(4)에서 도너 기판(1)의 분리를 발생시키기 위해, 매립된 취약 평면(4)에서의 캐비티(cavities)의 크기를 증가시키는 것을 가능하게 한다. 중간 SOI 구조(intermediate SOI structure, 11)가 그 후 형성되며(도 2d) : 이는 캐리어 기판(5) 어셈블리된 유전체 층(2) 상에 배치되는, 도너 기판(1)으로부터 발생한 표면층(10)을 포함한다. 이 단계에서, 표면층(10)의 표면은 거칠다(예를 들어, 대략 3 내지 10nm RMS - AFM 측정). 이러한 표면층(10)이 마이크로전자 애플리케이션들과 호환 가능하기 위해서, 거칠기를 0.05 내지 0.5 nm RMS(AFM 측정) 정도의 값으로 SOI 구조의 전체 표면에 걸쳐 균일하게 감소시킬 필요가 있다.
이를 위해, 다양한 처리, 특히 희생 산화(sacrificial oxidation) 및 화학 기계적 폴리싱(chemical mechanical polishing)의 단계들이 수행될 수 있다. 그럼에도, 얇은 표면층(thin surface layers, 10)(예를 들어, 500nm 미만 또는 심지어 300nm 미만의 두께를 가짐)에 있어서, 특히, 기판 상의 두께 균일성이 중요하고(통상적으로 PV(peak-to-valley) < 3nm), 폴리싱은 거칠기를 감소시키는데 효과적이지만 최종 SOI 구조(11')의 규격(specifications)과 호환되기에 너무 높은 제거 비-균일성(non-uniformity of removal)에 시달린다는 것이 드러났다.
따라서, 유용한 층(useful layer, 10')(도 2e)의 최종 두께의 더 큰 균일성을 획득하는 것을 가능하게 하는 평활화 열처리를 적용하는 것이 특히 유리하다.
이러한 평활화 열처리 동안, 중간 SOI 구조(11)의 표면은 통상적으로 1100℃ 초과의 온도에서 불활성(inert) 또는 환원(reducing) 가스 흐름에 노출되며 : 이러한 조건들 하에서, 실리콘 원자의 표면 이동성(surface mobility)은 높고, 이는 노출된 표면층(10)의 표면의 평활화로 이어진다. 온도가 높을수록 표면의 평활화가 더 빠르고 효과적이다. 구조가 노출되는 불활성 또는 환원 분위기는, 우선적으로 아르곤 또는 아르곤 및 수소의 혼합물(예를 들어, < 1% 수소)로 구성된다.
이러한 열처리들은 유리하게는, 복수의 중간 SOI 구조(11)를 포함할 수 있는 대형 노(furnaces)에서 수행된다.
본 출원인은, 노 내로 가스를 주입하는 부근에 배치되는 특정 SOI 구조는, 노의 나머지부분(rest)에서 획득된 레벨보다 큰 "헤이즈(haze)" 레벨을 갖는다는 것을 관찰했다. 이는 (도 1에서 도시된)구조의 에지에서 특히 그러하다. 유용한 층(10') 상의 높은 잔여 거칠기(residual roughness)의 주변 구역(100)은, SOI 구조(11')의 표면에서 표면 거칠기 및, 그의 표면의 균일성이 핵심 파라미터인 최종 생성물에 대한 문제점이다.
이 잔여 거칠기는 "헤이즈" 맵핑(도 1) 상에서, 그리고 평활화 처리 이후 각각의 SOI 구조(11')에서 측정된 최대 "헤이즈" 값으로부터 식별될 수 있다. 도 3은 y-축 상에서, 노 내의 다양한 위치(x-축)에 배치되는 구조들 상에서 측정된 최대 "헤이즈"(maximum "haze")값을 나타낸다. 포지션들(74 내지 86)에서의 구조들은 다른 포지션들에 비해 더 높은 "헤이즈" 레벨을 갖는다는 것이 명확히 나타나며, 특히 0.17(임의의 단위들(arbitrary units)) 보다 더 큰 "헤이즈" 레벨들은 목표되는 애플리케이션들(targeted applications)과 호환되지 않는다.
다양한 테스트들로부터, 바람직하게는, SOI 구조의 에지에서 이러한 잔여 거칠기의 구역(100)은, 심지어 매우 적은 양의 오염물(예를 들어, O2, H2O, CO2 등)을 포함하는 신선한 가스에 대한 이러한 에지의 노출에 기인한다는 것을 본 출원인은 추론하였다. 구체적으로, 이러한 유형의 오염물의 존재는 표면에서 실리콘 원자의 이동성을 국부적으로 차단함으로써 평활화 현상을 방해한다. 주변 구역(100)은 그 후 처리된 유용한 층(10') 상에 남아있으며, 이 구역에서, 거칠기는 기대 레벨(expected level)보다 크며, 이는 최종 SOI 구조(11')가 목표되는 애플리케이션들과 호환 불가능하게 한다.
본 발명에 따라 SOI 구조(11)를 평활화하는 프로세스는, 열처리 동안, 구조(11)의 표면을, 불활성 또는 환원 가스 흐름 및 고온에 노출시키는 것을 포함한다. 그것은 제1 온도의 그리고 제1 유량에 의해 정의된 제1 가스 흐름 하의 열처리의 제1 단계를 포함한다. 이 제1 단계 동안, 표면층(10)의 표면의 제1 평활화는 하부의 산화물 층(2)의 제1 용해(dissolution)와 함께 일어난다. 제1 온도는, 고온의 범위로부터, 특히, 1160℃ 내지 1200℃, 바람직하게는, 1170℃ 내지 1200℃에서 선택된다. 이에 따라 이는, 표면 평활화가 실리콘 표면층 상에서 유효한 열 처리 범위(thermal budget range)에 있고; 제1 평활화는, 바람직한 공간 빈도(spatial frequencies)의 전체 범위에 걸쳐, 적당히 짧은 시간에(이는 1200℃에서 5분 내지 1170℃에서 약 2시간의 범위에 있을 수 있음), 0.1nm 내지 수 마이크론까지 표면층(10)의 표면의 거칠기를 감소시키는 것을 가능하게 한다.
상술한 바와 같이, 이 고온의 범위 내에서, 매립된 산화물 층(2)의 용해 현상이 발생할 수 있다. 이에 따라, 표면층(10) 및 유전체 층(2)의 두께 균일성의 저하를 방지하기 위해, 평활화 어닐링 동작 동안, 용해 현상에 의해 형성된 SiO 휘발성 종(volatile species)을 배출시키기에 충분한 가스 흐름을 유지하는 것이 중요하다.
이 제1 단계 동안, 노의 가스 흐름은 산화물 층(2)의 용해 현상과 연관되는 휘발성 종의 임의의 축적을 방지하기 위해, 높은 제1 유량으로 유지된다. 바람직하게는, 제1 가스 유량은 20 slm(standard litres per minute)보다 크다. 이에 따라 용해 현상은 표면층(10) 및 매립된 산화물 층(2)의 두께 균일성이 목표하는 애플리케이션과 호환 불가능하게 하는 지점까지 이들을 악화시키지 않기에 충분히 균질적(homogeneous)이다.
본 발명에 따른 평활화 프로세스의 이러한 제1 열처리 단계는, 표면층(10)의 거칠기의 큰 부분을 제거하고, 노에서 처리되는 모든 구조 상에서 양호한 평균 거칠기 레벨을 달성하는 것을 가능하게 한다. 그럼에도, 특히, 노의 내부로 가스가 주입되는 부근에 배치되는 SOI 구조 상에 잔여 거칠기의 주변 구역(100)이 남아있고 : 이 국부적인 잔여 거칠기는 상기 SOI 구조가 기대 규격과 호환 불가능하게 한다(이 구조 상의 최대 "헤이즈" 값은 0.17(a.u.)을 초과함).
이에 따라, 본 발명에 따른 평활화 프로세스는, 제1 온도보다 낮은 제2 온도 및, 제1 유량보다 낮은 제2 유량에 의해 정의된 제2 가스 흐름 하의 제2 열처리 단계를 포함한다. 이 제2 단계 동안, 표면층(10)의 표면의 제2 평활화가 일어난다. 제2 온도는 제1 온도보다 낮은데; 특히, 1130℃ 내지 1170℃, 바람직하게는 1130℃ 내지 1160℃의 온도 범위에서 선택된다. 이에 따라, 이는 표면 평활화가 여전히 활성화되었지만 용해 현상의 동역학(kinetics)이 매우 느린 열 처리 범위에 있다. 표면층(10)의 표면 평활화 및 매립된 산화물 층의 용해의 현상은, 둘 다 열적으로 활성이며, 즉 이들은 온도가 높을수록 빠르다. 평활화 현상은 실리콘 원자의 표면 확산을 위한 활성화 에너지에 의해 정의되는, 2eV와 동일한 열 동역학을 가진다. 용해 현상은 실리콘 내로 산소 원자의 확산을 위한 활성화 에너지에 의해 정의되는, 4eV와 동일한 열 동역학을 가진다. 따라서 용해는 평활화보다 온도에 훨씬 더 민감하다. 따라서, 프로세스의 제2 단계 동안, 1170℃ 미만, 바람직하게는, 1160℃ 미만의 온도에서, 용해는 실질적으로 0(현상의 속도가 매우 낮음)인 반면, 평활화는 그것이 더 높은 온도에서 갖는 효율성보다 더 낮은 효율성을 갖더라고 여전히 중요하다.
이 제2 단계 동안, 노의 가스 흐름은 유리하게는, SOI 구조의 표면과 접촉하는 오염물의 양을 제한하기 위해 제2 저유량(low flow rate)으로 정의된다. 바람직하게는, 제2 가스 유량은 15 slm(standard litres per minute) 미만이고; 유리하게는, 제2 유량은 5 slm 정도이다. 용해 속도가 매우 느리고, 이 단계 동안 SOI 구조(11)의 표면에서의 SiO의 축적은 무시할만하며, 이에 따라 낮은 가스 흐름 조건에도 불구하고, 층의 두께 균일성은 저하되지 않는다.
출원인은 놀랍게도, 본 발명에 따른 평활화 프로세스의 이러한 제2 열처리 단계가, 최종 생성물의 기대 규격과 그것이 호환 가능하게 될 때까지, 잔여 거칠기의 주변 구역(100)의 거칠기 레벨을 상당히 낮추는 것을 가능하게 한다는 것을 관찰하였다. 따라서, 낮은 가스 유량(제2 흐름)에 연관된 오염물의 양의 감소는, 제1 온도보다 낮은 제2 온도에도 불구하고, 평활화 현상이 주변 구역(100) 상에서 양호한 정도의 효과로 일어나는 것을 가능케 한다.
제1 단계 및 제2 단계는, 임계 온도보다 높은 제1 온도 및 임계 온도보다 낮은 제2 온도에서 각각 수행된다. 상기 임계 온도는, 표면층(10)의 두께가 바람직하게는 200nm 내지 500nm인 실리콘-온-인슐레이터(silicon-on-insulator) 구조의 경우, 1150℃ 내지 1170℃이다. 이 범위를 밖의 두께의 경우, 임계 온도는 특히, 표면층(10)의 두께에 관한 용해 현상의 의존성으로 인해 실질적으로 다양할 수 있다.
특히, 다양한 성질의 표면층(10)(예를 들어, SiGe, 탄소-도핑된 Si 등)을 포함하는 다른 구조의 경우, 임계 온도는, 그것이 평활화 현상(원자의 표면 확산) 및 용해 현상(표면층(10)을 통한 산화물의 확산)에 의존하기 때문에, 다양한 온도 범위 내에 있을 수 있다.
본 발명에 따른 평활화 프로세스를 구현하는 제1 방법에 따라, 제1 열처리 단계 및 제2 열처리 단계는, 2개의 상이한 어닐링 동작으로 구성되며, 이들 사이에서 처리된 SOI 구조(11)는 주위 온도로 되돌아간다(return).
본 발명에 따른 평활화 프로세스를 구현하는 제2 방법에 따라, 제1 열처리 단계 및 제2 열처리 단계는 동일한 어닐링 동작 동안 함께 연관된다(linked together). 제1 변형 예에 따라, 제1 단계의 끝에서, 온도는 제1 가스 흐름을 유지하면서 예를 들어, 제1 온도에서 제2 온도로 가는 감소 램프(decrease ramp)를 따른다. 대안적으로, 가스 흐름은 제2 온도가 도달될 때까지 온도의 감소 동안 점진적으로 감소될 수 있다.
제2 단계는 그 후 제2 가스 흐름 하에서 시작하며, 정의된 지속기간 동안 제2 온도에서 유지된다. 상기 지속기간은 예를 들어, 수 분 내지 수 시간, 특히 5분 내지 2 시간에서 변동될 수 있다.
일 변형 예에 따라, 제2 단계는, 온도가 제1 온도에서 제2 온도로 변할 때 시작된다. 가스 흐름은 그 후 제1 흐름에서 제2 흐름으로 변한다. 제2 단계는 유지되는 것 아니라, 제2 온도로부터 시작하여 예를 들어 0.1℃/분 내지 20℃/분의 온도 감소 램프 동안 발생한다.
용해 현상에 연관된 휘발성 종(SiO)의 축적은 표면층(10)의 두께가 얇을수록 빠르다는 것이 상기될 것이다. 따라서, 본 발명에 따른 평활화 프로세스는, SOI 구조(11)의 표면층(10)이 얇을수록, 그리고 최종 구조(11')의 유용한 층(10') 및 유전체 층(2)의 거칠기 및 두께 균일성 규격이 까다로울수록 유리하다. 바람직하게는, 본 발명에 따른 평활화 프로세스는 500nm 미만의 표면층에 대해 유리하다.
이제 도 4 및 도 5를 참조하여 2개의 구현 예들이 설명될 것이다.
예 1 :
본 발명에 따른 평활화 프로세스는, 300nm 표면층(10), 30nm 매립된 산화물 층(2) 및 캐리어 기판(5)을 포함하는 중간 SOI 구조(11)에 적용된다.
제1 열처리 단계 및 제2 열처리 단계는, 동일한 어닐링 동작에서 함께 연관된다.
제1 열처리 단계는, 그 체적 유량(volumetric flow rate)이 50 slm인 제1 아르곤 흐름 하에서 1175℃(제1 온도)에서 135분 동안 어닐링하는 것이다. 노 내부의 상부 포지션에, 즉 가스의 주입 부근에 위치된 SOI 구조(11)는 잔여 거칠기의 주변 구역(100)의 존재에 연관되는 높은 "헤이즈" 레벨을 갖는다.
도 4의 그래프는, y 축 상에서 각 구조상에서 측정된 최대 "헤이즈" 값을 제시하며, SOI 구조(11)는 노 내부의 다양한 포지션(x-축 상에서)에 위치된다. 점선 곡선은, 프로세스의 제1 열처리 단계와 등가의 어닐링 이후의 최대 "헤이즈" 값에 대응한다. 몇 개의 구조, 특히, 포지션들(85 내지 110)의 구조는, 그 규격이 0.17 미만의 최대 "헤이즈"를 요구하는 목표 애플리케이션과 그것이 호환 불가능하게 하는, 0.15-0.17(a.u.)보다 큰 최대 "헤이즈" 값을 갖는다는 것이 관찰될 수 있다.
제1 단계의 1175℃에서의 유지가 완료되면, 온도는 제1 아르곤 흐름 하에서 하강 램프에 따르고; 평활화 프로세스의 제2 열처리 단계는, 온도가 1160℃(제2 온도)에 도달하자마자 시작되고; 아르곤 흐름은 그 후 5slm의 제2 체적 유량에 의해 정의된다. 이 경우에서 제2 단계는 제2 가스 흐름 하에서 1160℃로부터 시작하는 온도 감소 램프를 포함한다.
노의 출구에서, 처리된 SOI 구조(11')는 제1 열처리 단계 이전의 그의 상태에 비해 크게 개선된 "헤이즈" 레벨을 가지며; 이러한 개선은 특히, 노 내부의 포지션들(70 내지 110)에 위치된 SOI 구조에 대한 주변 구역(100)의 잔여 거칠기의 큰 감소에 대응한다. 실선 곡선은 본 발명에 따른 평활화 프로세스로 처리된 SOI 구조의 최대 "헤이즈" 레벨에 대응한다.
유리하게는, 본 발명에 따른 평활화 프로세스는 처리된 모든 SOI 구조에 걸쳐 거칠기 레벨을 감소시켜, 최대 "헤이즈" 레벨이 0.15(a.u.) 미만의 값으로 낮아지게 되게 하는 것이 관찰되었다.
예 2 :
본 발명에 따른 평활화 프로세스는, 300nm 표면층(10), 30nm 매립된 산화물 층(2) 및 캐리어 기판(5)을 포함하는 중간 SOI 구조(11)에 적용된다.
제1 열처리 단계는, 체적 유량이 25 slm인 제1 아르곤 흐름 하에서 1200 ℃(제1 온도)에서 5분 동안 어닐링하는 것이다. 노 내부의 상부 포지션에, 즉 가스의 주입 부근에 위치된 SOI 구조는 잔여 거칠기의 주변 구역(100)의 존재에 연관되는 높은 "헤이즈" 레벨을 갖는다.
도 5는, 박스 플롯의 형태로, 각각의 구조 상에서 측정된 최대 "헤이즈" 값을 제시하며, SOI 구조는 노 내부의 다양한 포지션들에 위치된다. 좌측 상의 박스는 프로세스의 제1 열처리 단계에 대응하는 어닐링 이후 측정된 최대 "헤이즈" 값에 대응한다. 0.18-0.24(a.u.) 범위 내에서 이 "헤이즈(haze)" 값들의 높은 분산이 관찰될 수 있으며, 이는 대응하는 SOI 구조가, 그 규격이 0.17(a.u.) 미만의 최대 "헤이즈"를 요구하는 목표 "애플리케이션"과 호환 불가능하게 한다.
본 발명에 따른 평활화 프로세스의 제2 열처리 단계는, 그 체적 유량이 5 slm인 제2 아르곤 흐름 하에서 1160℃(제2 온도)에서 2시간 동안 어닐링하는 것이다.
노의 출구에서, 처리된 SOI 구조(11')는 크게 개선된 "헤이즈" 레벨(주변 구역들(100)의 잔여 거칠기의 큰 감소에 대응함)을 갖는다. 도 5의 우측 상의 박스는 본 발명에 따른 평활화 프로세스로 처리된 각각의 SOI 구조 상에서 측정된 최대 "헤이즈" 값을 포함한다. 모든 값이 0.17(a.u.) 아래로 낮아지는 것이 관찰되었으며, 이는 목표 생산물에 대한 기대 "최대 헤이즈" 값이다. 최대 "헤이즈" 값의 분산의 매우 현저한 감소가 또한 관찰되며 : 따라서, 본 발명에 따른 평활화 프로세스는 처리된 모든 SOI 구조에 걸친 거칠기 레벨을 명확히 감소시킨다.
제1 열처리 단계 및 제2 열처리 단계는 동일한 어닐링 동작에서 함께 연관되거나 2개의 별도의 어닐링 동작으로 구성될 수 있다.
물론, 본 발명은 설명된 실시 예 및 예들로 제한되지 않고, 실시 예 변형 예는 청구 범위에 의해 정의된 본 발명의 범위를 벗어나지 않으면 거기에 도입될 수 있다.

Claims (12)

  1. 열처리 동안 불활성(inert) 또는 환원(reducing) 가스 흐름 및 고온에 실리콘-온-인슐레이터(silicon-on-insulator) 구조(11)의 표면의 노출을 포함하는, 상기 실리콘-온-인슐레이터 구조(11)를 평활화(smoothing)하는 프로세스에 있어서,
    제1 온도 및, 제1 유량(flow rate)에 의해 정의되는 제1 가스 흐름 하의 제1 열처리 단계; 및
    상기 제1 온도보다 낮은 제2 온도 및, 상기 제1 유량보다 낮은 제2 유량에 의해 정의된 제2 가스 흐름 하의 제2 열처리 단계;를 포함하는, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  2. 제1항에 있어서,
    캐리어 기판(carrier substrate, 5) 상에 배치되는 유전체 층(dielectric layer, 2) 상에 배치되는 얇은 표면층(thin surface layer, 10)을 포함하는 SOI 구조(11)를 공급하는 예비 단계(preliminary step);를 포함하고,
    상기 표면층(10)은,
    500nm 미만의 두께를 갖는,
    실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 온도는,
    1150℃ 내지 1170℃인 임계 온도보다 높고,
    상기 제2 온도는,
    상기 임계 온도보다 낮은,
    실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 온도는,
    1160℃ 내지 1200℃, 바람직하게는 1170℃ 내지 1200℃인, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 온도는,
    1130℃ 내지 1170℃, 바람직하게는 1130℃ 내지 1160℃인, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 열처리 단계는,
    주어진 지속기간(given duration) 동안 상기 제2 온도를 유지(hold)하는, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 유지의 지속기간은,
    5분 내지 2시간인, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 열처리 단계는,
    상기 제2 온도로부터 시작하여, 0.1℃/분 내지 20℃/분의 온도 감소 램프(temperature decrease ramp)를 포함하는, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 유량은,
    20 slm 초과인, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 유량은,
    15 slm 미만인, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 불활성 가스는,
    아르곤 또는, 아르곤 및 수소의 혼합물로부터 선택되는, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 열처리 단계 및 상기 제2 열처리 단계는,
    동일한 열처리 동안 함께 연관(link together)되는, 실리콘-온-인슐레이터 구조(11)를 평활화하는 프로세스.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020058387A1 (en) * 2000-09-28 2002-05-16 Masataka Ito SOI annealing method and SOI manufacturing method
KR20130007555A (ko) * 2010-02-04 2013-01-18 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 실리콘 웨이퍼 및 반도체 장치
WO2013150636A1 (ja) * 2012-04-05 2013-10-10 国立大学法人東北大学 シリコンウェーハの原子オーダー平坦化表面処理方法及び熱処理装置
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001028000A1 (fr) * 1999-10-14 2001-04-19 Shin-Etsu Handotai Co., Ltd. Procede de fabrication d'une tranche de soi, et tranche de soi
US6417078B1 (en) * 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Ｓｏｉ基板の表面処理方法
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
FR3007194B1 (fr) * 2013-06-18 2015-06-12 Soitec Silicon On Insulator Procede de fabrication d'une pluralite de structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020058387A1 (en) * 2000-09-28 2002-05-16 Masataka Ito SOI annealing method and SOI manufacturing method
KR20130007555A (ko) * 2010-02-04 2013-01-18 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 실리콘 웨이퍼 및 반도체 장치
WO2013150636A1 (ja) * 2012-04-05 2013-10-10 国立大学法人東北大学 シリコンウェーハの原子オーダー平坦化表面処理方法及び熱処理装置
KR20150003416A (ko) * 2012-04-05 2015-01-09 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 실리콘 웨이퍼의 원자 오더 평탄화 표면 처리 방법 및 열처리 장치
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法

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