WO2013150636A1 - シリコンウェーハの原子オーダー平坦化表面処理方法及び熱処理装置 - Google Patents

シリコンウェーハの原子オーダー平坦化表面処理方法及び熱処理装置 Download PDF

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大見　忠弘
寺本　章伸
智之 諏訪
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Definitions

  • the present invention relates to a method for planarizing a surface of a silicon wafer for producing a semiconductor device such as an IC or LSI.
  • Non-Patent Document 1 Metal Oxide Semiconductor Semiconductor Field Field Effect Transistor
  • Non-patent Document 2 it has been reported that when a silicon wafer is heat-treated in an Ar atmosphere at 1200 ° C., an ultimate flat surface in which atomic level steps and terrace structures appear can be formed.
  • Patent Document 1 describes that a 200 mm ⁇ wafer surface can be flattened in an atomic order without slipline by performing a heat treatment at 850 ° C. in an atmosphere of high purity Ar gas. .
  • Patent Document 1 it is described that crystal defects called slip lines are not formed even when a large-diameter silicon wafer such as 200 mm ⁇ is heat-treated at a low temperature of 850 ° C. in an atmosphere of high-purity Ar gas.
  • Patent Document 1 it is disclosed in Patent Document 1 whether it is suitable for mass production, whether it can be applied to a silicon wafer having a larger diameter, or even if it can be applied, the yield is high enough to be suitable for mass production. Not proposed.
  • Patent Document 1 does not disclose whether or not the formation of crystal defects can be prevented even when a large number of large-diameter silicon wafers are continuously and continuously processed and mass-produced.
  • the present invention seeks to achieve mass production in pursuit of problems in mass production of large-diameter silicon wafers with flattened atomic order without slip lines.
  • one of the objects of the present invention is that even when the diameter is larger than 200 mm ⁇ , the atomic order flattening process without slipline is performed with good yield, and even if the heat treatment apparatus is used repeatedly, it is equivalent to the initial wafer. It is an object of the present invention to provide an atomic order flattening surface treatment method for a silicon wafer, which can obtain a silicon wafer having the following atomic order surface flatness with high yield.
  • Another object of the present invention is to use a higher-purity heat treatment atmosphere gas, and to achieve a high-yield high-yield atomic order planarization surface treatment at a lower temperature and with a smaller amount of gas used for larger diameter wafers. It is an object of the present invention to provide an atomic order planarization surface treatment method for a silicon wafer that can be performed by the above method.
  • a gas transport path for introducing a heat treatment atmosphere gas from the outside into the heat treatment space of the silicon wafer of the heat treatment apparatus has a joint with the heat treatment apparatus.
  • the double space structure has an inner space communicating with the heat treatment space and an outer space not communicating with the heat treatment space and exhausting the transported gas to the outside.
  • Atomic order of silicon wafer characterized in that in the heat treatment process of a silicon wafer, the heat treatment atmosphere gas is caused to flow in the inner space and the heat treatment atmosphere gas or a gas equivalent to the heat treatment atmosphere gas is caused to flow in the outer space.
  • a planarized surface treatment method is provided.
  • the heat treatment space in which the silicon wafer in the heat treatment apparatus is installed has a water content of 0.2 vol.ppb or less
  • an atomic order planarization surface treatment method for a silicon wafer characterized in that heat treatment is performed at a heat treatment temperature of 900 ° C. or lower while introducing a heat treatment atmosphere gas having an oxygen content of 0.1 vol.
  • a heat treatment temperature of 900 vol.% While introducing a heat treatment atmosphere gas having a water content of 0.01 vol. Ppb or less and an oxygen content of 0.02 vol. Ppb or less.
  • a heat treatment atmosphere gas having a water content of 0.01 vol. Ppb or less and an oxygen content of 0.02 vol. Ppb or less.
  • the present invention it is possible to provide a silicon wafer having surface flatness on the order of atoms and having no slip line even if the wafer has a large area of 200 mm ⁇ or more.
  • the atomic order is flattened more quickly at a lower temperature and with a smaller amount of gas used for larger diameter wafers.
  • Surface treatment can be performed with high yield.
  • FIG. 4 is a schematic explanatory diagram for enlarging and explaining a portion A shown in FIG. 3.
  • FIG. 4 is a schematic explanatory diagram for enlarging and explaining a portion B shown in FIG. 3.
  • (A) is typical explanatory drawing for expanding and explaining the portion C shown in Drawing 3, and shows the structure currently used by related technology here.
  • FIG. 4B is a schematic explanatory diagram for explaining a part C shown in FIG. 3 in an enlarged manner, and shows a structure used in the present invention.
  • FIG. 4 is a photographic diagram showing AFM images of sample surfaces of Examples 1 and 4-1 and Comparative Examples 1 and 2. It is a typical top view showing an example at the time of forming MOSFET on a silicon wafer concerning this embodiment.
  • FIG. 9 is a schematic cross-sectional view in the source-drain direction of FIG. 8. 3 is a graph showing a temperature profile during heat treatment of Example 1.
  • FIG. 6 is a photographic diagram showing AFM images of sample surfaces of Example 5 and Comparative Examples 3 to 5 before and after oxidation (before and after treatment).
  • Example 6 is a graph showing drain voltage-drain current characteristics of Example 6 and Comparative Example 6. It is a photograph figure which shows the AFM image of the sample surface of Example 4-1. It is a figure which shows the evaluation result (evaluation area: 1 mm x 1 mm) of the cumulative failure rate (Cumulative Failure “%”). It is a figure which shows the evaluation result (evaluation area: 4 mm x 4 mm) of the cumulative failure rate (Cumulative Failure “%”). It is a figure which shows the experimental result which evaluated the influence degree to the planarization process of heat processing temperature and Ar flow volume.
  • the silicon wafer that has been subjected to the atomic order flattening surface treatment by the surface treatment method of the present invention has a plurality of terraces formed on the surface in steps of one atomic layer, and has no slip line. .
  • the “slip line” means a kind of “crystal defect” that occurs when silicon atoms regularly arranged shift due to high temperature when the silicon wafer is heat-treated. That is, the silicon wafer obtained by the surface treatment method of the present invention has a structure free from crystal defects.
  • the state in which a plurality of terraces that are stepped in atomic steps is formed on the surface means a state as shown in FIG.
  • the surface of the silicon wafer according to the present embodiment is inclined from the Just (100) plane by an off angle ( ⁇ ).
  • the crystal on the substrate surface is the (100) plane, and the off-angle is relative to the (100) plane inclined by 36 ° in the ⁇ 011> direction with respect to the ⁇ 01-1> direction.
  • the case where the surface orientation is tilted by 0.06 ° is shown.
  • the lattice points of the surface are different.
  • the positions where the lattice points on the surface are switched are steps S A and S B.
  • the height of this step is 0.13 nm, which is one atomic step on the silicon (100) surface.
  • the terrace width varies by several atoms at the atomic level. However, the variation is small on the order of nm, and the influence on the characteristics can be ignored or within an extremely small range even if there is an influence. Therefore, it can be said that the terrace width is substantially the same width. Also, the direction of the step is not a straight line, and there are irregularities of several atoms at the atomic level, but the irregularities are also small in the order of nm, and the influence on the characteristics can be ignored or even within the extremely small range. Accordingly, since the steps are substantially straight and can be regarded as one direction, it can be said that the steps are formed in substantially the same direction. The present inventors have confirmed that the relationship between the terrace width L obtained from the AFM image and the off angle obtained by the X-ray diffraction measurement is in good agreement with the result of the equation (1).
  • the number of steps formed on the silicon surface is one atom, and the off-angle is also considered to be substantially the same as an average angle.
  • the step direction is simply described as being the same direction, the terrace width being the same width, and the off-angle being the same angle.
  • heat treatment is performed in the heat treatment space of the silicon wafer of the heat treatment apparatus.
  • a gas transport path for introducing atmospheric gas from the outside has a double space structure separated at a joint with the heat treatment apparatus, and the double space structure has an inner space communicating with the heat treatment space and an outer space.
  • the space is structured not to communicate with the heat treatment space but to exhaust the transported gas to the outside, and in the heat treatment process of the silicon wafer, the heat treatment atmosphere gas flows into the inner space and the heat treatment atmosphere gas flows into the outer space.
  • the atomic order planarization surface treatment may be performed by flowing a gas equivalent to the heat treatment atmosphere gas.
  • FIG. 3 shows a schematic explanatory diagram of an example of a heat treatment apparatus preferably used for embodying the present invention.
  • a heat treatment apparatus 300 shown in FIG. 3 includes an upper installation table 301 and a lower installation table 302, both of which have a two-layer structure.
  • An external tube 303 is installed on the upper installation table 301, and an SiC (silicon carbide) tube 304, an internal tube 305, and a wafer setting table 306 are arranged inside the external tube 303 from the outside of the figure.
  • SiC silicon carbide
  • the outer tube 303 is made of a highly heat-resistant glassy material such as quartz, and has a cylindrical structure having a double structure provided with a hollow.
  • the external tube 303 has a gas inlet 307 and a gas exhaust port 308 as shown in the figure, and the gas flows through the hollow portion 309 having a double structure from the gas inlet 307 toward the gas exhaust port 308. It is like that.
  • a heater 310 provided at a desired pitch is attached to the outside of the external tube 303.
  • the outer tube 303 is made of quartz so that the inner tube 303 can be easily observed from the outside when the heat treatment is performed for a long time or repeatedly, the metal caused by the heater 310 passes through the outer tube 303 and slightly enters the heat treatment apparatus. However, it invades. In order to prevent this point, an inert gas, for example, Ar gas is flowed into the hollow portion 309 of the outer tube 303 so that the metal does not enter the heat treatment space.
  • an inert gas for example, Ar gas is flowed into the hollow portion 309 of the outer tube 303 so that the metal does not enter the heat treatment space.
  • the heater wire 310a outside the outer tube 303 continues to generate heat in order to maintain the heat treatment temperature in the heat treatment apparatus, the metal is released from the heater wire 310a to become the floating metal 401, and the floating metal 401 is exposed to the outside. It passes through the outer wall 303a of the tube 303 and enters the inside of the apparatus.
  • the released metal is discharged from the apparatus together with the Ar gas through the gas discharge port 308 by the gas flow. , It does not pass through the inner wall 303b of the outer tube 303 and enter the inside of the apparatus.
  • the space between the outer tube 303 and the inner tube 305 is maintained at a desired degree of vacuum as needed during heat treatment so that the inner tube 305 can be kept clean.
  • a gas flow path 311 for introducing a heat treatment atmosphere gas into the internal tube 305 from the outside is provided outside the internal tube 305.
  • the gas flow path 311 communicates with a gas inlet means 312 provided in the upper part of the inner tube 305 and has a gas introduction path 313 for taking in a heat treatment atmosphere gas from the outside on the upstream side.
  • the gas inlet means 312 is provided with pores for introducing the introduced gas into the internal tube 305 in accordance with the desired specifications and design.
  • the internal tube 305 extends downward to the vicinity of the lower installation table 302 and communicates with a gas exhaust path 314 for exhausting the heat treatment atmosphere gas in the internal tube 305 at an intermediate position between the upper installation table 301 and the lower installation table 302. ing.
  • the wafer setting table 306 is provided with a predetermined number of grooves for setting a wafer on the inner side, and has a structure capable of simultaneously performing heat treatment from one to many.
  • a predetermined number of dummy wafers 319 are arranged at the upper and lower positions of the wafer to be heat-treated (process wafer 318), and the entire surface of the process wafer 318 is placed. Heat and maintain uniformly. As a result, the entire heat-treated surface of the process wafer 318 is maintained at a uniform and uniform temperature.
  • a heat insulation structure 315 is disposed below the wafer setting table 306 in order to make the heat distribution in the space where the wafer setting table 306 is placed uniform.
  • the heat insulation structure 315 is preferably a ladder structure made of, for example, quartz. In particular, if it is made of foamed quartz, the shape can be made arbitrarily and the apparent heat capacity can be increased, which is desirable.
  • External pipes 316a and 316b are connected to the gas introduction path 313 and the gas exhaust path 314, respectively, as shown.
  • FIG. 5 (a) illustrates the method according to the related art, and (b) illustrates the method of the present invention.
  • the quartz pipe 501 and the external pipe 316a constituting the gas introduction path 313 are connected so that the heat treatment atmosphere gas can be introduced from the outside into the heat treatment space of the heat treatment apparatus.
  • the periphery of the joint portion 500 is surrounded by a pair of purge flanges 502 a and 502 b, and the space between the joint portion 500 and the flange 502 is purged.
  • the structure is devised so that the invasion of the atmosphere from the joint portion 500 can be completely prevented by flowing the working gas at a desired relative positive pressure.
  • a purge gas is introduced from the pipe 503.
  • the same kind of gas as the heat treatment atmosphere gas or the same gas is used.
  • FIG. 6A shows a structure according to the related art
  • FIG. 6B shows a structure according to the present invention.
  • a purge channel 603 is provided inside the mounting flange 602 and the purge gas is allowed to flow at a desired relative positive pressure, thereby preventing the atmosphere from entering the apparatus. Prevent completely.
  • argon (Ar) gas which is relatively easily available, is used as a heat treatment atmosphere gas, and heat treatment is performed at a high temperature, for example, around 1200 ° C., with a conventional heat treatment apparatus.
  • a sliplineless silicon wafer can be formed.
  • a large-area wafer of about 200 mm ⁇ it is possible to obtain sliplineless atomic order flatness over the entire wafer surface in consideration of productivity. The conclusion is that it is practically difficult.
  • the purity of commercially available high-purity argon (Ar) gas which is relatively easy to obtain, is of the Grade 1 (G1) class in terms of gas quality standards, and exceeds 99.9999 vol%, and contains oxygen (O 2 ).
  • the amount is less than 0.1 vol. Ppm, and the water (H 2 O) content is less than ⁇ 80 ° C. in terms of dew point.
  • the first and third aspects of the present invention described above are further developments of this technology, and a slip lineless atomic order flattening process can be produced at a high yield even for large-diameter silicon wafers of 200 mm ⁇ or more. It is an atomic order surface flattening method that can be implemented with good performance and is optimal for mass production.
  • the atomic order flattening surface can be performed more quickly at a lower temperature and with a smaller amount of gas used for a larger diameter wafer by using a heat treatment atmosphere gas with higher purity. Processing can be performed with high yield.
  • the inner tube 305 used at this time is preferably as purified as possible.
  • a gas species that is inert (non-reactive) to the silicon wafer surface is used as the heat treatment atmosphere gas.
  • a rare gas such as Ar (argon) or He (helium)
  • an inert gas such as N 2 (nitrogen)
  • a mixed gas obtained by mixing two or more of these gases desirable.
  • Ar (argon) it is desirable to use Ar (argon) in the present invention.
  • the temperature during the heat treatment be 900 degrees or less.
  • the heat treatment temperature be 900 ° C. or less, even when the silicon wafer has a large diameter of 300 mm ⁇ or more, a wafer having no slip line can be obtained.
  • the temperature during the heat treatment is preferably 700 ° C. or higher, more preferably 750 ° C. or higher, and further preferably 800 ° C. or higher. It is desirable to do. That is, the temperature during the heat treatment is preferably in the range of 700 ° C to 900 ° C.
  • a silicon wafer in which a plurality of terraces stepped in steps of one atomic layer is formed on the surface and a slip line does not exist deteriorates the current drive capability of the MOSFET when the MOSFET is formed.
  • a MOSFET can be formed with good yield.
  • the surface of the semiconductor substrate 901 (silicon wafer, silicon substrate) that has been subjected to the above treatment (heat treatment at 900 ° C. or lower) is cleaned by a cleaning method that does not use an alkaline solution.
  • a SiO 2 film 902 is formed by a radical oxidation method in which the substrate surface is directly oxidized by oxygen radicals generated by plasma
  • a SiO 2 film 903 is formed by a CVD method or the like.
  • an activation region in which the MOS transistor is formed is opened by using a photolithography method or the like.
  • the direction parallel to the step is the carrier traveling direction so that there is no step in the source-drain direction (so that the step does not cross the carrier traveling direction).
  • FIG. 8 illustrates the case where the source and drain are set in a direction inclined by 54 ° in the ⁇ 011> direction with respect to the ⁇ 01-1> direction.
  • the SiO 2 film 902 and the SiO 2 film 903 in the opening are removed using the photoresist as a mask material, and the photoresist is removed.
  • the openings are formed in a plurality (a large number) of portions where the transistors are to be provided.
  • FIGS. 8 and 9 one opening portion and one transistor are shown.
  • the exposed semiconductor surface is cleaned by a cleaning method that does not use an alkaline solution, and then a SiO 2 film 904 is formed as a gate insulating film by radical oxidation, and polycrystalline polysilicon is formed as a gate electrode 905.
  • the gate insulating film may be formed by radical nitridation, or may be formed by combining radical oxidation and radical nitridation.
  • MOSFET is formed by a known MOSFET forming method.
  • a MOSFET as shown in FIG. 9 is formed.
  • MOSFET MOSFET
  • a method for forming the gate insulating film for example, a method of oxidizing a semiconductor substrate isotropically or a method of nitriding may be used.
  • element isolation methods between a large number of formed transistors may use STI (Shallow trench Isolation), LOCOS (Local Oxidation of Silicon) method, etc., and the active region surface cleaning method, oxide film, nitride film forming method, The film thickness should just be comparable.
  • the silicon wafer is formed such that a plurality of terraces stepped on the surface are formed on the surface, and no slip line exists.
  • sample 1 a silicon wafer having a diameter of 200 mm ⁇ and a surface of (100) orientation was prepared, and the silicon wafer surface was cleaned by the following procedure. First, the surface of the silicon wafer was washed with O 3 water for 10 minutes, washed with dilute HF (0.5 wt%) for 1 minute, and finally rinsed with ultrapure water for 3 minutes.
  • the silicon wafer is placed in the heat treatment apparatus shown in FIG. 3, and the heat treatment temperature is 850 ° C. and the heat treatment time is 180 minutes while flowing Ar at a flow rate of 0.2 ppb or less and O 2 of 0.1 ppb or less at 20 L / min.
  • a heat treatment was performed below.
  • the silicon wafer was heated from the state of 30 ° C. to 850 ° C. by the temperature sequence shown in FIG. 10, and held at 850 ° C. for 180 minutes. Thereafter, the temperature of the silicon wafer was lowered to 30 ° C. by the temperature sequence shown in FIG. A sample was prepared by the above procedure.
  • Example 2 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min and the heat treatment time (holding time) was 540 minutes.
  • Example 3 A sample was produced under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min and the heat treatment time (holding time) was 270 minutes.
  • Example 4-1 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min, the heat treatment temperature was 900 ° C., and the heat treatment time was (holding time) 60 minutes.
  • Example 4-2 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 14 L / min, the heat treatment temperature was 800 ° C., and the heat treatment time was (holding time) 90 minutes.
  • Example 1 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min, the heat treatment temperature (holding temperature) was 1100 ° C., and the heat treatment time (holding time) was 60 minutes.
  • Example 2 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min, the heat treatment temperature (holding temperature) was 1200 ° C., and the heat treatment time (holding time) was 60 minutes.
  • the surface of the sample was observed using AFM (SPI400 manufactured by Seiko Instruments Inc.).
  • the off-angle and direction of the sample were measured using an X-ray diffractometer (X'pert Pro manufactured by PANalitycal).
  • Example 4-2 an AFM image of Example 4-2 is shown in FIG.
  • the AFM images at the top, bottom, left, and right ends are each at a location 5 mm from the edge of the wafer, and the center AFM image is at the center (100 mm from the wafer edge).
  • the AFM images between the lower end, the left end, and the right end are each 50 mm from the edge of the wafer.
  • Example 5 The sample of Example 1 was subjected to radical oxidation using a microwave-excited plasma apparatus manufactured by Tokyo Electron Ltd. at a temperature of 400 ° C., 133 Pa, and a Kr / O 2 flow rate ratio of 98/2 to form a 6 nm oxide layer. did. Thereafter, the oxide film was removed using a solution in which 36 wt% HCl and 50 wt% HF were mixed in 19/1. Whether or not the oxide film was removed was judged by confirming that it became hydrophobic.
  • Example 3 The surface was thermally oxidized by heating the sample for 10 minutes at a temperature of 900 ° C. in an O 2 atmosphere using ⁇ -8 manufactured by Tokyo Electron Co., Ltd. for the sample of Example 1 to form a 6 nm oxide layer. . Thereafter, the oxide film was removed using a solution in which 36 wt% HCl and 50 wt% HF were mixed in 19/1. Whether or not the oxide film was removed was judged by confirming that it became hydrophobic.
  • Example 4 The surface of the sample of Example 1 was thermally oxidized using ⁇ -8 manufactured by Tokyo Electron Ltd. in an O 2 atmosphere at 1000 ° C. for 10 minutes to thermally oxidize the surface to form a 17 nm oxide layer. Thereafter, the oxide film was removed using a solution in which 36 wt% HCl and 50 wt% HF were mixed in 19/1. Whether or not the oxide film was removed was judged by confirming that it became hydrophobic.
  • Example 5 The sample of Example 1 was washed with a solution of 36 wt% HCl and 50 wt% HF mixed at 19/1 for 1 minute, and then rinsed with ultrapure water for 5 minutes (that is, the surface was not oxidized). ).
  • Example 5 was a 1 ⁇ m square.
  • MOSFETs as shown in FIG. 8 and FIG. 9 were fabricated according to the following procedure, and drain current-drain voltage (I D -V D ) characteristics were evaluated.
  • Example 6 (1) Preparation of sample (Example 6) First, the surface of the sample of Example 1 was prepared by T. Ohmi, “Total room temperature wet cleaning Si substrate surface,” J. Electrochem. Soc., Vol. 143, No. 9, pp. 2957-2964, Sep. 1996. It was washed by a washing method not using an alkaline solution described in. Next, after a 7 nm SiO 2 film 902 is formed at a temperature of 400 ° C. by a radical oxidation method in which the substrate surface is directly oxidized by oxygen radicals generated by plasma, a 300 nm SiO 2 film 3 is formed by a CVD method. Formed.
  • the source diffusion layer 906 and the drain diffusion layer 907 are formed, the interlayer insulating film 908 is formed, the contact holes are opened, the gate extraction electrode 909, the source extraction electrode 910, and the drain extraction electrode 911 are formed by a known method. As a result, a MOSFET as shown in FIG. 9 was completed.
  • the MOSFET of Example 6 having a flat interface has a larger drain current than that of Comparative Example 6 at the same gate voltage and drain voltage, and a good MOSFET is formed. I understood that.
  • FIG. 14 is a diagram showing the results of evaluating the cumulative failure rate with the evaluation area set to 1 mm ⁇ 1 mm.
  • the horizontal axis is the charge to breakdown Qbd, and the vertical axis is the cumulative failure rate. The more the graph is to the right, the better the performance.
  • (a) is when the heat treatment temperature is set to 1100 ° C. and the surface is flattened at the atomic level
  • (b) is when the heat treatment temperature is set to 800 ° C. and the surface is flattened at the atomic level
  • (C) is a case where no leveling treatment is performed at the atomic level
  • (d) is a case where the surface roughness is increased by APM after the leveling treatment.
  • FIG. 15 is a diagram similarly showing the result of evaluating the cumulative failure rate by setting the evaluation area to 4 mm ⁇ 4 mm.
  • (a) is the case where the heat treatment temperature is set to 1100 ° C. and the surface is flattened at the atomic level
  • (b) is the heat treatment temperature is set to 800 ° C. and the surface is flattened to the atomic level
  • (C) shows a case in which a process for flattening to the atomic level is not performed, and a measurement result obtained by forming a MOS diode by forming a 5.8 nm oxide film on each sample by a radical oxidation method is shown.
  • Example 7 Each sample was prepared by changing the heat treatment temperature and the flow rate of Ar, which is a heat treatment atmosphere gas, from a silicon wafer having a (100) orientation on the surface, and the degree of influence of the heat treatment temperature and the Ar flow rate on the planarization treatment was examined. The presence / absence of the slip line was evaluated in the same manner as in Example 1. The specific procedure is as follows.
  • the surface of the silicon wafer was washed with O 3 (ozone) water for 10 minutes, washed with diluted HF (0.5 wt%) for 1 minute, and finally rinsed with ultrapure water for 3 minutes.
  • the silicon wafer was placed in the heat treatment apparatus shown in FIG. 3, and heat treatment was performed at a predetermined heat treatment temperature for 180 minutes while flowing Ar having a purity of moisture of 0.02 ppb or less and O 2 of 0.01 ppb or less.
  • Ar was used as a gas used for preventing air from entering the atmosphere, and the gas was continuously flowed at a pressure slightly higher than the pressure in the internal tube 305.
  • the temperature of the silicon wafer is first raised from 30 ° C. to the heat treatment maintaining temperature (850 ° C. in FIG. 10) in a temperature sequence equivalent to the temperature sequence pattern shown in FIG. Retained. Thereafter, the temperature of the silicon wafer was lowered to 30 ° C. in a temperature sequence equivalent to the temperature sequence pattern shown in FIG. A sample was prepared by the above procedure.
  • the flattening speed is higher when the heat treatment temperature is higher at the same Ar flow rate. If the heat treatment temperature is the same, the larger the Ar flow rate, the faster the flattening treatment speed.
  • the present invention is not limited to this and can be applied to all structures using a silicon wafer having a flat surface. .

Abstract

　表面に原子一層のステップで段状とされた複数のテラスが形成されているシリコンウェーハにおいて、スリップラインが存在しない。

Description

シリコンウェーハの原子オーダー平坦化表面処理方法及び熱処理装置
　本発明は、ＩＣ、ＬＳＩ等の半導体装置を作成するためのシリコンウェーハ表面の平坦化処理方法に関するものである。
　ＩＣ、ＬＳＩ等の半導体装置を作成するためのシリコンウェーハ表面の凹凸は、例えば、非特許文献１に示されているように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の電流駆動能力の向上を妨げる要因であり、表面を極力、平坦にすることが求められる。
　一方、１２００℃のＡｒ雰囲気でシリコンウェーハを熱処理すると原子レベルのステップおよびテラス構造が現れる究極の平坦表面が形成できることが報告されている（非特許文献２）。
しかし、１２００℃という高温処理では量産を考えた場合、現実的ではない。
これに対して、特許文献１には、高純度Ａｒガスの雰囲気中で、８５０℃で熱処理することで２００ｍｍφのウェーハ表面をスリップラインレスの原子オーダー平坦化とすることができることが記載されている。
国際公開番号ＷＯ２０１１／０９６４１７Ａ１
T. Ohmi, K. Kotani, A. Teramoto, and M. Miyashita, IEEE Elec. Dev. Lett., 12, 652 (1991). L. Zhong, A. Hojo, Y. Matsushita, Y. Aiba, K. Hayashi, R. Takeda, H. Shirai, and H. Saito, Phy. Rev. B. 54, 2304 (1996).
　しかしながら、特許文献１の方法によれば確かに、高純度Ａｒガスの雰囲気中で８５０℃の低温で２００ｍｍφのような大口径シリコンウェーハを熱処理してもスリップラインと呼ばれる結晶欠陥が形成されないと記載されてあるが、量産に適しているのか、更に大口径のシリコンウェーハにまで適用できるか、仮に適用できるとしても歩留まりは大量生産に適する程に高歩留まりであるか、等々については特許文献１では未提案である。
　即ち、特許文献１は、多数の大口径シリコンウェーハを連続的、継続的に処理し、量産した場合にも、結晶欠陥の形成を防止できるかどうかについては開示されていない。
　本発明は、スリップラインレスの原子オーダー平坦化された大口径シリコンウェーハを量産する際における課題を追求して、量産化を実現しようとするものである。
　具体的には、本発明の目的の一つは、２００ｍｍφ以上の大口径とした場合でもスリップラインレスの原子オーダー平坦化処理が歩留まり良くなされ且つ熱処理装置を繰り返し使用しても初期のウェーハと同等の原子オーダー表面平坦性を有するシリコンウェーハが高歩留りで得られるシリコンウェーハの原子オーダー平坦化表面処理方法を提供することにある。
　本発明のもう一つの目的は、より純度の高い熱処理雰囲気ガスを使用することでより大口径のウェーハに対してより低温でより少ないガス使用量でよりスピーディに原子オーダー平坦化表面処理が高歩留りで行えるシリコンウェーハの原子オーダー平坦化表面処理方法を提供することにある。
　上記した課題を解決するために、本発明の第１の態様によれば、熱処理装置のシリコンウェーハの熱処理空間に熱処理雰囲気ガスを外部から導入するためのガス輸送路が前記熱処理装置との継部において分離された二重空間構造を有し、該二重空間構造は、内空間が前記熱処理空間に連通し、外空間は前記熱処理空間には連通しておらず輸送されるガスを外部に排気する構造であり、シリコンウェーハの熱処理過程において、前記内空間に前記熱処理雰囲気ガスを流し前記外空間に前記熱処理雰囲気ガス若しくは前記熱処理雰囲気ガス同等のガスを流すことを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法が提供される。
　本発明の第２の態様によれば、表面熱処理によるシリコンウェーハの原子オーダー平坦化表面処理方法において、熱処理装置内のシリコンウェーハが設置された熱処理空間に、水分含有量０．２vol.ppb以下、酸素含有量０．１vol.ppb以下の純度の熱処理雰囲気ガスを導入しつつ熱処理温度９００℃以下で熱処理することを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法が提供される。
　本発明の第３の態様によれば、前記第２の態様において、水分含有量０．０１vol.ppb以下、酸素含有量０．０２vol.ppb以下の純度の熱処理雰囲気ガスを導入しつつ熱処理温度９００℃以下で熱処理することを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法が提供される。
　本発明によれば、２００mmφ以上の大面積のウェーハであっても原子オーダーの表面平坦性を有し且つスリップラインが存在しないシリコンウェーハを提供することができる。
　又、別には、本発明によれば、より純度の高い熱処理雰囲気ガスを継続的に使用することで、より大口径のウェーハに対してより低温でより少ないガス使用量でよりスピーディに原子オーダー平坦化表面処理が高歩留りで行える。
シリコンウェハーを種々の条件で熱処理した際にＸ線トポグラフィーの結果（試料数４）を示す図である。 本発明の実施形態に係るシリコンウェーハのオフ角とテラス幅の関係を説明するための模式的説明図である。 本発明の実施例で使用される好適な熱処理装置の一つである典型的具体例を説明するための模式的説明図である。 図３に示された部分Ａを拡大して説明するための模式的説明図である。 図３に示された部分Ｂを拡大して説明するための模式的説明図である。 （ａ）は、図３に示された部分Ｃを拡大して説明するための模式的説明図であり、ここでは、関連技術で使用している構造を示している。（ｂ）は、図３に示された部分Ｃを拡大して説明する模式的説明図であり、ここでは、本発明において使用される構造を示している。 実施例１、４－１および比較例１、２の試料表面のＡＦＭ像を示す写真図である。 本実施形態に係るシリコンウェーハ上にＭＯＳＦＥＴを形成した場合の一例を示す模式的平面図である。 図８のソース－ドレイン方向の模式的断面図である。 実施例１の熱処理時の温度プロファイルを示すグラフである。 実施例５および比較例３～５の酸化前と酸化後（処理前と処理後）の試料表面のＡＦＭ像を示す写真図である。 実施例６および比較例６のドレイン電圧－ドレイン電流特性を示す図である。 実施例４－１の試料表面のＡＦＭ像を示す写真図である。 累積故障率（Ｃｕｍｕｌａｔｉｖｅ　Ｆａｉｌｕｒｅ「％」）の評価結果（評価面積 ：１ｍｍ× １ｍｍ）を示す図である。 累積故障率（Ｃｕｍｕｌａｔｉｖｅ　Ｆａｉｌｕｒｅ「％」）の評価結果（評価面積 ：４ｍｍ× ４ｍｍ）を示す図である。 熱処理温度とＡｒ流量の平坦化処理への影響度合いを評価した実験結果を示す図である。
　以下、図面に基づき、本発明の好適な実施形態を詳細に説明する。最初に、本実施形態に係るシリコンウェーハについて簡単に説明する。
　本発明の表面処理方法によって原子オーダー平坦化表面処理が施されたシリコンウェーハは、表面に原子一層のステップで段状とされた複数のテラスが形成されており、スリップラインが存在しないものである。
　ここで、「スリップライン」とは、シリコンウェーハを熱処理した際に、規則正しく並んでいるシリコン原子が高温のためにずれることで起こる一種の「結晶欠陥」を意味するものである。　即ち、本発明の表面処理方法によって得られるシリコンウェーハは結晶欠陥フリーの構造を有している。
　また、表面に原子オーダーのステップで段状とされた複数のテラスが形成されている状態とは、図２に示すような状態のことを意味する。
　図２で模式的に示すように、本実施形態に係るシリコンウェーハの表面はオフ角（θ）だけＪｕｓｔ（１００）面から傾いている。
　なお、図２は、基板表面の結晶が（１００）面であり、＜０１－１＞方向に対して、＜０１１＞方向に３６°傾けた方向の（１００）面に対して、オフ角として０．０６°だけ面方位を傾けた場合を示している。
　図２に示すように、原子レベルにおいては、基板表面がオフ角（θ）だけ傾いている場合には、その表面の格子点が異なる。この表面の格子点が切り替わる位置がステップＳＡ、ＳＢとなる。このステップの高さは、シリコン（１００）表面の１原子ステップである０．１３ｎｍである。
　このときのステップとテラスの数は、図２に示してある通り、（１）式で表される。 
　　　　　Ｌ＝０．１３／ｔａｎθ （ｎｍ）　　　…（１）
Ｌ：テラス幅、θ：（１００）面からのオフ角
　テラス幅は原子レベルでは数原子のばらつきがある。しかし、そのばらつきはｎｍオーダーで小さく、特性への影響が無視できるか、影響があるとしても極小さな範囲内である。そのためテラス幅は実質的に同じ幅であるといえる。またステップの方向も一直線ではなく、原子レベルでは数原子の凹凸があるが、その凹凸もｎｍオーダーで小さく、特性への影響が無視できるか、影響があるとしても極小さな範囲内である。従って実質的に直線的で一方向と見なせることから、ステップは実質的に同一方向に形成されているといえる。本発明者等は、ＡＦＭ像から得られたテラス幅LとX線回折測定で得られたオフ角の関係は（１）式の結果とよく一致していることを確認している。
　つまり、シリコン表面に形成されるステップは原子一層であり、さらにオフ角も、同様に平均的な角度として、実質的に同じ角度であると見做せる。以下の記載においては、単にステップ方向は同一方向、テラス幅は同じ幅、またオフ角は同じ角度で形成されていると表記する。
　このように、表面に原子一層のステップで段状とされた複数のテラスが形成されており、かつ、スリップラインが存在しないシリコンウェーハを得るためには、熱処理装置のシリコンウェーハの熱処理空間に熱処理雰囲気ガスを外部から導入するためのガス輸送路が前記熱処理装置との継部において分離された二重空間構造を有し、該二重空間構造は、内空間が前記熱処理空間に連通し、外空間は前記熱処理空間には連通しておらず輸送されるガスを外部に排気する構造であり、シリコンウェーハの熱処理過程において、前記内空間に前記熱処理雰囲気ガスを流し前記外空間に前記熱処理雰囲気ガス若しくは前記熱処理雰囲気ガス同等のガスを流すことで原子オーダー平坦化表面処理を行えばよい。
　本発明を具現化するのに好適に使用される熱処理装置の一例の模式的説明図が図３に示される。図３に示される熱処理装置３００は、上部設置台３０１と下部設置台３０２とを有し、両者は二層構造となっている。
　上部設置台３０１には、外在チューブ３０３が設置され、外在チューブ３０３内部には、図の外側から、ＳｉＣ（炭化ケイ素）チューブ３０４、内在チューブ３０５、ウェーハセッテング台３０６が配置されている。
　外在チューブ３０３は、例えば石英などの高耐熱性のガラス質材料で構成され、中空が設けられた二重構造を有する円筒構造である。外在チューブ３０３には、図示されてあるようにガス流入口３０７、ガス排気口３０８を有し、ガス流入口３０７からガス排気口３０８に向かって二重構造の中空部３０９をガスが流されるようになっている。外在チューブ３０３の外側には、所望のピッチで設けたヒータ３１０が取り付けられてある。
　熱処理を長時間又は繰り返し行う際、外在チューブ３０３を外から内部観察しやすいように石英で構成してあると、ヒータ３１０に原因する金属が外在チューブ３０３を通過して熱処理装置内に僅かではあるが侵入してくる。この点を防止する目的で、外在チューブ３０３の中空部３０９に不活性ガス、例えばＡｒガスを流して熱処理空間に金属が侵入して来ないようにする。
　この点の詳細について図４を用いて説明する。外在チューブ３０３の外側にあるヒータワイヤー３１０aが熱処理装置内の熱処理温度を維持するために発熱を続けていると、ヒータワイヤー３１０aから金属が遊離し浮遊金属４０１となり、当該浮遊金属４０１が外在チューブ３０３の外壁３０３aを通過し装置内部に侵入してくる。
　その際、外在チューブ３０３の中空部３０９に予め不活性ガス、例えばＡｒガスの流れを形成しておくと、遊離した金属は、ガスの流れによってＡｒガスとともにガス排出口３０８から装置外部排出され、外在チューブ３０３の内壁３０３bを通過して装置の更に内部に侵入することはない。
　外在チューブ３０３と内在チューブ３０５の間の空間は、熱処理中は、必要に応じて所望の真空度に保持されて内在チューブ３０５内の清浄維持が図れるようになっている。
　内在チューブ３０５の外側には、外部から熱処理雰囲気ガスを内在チューブ３０５内に導入するためのガス流路３１１が設けられてある。該ガス流路３１１は内在チューブ３０５の上部に設けたガス導入口手段３１２に連通しているとともに上流側に、外部から熱処理雰囲気ガスを取り入れるためのガス導入路３１３を有する。
　ガス導入口手段３１２は、内在チューブ３０５内に導入ガスを導入するための細孔が所望の仕様と設計に従って設けられている。内在チューブ３０５は、下部設置台３０２付近まで下方に延在し、上部設置台３０１と下部設置台３０２の中間位置で内在チューブ３０５内の熱処理雰囲気ガスを排気するためのガス排気路３１４と連通している。
　ウェーハセッテング台３０６には、内側にウェーハをセットするための溝が所定数設けてあり、一枚から多数枚同時に熱処理できるような構造を有している。
ウェーハセッテング台３０６に、ウェーハをセッテングする場合、図３に示してあるように、熱処理を施すウェーハ（プロセスウェーハ３１８）の上下位置にダミーウェーハ３１９を所定枚数配して、プロセスウェーハ３１８の全面が均一一様に加熱・維持されるようにする。このことにより、プロセスウェーハ３１８の被熱処理面全面が均一一様温度に維持される。
　ウェーハセッテング台３０６の下部には、ウェーハセッテング台３０６が置かれる空間における熱分布を均一一様にするために、ヒートインシュレーション構造体３１５が配されてある。ヒートインシュレーション構造体３１５は、例えば、石英等で出来たラダー構造体であるのが好ましい。特に、発泡石英でつくれば、形状も任意に出来、見かけの熱容量も大きくすることができるので望ましい。
　ガス導入路３１３、ガス排気路３１４には、図示されるように外部配管３１６a、３１６bが夫々接続される。
　本発明に於いては、この外部配管の接続位置（点線丸の矢印で示した部分Ｂ）やＯリング等でシーリングする箇所（点線丸の矢印で示した部分Ｃ）に以下に示す工夫を施す。
　先ず、部分Ｂを拡大して示す図５に沿って説明する。図５の（a）は、関連技術による方法、（b）は本発明の方法を説明するものである。
　配管に継部があると如何に厳重にシールしても長時間の使用、繰り返し数の増加に伴って僅かではあるが、継部５００から大気が侵入し熱処理雰囲気を変動させて仕舞うことが本発明者らによって明らかにされた。どんなに純化した熱処理雰囲気ガスを使用していても、時間の経過とともに継部から大気成分が徐々に侵入して熱処理空間に逆拡散し、熱処理雰囲気を汚染してしまう。汚染の原因の大気成分の量は極僅かではあるが、水成分や酸素成分であると、譬え極微量でも熱処理に大きく影響し、目的とする原子オーダーの平坦性を有し且つスリップラインレスの大面積シリコンウェーハを生産性良く生産することが出来なくなる。即ち、スリップラインレスの大面積シリコンウェーハを量産することができなくなってしまう。
　ガス導入路３１３を構成する石英管５０１と外部配管３１６aは、接続されて外部より熱処理雰囲気ガスを熱処理装置の熱処理空間に導入できるようにする。
本発明者らの研究結果では、熱処理装置を長時間使用したり繰り返し使用したりすると接続位置（継部５００）での接続をより確実にして大気侵入遮断を試みても継時的変化が伴われ次第に継部５００から大気が侵入してくるようになる。
　これを防止するために、本発明では、図５（ｂ）に示すように、継部５００の周囲を一対のパージ用フランジ５０２a、５０２bで囲い、継部５００とフランジ５０２の間の空間にパージ用のガスを所望の相対的正圧で流すことで継部５００からの大気の侵入を完全に阻止できるように構造的工夫を施してある。パージ用のガスは、パイプ５０３から導入される。
　パージ用のガスとしては、熱処理雰囲気ガスと同一種のガスか同等のガスを用いる。特に、好ましくは、熱処理雰囲気ガスと同一種のガスを使用するのが望ましい。
　図５（ｂ）では、熱処理雰囲気ガスのガス導入路３１３の部分を説明したが、ガス排気路３１４の部分も同様の構造とされる。
　次に、図６に沿って、Ｏリング等でシーリングする箇所（点線丸の矢印で示した部分Ｃ）の本発明における構造的工夫を説明する。図６の（a）は、関連技術に係る構造、（b）は本発明に係る構造を示すものである。
　図５でも説明したように、Ｏリング等で如何に精巧にシーリングして気密性を維持しようとしても長時間にわたる継時変化は、特に熱が加わる場合の継時変化は、その気密性を低下させ、装置とＯリングの僅かな隙間から次第に大気が侵入するようになる。これを防止する目的で、図６（b）に示す様に、取り付けフランジ６０２内部にパージ流路６０３を設けてパージガスを所望の相対的正圧で流すことで、大気の装置内部への侵入を完全に防止する。
　本発明者らの研究によると、市販されている比較的入手しやすい高純度アルゴン（Ａｒ）ガスを熱処理雰囲気ガスとして使用し従来構造の熱処理装置で、可也の高温、例えば１２００℃前後で熱処理を行えば、スリップラインレスのシリコンウェーハを形成することが出来るが、それでも、２００ｍｍφ程度の大面積ウェーハとなるとウェーハ表面全域に亘ってスリップラインレスの原子オーダー平坦性を得るのは生産性を考慮すると実質上難しいという結論が得られている。
　市販されている比較的入手しやすい高純度アルゴン（Ａｒ）ガスの純度は、ガスの品質規格表示では、Grade1（Ｇ１）クラスのもので、９９．９９９９vol%超であり、酸素（Ｏ２）含有量は、０．１vol.ppm未満、水分（Ｈ２Ｏ）の含有量は、露点表示で、-８０℃未満である。
　本発明者らの先の出願（特許文献１）では、アルゴン（Ａｒ）ガスの純度を更に高め、水分含有量０．２vol.ppb以下、酸素含有量０．１vol.ppb以下としたアルゴン（Ａｒ）ガスを使用することで、２００ｍｍφ程度の大面積ウェーハ表面全域に亘ってスリップラインレスの原子オーダー平坦性を有するシリコンウェーハが、しかも８００～９００℃という従来に比べ遥かに低温の領域で熱処理を行うことで得られることが示されている。
　前述した本発明の第１および第３の態様は、この技術を更に発展させたものであり、２００ｍｍφ以上の大口径シリコンウェーハに対してもスリップラインレスの原子オーダー平坦化処理が高歩留りで生産性良く実施でき、大量生産に最適な原子オーダー表面平坦化処理法である。
　更に、前述した本発明の第３の態様では、より純度の高い熱処理雰囲気ガスを使用することでより大口径のウェーハに対してより低温でより少ないガス使用量でよりスピーディに原子オーダー平坦化表面処理が高歩留りで行える。
　この際に使用する内在チューブ３０５は、好ましくはできる限り純度化を図ったものを使用するのが望ましい。
　本発明に於いては、熱処理雰囲気ガスとしては、シリコンウェーハ表面に対して不活性（非反応性）なガス種が使用される。そのようなガスとして、好ましくはＡｒ（アルゴン）やＨｅ（ヘリウム）などの希ガス、Ｎ２（窒素）、などの不活性ガス若しくはこれらのガスを２種以上混合した混合ガスを使用するのが望ましい。特に、本発明に於いては、Ａｒ（アルゴン）の使用が望ましい。
　熱処理の際の温度を９００度以下とするのが望ましい。熱処理温度を９００℃以下とすることにより、シリコンウェーハを３００ｍｍφ以上の大口径にした場合においても、スリップラインのないウェーハが得られる。
　ただし、あまり低温での熱処理では原子オーダーで平坦な表面が得られないため、熱処理の際の温度は、好ましくは、７００℃以上、より好ましくは、７５０℃以上、更に好ましくは、８００℃以上とするのが望ましい。即ち、熱処理の際の温度は７００℃～９００℃の範囲が好ましい。
　このように、表面に原子一層のステップで段状とされた複数のテラスが形成されており、かつスリップラインが存在しないシリコンウェーハは、ＭＯＳＦＥＴを形成する場合に、ＭＯＳＦＥＴの電流駆動能力を劣化させることなく、かつ歩留まりよくＭＯＳＦＥＴを形成できる。
　ここで、本実施形態に係るシリコンウェーハを使用したＭＯＳＦＥＴの形成方法について、図８および図９を参照して説明する。
　まず、上記処理（９００℃以下での熱処理）が行われた半導体基板９０１（シリコンウェーハ、シリコン基板）の表面を、アルカリ溶液を用いない洗浄法によって洗浄する。
　次に、図９に示すように、例えばプラズマによって発生させた酸素ラジカルによって基板表面を直接酸化するラジカル酸化法によりＳｉＯ２膜９０２を形成したのち、ＣＶＤ法等によってＳｉＯ２膜９０３を形成する。
　次に、フォトリソグラフィー法等を用いて、ＭＯＳトランジスタが作成される活性化領域を開口する。このとき図８に示すように、ソース－ドレインの方向にステップが存在しないように、（キャリア走行方向にステップが交差しないように）、ステップと平行方向をキャリア走行方向とするのが望ましい。このような構成とすることで、キャリア走行方向にはラフネスが極めて小さく、キャリア移動度が大きいＭＯＳＦＥＴが実現できる。
　なお、図８では、＜０１－１＞方向に対して、＜０１１＞方向に５４°傾いた方向にソース－ドレインを設定した場合を例示している。
　次に、図９に示すように、フォトレジストをマスク材料として開口部分のＳｉＯ２膜９０２およびＳｉＯ２膜９０３を除去し、フォトレジストを除去する。なお、開口はトランジスタをそれぞれ設けるべき複数（多数）の部分に形成するが、図８および図９ではそのうち１個の開口部分、１個のトランジスタを示している。その後、アルカリ溶液を用いない洗浄法で露出半導体表面を洗浄したのち、ラジカル酸化によってゲート絶縁膜としてＳｉＯ２膜９０４を形成し、ゲート電極９０５として多結晶ポリシリコンを形成する。なお、ラジカル酸化法のような等方的酸化法であれば膜厚によらず界面平坦度は劣化しない。また、ゲート絶縁膜はラジカル窒化により形成してもよいし、ラジカル酸化とラジカル窒化を組み合わせて形成してもよい。
　この後は、公知のＭＯＳＦＥＴ形成方法によって、ＭＯＳＦＥＴを形成する。
　具体的には、ソース拡散層９０６およびドレイン拡散層９０７の形成、層間絶縁膜９０８の成膜、コンタクトホールの開口、ゲート取り出し電極９０９、ソース取り出し電極９１０およびドレイン取り出し電極９１１を形成することで、図９に示すようなＭＯＳＦＥＴを形成する。
　なお、ＭＯＳＦＥＴの形成方法は特に限定されない。ゲート絶縁膜を形成する方法は、例えば等方的に半導体基板を酸化する方法や、窒化する方法を用いれば良い。また多数形成したトランジスタ間の素子分離方法は、ＳＴＩ（Shallow trench Isolation）、ＬＯＣＯＳ（Local Oxidation of Silicon）法等を用いてもよく、活性領域表面の洗浄方法、酸化膜、窒化膜形成方法も、膜厚が同程度であればよい。
　このように、本実施形態によれば、シリコンウェーハは表面に原子一層のステップで段状とされた複数のテラスが形成されており、かつスリップラインが存在しないように構成されている。
　そのため、当該シリコンウェーハを用いることにより、ウェーハが大口径（２００ｍｍφ以上）の場合でも歩留まりよくＭＯＳＦＥＴおよびそれで構成された回路を製造できる。
　以下、実施例に基づき本発明をさらに詳細に説明する。
＜スリップラインの評価＞
　表面が（１００）配向のシリコンウェーハを種々の熱処理温度で加熱した試料を作成し、スリップラインの有無を評価した。具体的な手順は以下の通りである。
（１）試料の作製
（実施例１）
　まず、口径２００mmφ、表面が（１００）配向のシリコンウェーハを用意し、以下の手順でシリコンウェーハ表面の洗浄を行った。まず、Ｏ３水を用いてシリコンウェーハ表面を１０分間洗浄し、希ＨＦ（０．５wt%）を用いて１分間洗浄し、最後に、超純水リンスを３分行った。
　その後、シリコンウェーハを図３に示す熱処理装置内に載置し、水分が０．２ｐｐｂ以下、Ｏ２が０．１ｐｐｂ以下のＡｒを２０Ｌ／ｍｉｎ流しながら熱処理温度８５０℃、熱処理時間１８０分の条件下で熱処理を行った。
　但し、熱処理過程中、図４，５，６で説明した様には実施せず、前述の特許文献１の図９に記載されてある熱処理装置で行えるのと同等の熱処理装置条件にした。
　具体的には、まずシリコンウェーハが３０℃の状態から図１０に示す温度シーケンスでシリコンウェーハを８５０℃まで昇温し、８５０℃で１８０分保持した。その後、図１０に示す温度シーケンスでシリコンウェーハが３０℃になるまで降温した。以上の手順により、試料を作製した。
（実施例２）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理時間（保持時間）を５４０分としたこと以外は実施例１と同様の条件で試料を作製した。
（実施例３）
　Ａｒ流量を１０Ｌ／ｍｉｎとし、熱処理時間（保持時間）を２７０分としたこと以外は実施例１と同様の条件で試料を作製した。
（実施例４－１）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理温度を９００℃、熱処理時間を（保持時間）６０分としたこと以外は実施例１と同様の条件で試料を作製した。
（実施例４－２）
　Ａｒ流量を１４Ｌ／ｍｉｎとし、熱処理温度を８００℃とし、熱処理時間を（保持時間）９０分としたこと以外は実施例１と同様の条件で試料を作製した。
（比較例１）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理温度（保持温度）を１１００℃、熱処理時間（保持時間）を６０分としたこと以外は実施例１と同様の条件で試料を作製した。
（比較例２）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理温度（保持温度）を１２００℃、熱処理時間（保持時間）を６０分としたこと以外は実施例１と同様の条件で試料を作製した。
（２）試料の評価
　Ｘ線トポグラフィー（X-ray diffraction topography）を用いて、作製した試料のスリップラインの有無を評価した。なお、評価には理学電機社製RU-300を用い、透過Ｘ線のトポグラフより、スリップラインの有無を評価した。
　また、試料の表面をＡＦＭ（セイコーインスツル社製SPI400）を用いて観察した。試料のオフ角及び方向はX線回折装置（PANalitycal社製X’pert Pro）を用いて計測した。
　評価結果を表１に、実施例１、２、４（４－１、４－２）および比較例１の透過Ｘ線トポグラフを図１に示す。 
　また、実施例１、４－１、比較例１、２のＡＦＭ像を図７に示す。
　さらに、実施例４－２のＡＦＭ像を図１３に示す。上端、下端、左端、右端のＡＦＭ像は、それぞれウェーハのエッジから５ｍｍの場所でのものであり、中央のＡＦＭ像は中央部（ウエハーエッジから１００ｍｍ）でのものであり、中央部と上端、下端、左端、右端それぞれとの間のＡＦＭ像は、それぞれウェーハのエッジから５０ｍｍの場所でのものである。
Figure JPOXMLDOC01-appb-T000001
　表１、および図１、図１３から明らかなように、９００℃以下で熱処理した試料（実施例１～４（４－１、４－２））はいずれもスリップラインが現れず、熱処理による結晶欠陥が生じていないことが分かった。なお、その他の面欠陥や点欠陥も観察されなかった。
　一方、比較例１、２はスリップラインが観察され（図１（ａ）参照）、熱処理により結晶欠陥が生じていることが分かった。
　また、図７、図１３から明らかなように、いずれの試料も、表面に原子オーダーのステップで段状とされた複数のテラスが形成されているのが観察され、原子オーダーで平坦な表面が得られることが分かった。
＜ラジカル酸化による表面凹凸の評価＞
　得られた試料の表面に種々の処理を施し、平坦面の形状を評価した。具体的な手順は以下の通りである。
（１）試料の作製
（実施例５）
　実施例１の試料に対して東京エレクトロン社製マイクロ波励起プラズマ装置を用いて温度４００℃、１３３Pa、Kr/O2の流量比９８／２の条件にてラジカル酸化を行い、６ｎｍの酸化層を形成した。その後に３６wt％HCｌと５０wt％HFを19/1で混合した溶液を用いて酸化膜を除去した。なお、酸化膜が除去されたかどうかは疎水性になったことを確認することにより判断した。
（比較例３）
　実施例１の試料に対して東京エレクトロン社製α-8を用いてO2雰囲気下で、温度９００℃で１０分間、試料を加熱することにより表面を熱酸化し、６ｎｍの酸化層を形成した。その後に３６wt％HCｌと５０wt％HFを19/1で混合した溶液を用いて酸化膜を除去した。なお、酸化膜が除去されたかどうかは疎水性になったことを確認することにより判断した。
（比較例４）
　実施例１の試料に対して東京エレクトロン社製α-8を用いてO2雰囲気下で、１０００℃で１０分間、試料を加熱することにより表面を熱酸化し、１７ｎｍの酸化層を形成した。その後に３６wt％HCｌと５０wt％HFを19/1で混合した溶液を用いて酸化膜を除去した。なお、酸化膜が除去されたかどうかは疎水性になったことを確認することにより判断した。
（比較例５）
　実施例１の試料に対して３６wt％HCｌと５０wt％HFを19/1で混合した溶液で１分洗浄を行い、その後に超純水リンスを５分間行った（即ち、表面を酸化しなかった）。
（２）試料の評価
　次に、実施例５および比較例３～５の酸化前後（比較例５は洗浄前後）の表面形状をＡＦＭで観察した。結果を図１１に示す。なお、図１１のＡＦＭ像は1μm角である。
　図１１に示すように、ラジカル酸化を行った試料（実施例５）は酸化後も表面のステップとテラスが明確に現れており、原子オーダーでの表面の平坦性が維持されていることが分かった。
　一方、熱酸化を行った試料（比較例３、４）はステップとテラスが不明瞭になっており、原子オーダーでの表面の平坦性が悪化していることが分かった。
＜ＭＯＳＦＥＴの電流電圧特性の評価＞
　以下に示す手順で図８および図９に示すようなＭＯＳＦＥＴを作製し、ドレイン電流－ドレイン電圧（ＩＤ－ＶＤ）特性を評価した。
（１）試料の作製
（実施例６）
　まず、実施例１の試料の表面を、T. Ohmi, "Total room temperature wet cleaning Si substrate surface,” J. Electrochem. Soc., Vol. 143, No. 9, pp.2957-2964, Sep. 1996.に記載されたアルカリ溶液を用いない洗浄法によって洗浄した。次に、プラズマによって発生させた酸素ラジカルによって基板表面を直接酸化するラジカル酸化法により、温度４００℃の条件にて７ｎｍのＳｉＯ２膜９０２を形成したのち、ＣＶＤ法によって３００ｎｍのＳｉＯ２膜３を形成した。
　次に、フォトリソグラフィー法によって、ＭＯＳトランジスタが作成される活性化領域を開口した。
　次に、フォトレジストをマスク材料としてＨＣｌ／ＨＦ＝１９／１の溶液で開口部分のＳｉＯ２膜９０２およびＳｉＯ２膜９０３を除去し、フォトレジストをＨ２ＳＯ４／Ｈ２Ｏ２＝４：１溶液で除去した。その後、上述したアルカリ溶液を用いない洗浄法で露出半導体表面を洗浄したのち、ラジカル酸化によってゲート絶縁膜としてＳｉＯ２膜９０４を５．６ｎｍ形成し、ゲート電極９０５として多結晶ポリシリコンを形成した。この後は、公知の手法によりソース拡散層９０６およびドレイン拡散層９０７の形成、層間絶縁膜９０８の成膜、コンタクトホールの開口、ゲート取り出し電極９０９、ソース取り出し電極９１０およびドレイン取り出し電極９１１の形成を行い、図９に示すようなＭＯＳＦＥＴが完成した。
（比較例６）
　平坦化処理を行わず、Ｒａ＝０．０６ｎｍとしたほかは実施例５と同様の条件でＭＯＳＦＥＴを作製した。
（２）試料の評価
　作製した試料に－３Ｖ～３Ｖの範囲で０．５Ｖ単位でドレイン電圧を印加し、ドレイン電流を測定した。結果を図１２に示す。
　図１２から明らかなように、平坦な界面を有する実施例６のＭＯＳＦＥＴの方が同じゲート電圧、ドレイン電圧の時に比較例６よりも大きいドレイン電流が流れており、良好なＭＯＳＦＥＴが形成されていることが分かった。
＜累積故障率（Ｃｕｍｕｌａｔｉｖｅ　Ｆａｉｌｕｒｅ「％」）の評価＞
　図１４は、評価面積 を１ｍｍ× １ｍｍに設定して、累積故障率の評価を行った結果を示す図である。横軸は、破壊までに流れる電荷量(charges to breakdown)Ｑbdであり、縦軸は累積故障率である。グラフが右寄りにあるほど、性能が良いことになる。
　図１４中、（ａ）は熱処理温度を１１００℃に設定して表面を原子レベルで平坦にした場合、（ｂ）は熱処理温度を８００℃に設定して表面を原子レベルで平坦にした場合、（ｃ）は原子レベルに平坦化する処理を行わない場合、（ｄ）は平坦化処理を行った後にAPMにより表面ラフネスを増大させた場合で、それぞれの試料にラジカル酸化法で５．８ｎｍの酸化膜を形成してMOSダイオードを作製して測定した結果をそれぞれ示す。
　図１４に示す結果から、Qｂｄがラフネスが大きいもの、すなわち（ｃ）、（ｄ）、に比べて、平坦化したもの、すなわち（ａ）、（ｂ）の方が大きくなっていることが分かる。
　図１５は、評価面積 を４ｍｍ× ４ｍｍに設定して、累積故障率の評価を行った結果を同様に示す図である。
　図１５中、（ａ）は熱処理温度を１１００℃に設定して表面を原子レベルで平坦にした場合、（ｂ）は熱処理温度を８００℃に設定して表面を原子レベルで平坦にした場合、（ｃ）は原子レベルに平坦化する処理を行わない場合で、それぞれの試料にラジカル酸化法で５．８ｎｍの酸化膜を形成してMOSダイオードを作製して測定した結果をそれぞれ示す。
　図１５に示す結果から、大きい面積の試料で評価を行うと、平坦化処理を行うことにより初期故障がなくなっていることが分かる。
（実施例７）
　表面が（１００）配向のシリコンウェーハを熱処理温度及び熱処理雰囲気ガスであるＡｒの流量を種々に変えて各試料を作成し、熱処理温度とＡｒ流量の平坦化処理への影響度合いを調べた。スリップラインの有無の評価は、実施例１と同様にして行った。具体的な手順は以下の通りである。
（１）各試料の作製
　まず、口径３００mmφ、表面が（１００）配向のシリコンウェーハを用意し、以下の手順でシリコンウェーハ表面の洗浄を行った。
　まず、Ｏ３（オゾン）水を用いてシリコンウェーハ表面を１０分間洗浄し、希ＨＦ（０．５wt%）を用いて１分間洗浄し、最後に、超純水リンスを３分行った。
　その後、シリコンウェーハを図３に示す熱処理装置内に載置し、水分が０．０２ｐｐｂ以下、Ｏ２が０．０１ｐｐｂ以下の純度のＡｒを流しながら所定の熱処理温度で１８０分間熱処理を行った。
　熱処理過程中、図４，５，６で説明した様にして装置内への大気や遊離金属の侵入を完全に防止して実施した。大気侵入防止に使用したガスとしては、Ａｒを用い、内在チューブ３０５内の圧力よりやや高めの圧力で常時流し続けた。
　具体的には、まずシリコンウェーハが３０℃の状態から図１０に示す温度シーケンスパターンと同等の温度シーケンスでシリコンウェーハを熱処理維持温度（図１０では８５０℃）まで昇温し、その温度を１８０分保持した。その後、図１０に示す温度シーケンスパターンと同等の温度シーケンスでシリコンウェーハが３０℃になるまで降温した。以上の手順により、試料を作製した。
　結果を図１６に示す。どの試料にもスリップラインは観察されなかった。これにより極めて平坦性に優れた表面であることが確認された。
　　　　　　　　　熱処理温度（℃）　Ａｒの流量（slm）
試料１（△）　　　　８５０　　　　　　１４
試料２（○）　　　　８６０　　　　　　１４
試料３（◇）　　　　８７５　　　　　　１４
試料４（□）　　　　９００　　　　　　１４
試料５（黒三角）　　８５０　　　　　　２８
　図１６から明らかなように、同じＡｒの流量なら、熱処理温度が高い方が平坦化処理速度ははやい。同じ熱処理温度ならＡｒの流量の大きい方が平坦化処理速度ははやい。
　上に述べた実施形態では、本発明をＭＯＳＦＥＴに用いた場合についてのみ説明したが、本発明は何らこれに限定されることなく、平坦な表面を有するシリコンウェーハを用いた全ての構造に適用できる。

Claims (7)

  1. 　熱処理装置のシリコンウェーハの熱処理空間に熱処理雰囲気ガスを外部から導入するためのガス輸送路が前記熱処理装置との継部において分離された二重空間構造を有し、該二重空間構造は、内空間が前記熱処理空間に連通し、外空間は前記熱処理空間には連通しておらず輸送されるガスを外部に排気する構造であり、シリコンウェーハの熱処理過程において、前記内空間に前記熱処理雰囲気ガスを流し前記外空間に前記熱処理雰囲気ガス若しくは前記熱処理雰囲気ガス同等のガスを流すことを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法
  2. 　表面熱処理によるシリコンウェーハの原子オーダー平坦化表面処理方法において、熱処理装置内のシリコンウェーハが設置された熱処理空間に、水分含有量０．２vol.ppb以下、酸素含有量０．１vol.ppb以下の純度の熱処理雰囲気ガスを導入しつつ熱処理温度９００℃以下で熱処理することを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法。
  3. 　表面熱処理によるシリコンウェーハの原子オーダー平坦化表面処理方法において、熱処理装置内のシリコンウェーハが設置された熱処理空間に、水分含有量０．０２vol.ppb以下、酸素含有量０．０１vol.ppb以下の純度の熱処理雰囲気ガスを導入しつつ熱処理温度９００℃以下で熱処理することを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法。
  4. 　請求項１において、更に、シリコンウェーハが設置された前記熱処理空間に、水分含有量０．２vol.ppb以下、酸素含有量０．１vol.ppb以下の純度の熱処理雰囲気ガスを導入しつつ熱処理温度９００℃以下で熱処理することを特徴とするシリコンウェーハの原子オーダー平坦化表面処理方法。
  5. 　内側に熱処理空間を規定し、且つ、二重構造の外在チューブと、当該外在チューブの外側に設けられたヒータと、前記熱処理空間内に設けられ、不活性ガスを導入、排出する内在チューブと、前記内在チューブの内側に配置されたウェーハセッテング台とを有し、
    前記外在チューブは、前記二重構造内部に規定されるガス流通路を備え、
    前記内在チューブの前記不活性ガスを導入、排出する部分は、前記不活性ガスの導入、排出用フランジと、当該不活性ガス導入、排出用フランジの内側に、不活性ガスを導くパイプを備えていることを特徴とする熱処理装置。
  6. 　請求項５において、前記外在チューブの前記ガス流通路には、不活性ガスが流されることを特徴とする熱処理装置。
  7. 　請求項５又は６において、更に、前記内在チューブはＯリングを介して、取り付けられており、前記Ｏリングには、前記熱処理空間の外側から、不活性ガスが供給されていることを特徴とする熱処理装置。
    　　　　　　　　　　　　　　　　　
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126746A (ja) * 2016-01-14 2017-07-20 ソイテックＳｏｉｔｅｃ 構造の表面を平滑化するためのプロセス

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6531743B2 (ja) * 2016-09-27 2019-06-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN106484978B (zh) * 2016-09-28 2019-07-19 北京理工大学 一种基于晶体滑移机制的各向异性线弹性本构的建立方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213335A (ja) * 1995-02-02 1996-08-20 Kokusai Electric Co Ltd 半導体製造装置
JP2007516586A (ja) * 2003-12-03 2007-06-21 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ ウェハの表面粗さを改善する方法
WO2010018654A1 (ja) * 2008-08-14 2010-02-18 信越半導体株式会社 縦型熱処理装置及び熱処理方法
WO2011096417A1 (ja) 2010-02-04 2011-08-11 国立大学法人東北大学 シリコンウェーハおよび半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213335A (ja) * 1995-02-02 1996-08-20 Kokusai Electric Co Ltd 半導体製造装置
JP2007516586A (ja) * 2003-12-03 2007-06-21 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ ウェハの表面粗さを改善する方法
WO2010018654A1 (ja) * 2008-08-14 2010-02-18 信越半導体株式会社 縦型熱処理装置及び熱処理方法
WO2011096417A1 (ja) 2010-02-04 2011-08-11 国立大学法人東北大学 シリコンウェーハおよび半導体装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
L. ZHONG; A. HOJO; Y. MATSUSHITA; Y. AIBA; K. HAYASHI; R. TAKEDA; H. SHIRAI; H. SAITO, PHY. REV. B., vol. 54, 1996, pages 2304
T. OHMI: "Total room temperature wet cleaning Si substrate surface", J. ELECTROCHEM. SOC., vol. 143, no. 9, September 1996 (1996-09-01), pages 2957 - 2964
T. OHMI; K. KOTANI; A. TERAMOTO; M. MIYASHITA, IEEE ELEC. DEV. LETT., vol. 12, 1991, pages 652

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126746A (ja) * 2016-01-14 2017-07-20 ソイテックＳｏｉｔｅｃ 構造の表面を平滑化するためのプロセス
KR20170085443A (ko) * 2016-01-14 2017-07-24 소이텍 구조의 표면을 평활화하는 프로세스
KR102583420B1 (ko) 2016-01-14 2023-10-04 소이텍 구조의 표면을 평활화하는 프로세스

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