WO2011096417A1 - シリコンウェーハおよび半導体装置 - Google Patents

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大見　忠弘
寺本　章伸
智之 諏訪
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a silicon wafer for producing a semiconductor device such as an IC or LSI, and also relates to a semiconductor device such as an IC or LSI.
  • Non-Patent Document 1 Unevenness on the surface of a silicon wafer for producing a semiconductor device such as an IC or LSI is a factor that degrades the current drive capability of a MOSFET (Metal / Oxide / Semiconductor / Field / Effect / Transistor) as shown in Non-Patent Document 1, for example. Therefore, it is required to make the surface as flat as possible (Non-Patent Document 1).
  • MOSFET Metal / Oxide / Semiconductor / Field / Effect / Transistor
  • Non-patent Document 2 it has been reported that when a silicon wafer is processed in an Ar atmosphere at 1200 ° C., an ultimate flat surface in which atomic steps and terrace structures appear can be formed.
  • Non-Patent Document 2 when a silicon wafer having a large diameter of 200 mm ⁇ is heat-treated at a high temperature of 1200 ° C., crystal defects called slip lines are formed on the silicon wafer, and MOSFETs formed on the wafer are formed. Yield significantly decreases.
  • FIG. 1 (a) shows an X-ray topography analysis result when the present applicant heat-treats a silicon wafer at 1100 ° C. in an Ar atmosphere. It can be seen that a slip line has been formed in a portion surrounded by a white circle.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a silicon wafer capable of manufacturing a MOSFET and a circuit composed thereof with high yield even when the surface is flat with a single atom and has a large diameter. Is to provide.
  • a semiconductor device characterized by being formed using the silicon wafer described in the first aspect is obtained.
  • a semiconductor device formed on a silicon substrate having atomic order steps and terraces and having no slip line is obtained.
  • a method of planarizing a silicon wafer at an atomic level in an inert gas atmosphere at a temperature of 900 ° C. or lower and 800 ° C. or higher can be obtained.
  • the present invention it is possible to provide a silicon wafer capable of manufacturing a MOSFET and a circuit composed of the MOSFET with a high yield even when the surface is flat on the atomic order and has a large diameter.
  • FIG. 5 is a cross-sectional view in the source-drain direction of FIG. 4.
  • 2 is a temperature profile during heat treatment in Example 1.
  • FIG. 3 is an AFM image of the sample surface before and after oxidation (before and after treatment) in Example 5 and Comparative Examples 3 to 5.
  • Example 6 is a graph showing drain voltage-drain current characteristics of Example 6 and Comparative Example 6. It is sectional drawing which shows the outline of a heat processing apparatus. It is an AFM image of the sample surface of Example 4-1. It is a figure which shows the evaluation result (evaluation area: 1 mm x 1 mm) of the cumulative failure rate (Cumulative Failure “%”). It is a figure which shows the evaluation result (evaluation area: 4 mm x 4 mm) of the cumulative failure rate (Cumulative Failure “%”).
  • the silicon wafer of the present invention has a plurality of terraces formed on the surface in steps of one atomic layer, and has no slip line.
  • the “slip line” means a “crystal defect” which occurs when silicon atoms regularly arranged are displaced due to high temperature when the silicon wafer is heat-treated.
  • a white circle in FIG. As shown in the enclosed part, it has a shape like a crack.
  • the silicon wafer of the present invention has a structure free from crystal defects.
  • the state in which a plurality of terraces that are stepped in atomic order steps is formed on the surface means a state as shown in FIG. 2 and FIG.
  • the surface of the silicon wafer according to the present embodiment is inclined from the Just (100) plane by an off angle ( ⁇ ).
  • the crystal on the substrate surface is the (100) plane, and the off-angle is relative to the (100) plane inclined by 36 ° in the ⁇ 011> direction with respect to the ⁇ 01-1> direction.
  • the case where the surface orientation is tilted by 0.06 ° is shown.
  • the lattice points of the surface are different.
  • the positions where the lattice points on the surface are switched are steps S A and S B.
  • the height of this step is 0.13 nm, which is one atomic step on the silicon (100) surface.
  • the terrace width varies by several atoms at the atomic level. However, the variation is small on the order of nm, and the influence on the characteristics can be ignored or the influence is within a small range. Therefore, it can be said that the terrace width is substantially the same width. Also, the direction of the step is not a straight line, and there are irregularities of several atoms at the atomic level, but the irregularities are also small on the order of nm, and the influence on the characteristics can be ignored or within a small range. Accordingly, since the steps are substantially straight and can be regarded as one direction, it can be said that the steps are formed in substantially the same direction.
  • the relationship between the terrace width L obtained from the AFM image and the off angle obtained by the X-ray diffraction measurement agrees well with the result of the equation (1). That is, the step formed on the silicon surface is an atomic layer. Furthermore, it can be said that the off-angle is substantially the same as an average angle. In the following description, the step direction is simply described as being the same direction, the terrace width being the same width, and the off-angle being the same angle.
  • the temperature during the heat treatment is set to 900 degrees or less. It is desirable to do. By setting the heat treatment temperature to 900 ° C. or less, even when the silicon wafer has a large diameter of 200 mm ⁇ or more, a wafer having no slip line can be obtained.
  • the temperature during the heat treatment is preferably 800 ° C. or higher.
  • a MOSFET can be formed with good yield.
  • the surface of the semiconductor substrate 1 (silicon wafer, silicon substrate) that has been subjected to the above-described treatment (heat treatment at 900 ° C. or lower) is washed by a washing method that does not use an alkaline solution.
  • the SiO 2 film 2 is formed by a radical oxidation method in which the substrate surface is directly oxidized by oxygen radicals generated by plasma
  • the SiO 2 film 3 is formed by a CVD method or the like.
  • an activation region in which the MOS transistor is formed is opened by using a photolithography method or the like.
  • the direction parallel to the step is the carrier traveling direction so that there is no step in the source-drain direction (so that the step does not cross the carrier traveling direction).
  • FIG. 4 illustrates the case where the source and drain are set in a direction inclined by 54 ° in the ⁇ 011> direction with respect to the ⁇ 01-1> direction.
  • the SiO 2 film 2 and the SiO 2 film 3 in the opening are removed, and the photoresist is removed.
  • the openings are formed in a plurality (a large number) of portions where the transistors are to be provided. In FIGS. 4 and 5, one opening portion and one transistor are shown.
  • the exposed semiconductor surface is cleaned by a cleaning method that does not use an alkaline solution, and then a SiO 2 film 4 is formed as a gate insulating film by radical oxidation, and polycrystalline polysilicon is formed as a gate electrode 5.
  • the isotropic oxidation method such as the radical oxidation method, the interface flatness does not deteriorate regardless of the film thickness.
  • the gate insulating film may be formed by radical nitridation, or may be formed by combining radical oxidation and radical nitridation.
  • MOSFET is formed by a known MOSFET forming method.
  • a MOSFET as shown in FIG. 5 is formed.
  • MOSFET MOSFET
  • a method for forming the gate insulating film for example, a method of oxidizing a semiconductor substrate isotropically or a method of nitriding may be used.
  • element isolation methods between a large number of formed transistors may use STI (Shallow trench Isolation), LOCOS (Local Oxidation of Silicon) method, etc., and the active region surface cleaning method, oxide film, nitride film forming method, The film thickness should just be comparable.
  • the silicon wafer is formed such that a plurality of terraces stepped on the surface are formed on the surface, and no slip line exists.
  • sample 1 a silicon wafer having a diameter of 200 mm ⁇ and a surface of (100) orientation was prepared, and the silicon wafer surface was cleaned by the following procedure. First, the surface of the silicon wafer was washed with O 3 water for 10 minutes, washed with dilute HF (0.5 wt%) for 1 minute, and finally rinsed with ultrapure water for 3 minutes. Thereafter, the silicon wafer is placed in a heat treatment apparatus as shown in FIG. 9, and a heat treatment temperature of 850 ° C. and a heat treatment time of 180 minutes are performed while flowing 20 L / min of Ar with moisture of 0.2 ppb or less and O 2 of 0.1 ppb or less.
  • the heat treatment was performed under the conditions of Specifically, the silicon wafer was first heated from the state of 30 ° C. to 850 ° C. by the temperature sequence shown in FIG. 6, and held at 850 ° C. for 180 minutes. Thereafter, the temperature of the silicon wafer was lowered to 30 ° C. by the temperature sequence shown in FIG. A sample was prepared by the above procedure.
  • Example 2 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min and the heat treatment time (holding time) was 540 minutes.
  • Example 3 A sample was produced under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min and the heat treatment time (holding time) was 270 minutes.
  • Example 4-1 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min, the heat treatment temperature was 900 ° C., and the heat treatment time was (holding time) 60 minutes.
  • Example 4-2 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 14 L / min, the heat treatment temperature was 800 ° C., and the heat treatment time was (holding time) 90 minutes.
  • Example 1 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min, the heat treatment temperature (holding temperature) was 1100 ° C., and the heat treatment time (holding time) was 60 minutes.
  • Example 2 A sample was prepared under the same conditions as in Example 1 except that the Ar flow rate was 10 L / min, the heat treatment temperature (holding temperature) was 1200 ° C., and the heat treatment time (holding time) was 60 minutes.
  • the surface of the sample was observed using AFM (SPI400 manufactured by Seiko Instruments Inc.).
  • the off-angle and direction of the sample were measured using an X-ray diffractometer (X'pert Pro manufactured by PANalitycal).
  • FIG. 10 shows an AFM image of Example 4-2.
  • the AFM images at the top, bottom, left, and right ends are each at a location 5 mm from the edge of the wafer, and the center AFM image is at the center (100 mm from the wafer edge).
  • the AFM images between the lower end, the left end, and the right end are each 50 mm from the edge of the wafer.
  • Example 5 The sample of Example 1 was subjected to radical oxidation using a microwave-excited plasma apparatus manufactured by Tokyo Electron Ltd. at a temperature of 400 ° C., 133 Pa, and a Kr / O 2 flow rate ratio of 98/2 to form a 6 nm oxide layer. did. Thereafter, the oxide film was removed using a solution in which 36 wt% HCl and 50 wt% HF were mixed in 19/1. Whether or not the oxide film was removed was judged by confirming that it became hydrophobic.
  • Example 3 The surface was thermally oxidized by heating the sample for 10 minutes at a temperature of 900 ° C. in an O 2 atmosphere using ⁇ -8 manufactured by Tokyo Electron Co., Ltd. for the sample of Example 1 to form a 6 nm oxide layer. . Thereafter, the oxide film was removed using a solution in which 36 wt% HCl and 50 wt% HF were mixed in 19/1. Whether or not the oxide film was removed was judged by confirming that it became hydrophobic.
  • Example 4 The surface of the sample of Example 1 was thermally oxidized using ⁇ -8 manufactured by Tokyo Electron Ltd. in an O 2 atmosphere at 1000 ° C. for 10 minutes to thermally oxidize the surface to form a 17 nm oxide layer. Thereafter, the oxide film was removed using a solution in which 36 wt% HCl and 50 wt% HF were mixed in 19/1. Whether or not the oxide film was removed was judged by confirming that it became hydrophobic.
  • Example 5 The sample of Example 1 was washed with a solution of 36 wt% HCl and 50 wt% HF mixed at 19/1 for 1 minute, and then rinsed with ultrapure water for 5 minutes (that is, the surface was not oxidized). ).
  • Example 5 was a 1 ⁇ m square.
  • a MOSFET as shown in FIG. 4 and FIG. 5 was fabricated by the following procedure, and the drain current-drain voltage (I D -V D ) characteristics were evaluated.
  • Example 6 (1) Preparation of sample (Example 6) First, the surface of the sample of Example 1 was prepared by T. Ohmi, “Total room temperature wet cleaning Si substrate surface,” J. Electrochem. Soc., Vol. 143, No. 9, pp. 2957-2964, Sep. 1996. It was washed by a washing method not using an alkaline solution described in. Next, a 7 nm SiO 2 film 2 is formed at a temperature of 400 ° C. by a radical oxidation method in which the substrate surface is directly oxidized by oxygen radicals generated by plasma, and then a 300 nm SiO 2 film 3 is formed by a CVD method. did. Next, an activation region in which a MOS transistor is formed is opened by photolithography.
  • the source diffusion layer 6 and the drain diffusion layer 7 are formed, the interlayer insulating film 8 is formed, the contact holes are opened, the gate extraction electrode 9, the source extraction electrode 10 and the drain extraction electrode 11 are formed by a known method. As a result, a MOSFET as shown in FIG. 5 was completed.
  • the MOSFET of Example 6 having a flat interface has a larger drain current than that of Comparative Example 6 at the same gate voltage and drain voltage, and a good MOSFET is formed. I understood that.
  • FIG. 11 is a diagram showing the results of evaluating the cumulative failure rate with the evaluation area set to 1 mm ⁇ 1 mm.
  • the horizontal axis is the charge to breakdown Qbd, and the vertical axis is the cumulative failure rate. The more the graph is to the right, the better the performance.
  • FIG. 11 shows the case where the heat treatment temperature is set to 1100 ° C. and the surface is made flat at the atomic level, and (b) shows the case where the heat treatment temperature is set to 800 ° C. and the surface is made flat at the atomic level.
  • C is a case where no leveling treatment is performed at the atomic level, and (d) is a case where the surface roughness is increased by APM after the leveling treatment. The results of forming and measuring a MOS diode by forming an oxide film are shown respectively.
  • FIG. 12 is a diagram similarly showing the result of evaluating the cumulative failure rate with the evaluation area set to 4 mm ⁇ 4 mm.
  • (a) sets the heat treatment temperature to 1100 ° C. and makes the surface flat at the atomic level
  • (b) sets the heat treatment temperature to 800 ° C. and makes the surface flat at the atomic level
  • (C) shows a case in which a process for flattening to the atomic level is not performed, and a measurement result obtained by forming a MOS diode by forming a 5.8 nm oxide film on each sample by a radical oxidation method is shown.
  • the present invention is not limited to this and can be applied to all structures using a silicon wafer having a flat surface. .

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Abstract

　表面に原子一層のステップで段状とされた複数のテラスが形成されているシリコンウェーハにおいて、スリップラインが存在しない。

Description

シリコンウェーハおよび半導体装置
　本発明は、ＩＣ、ＬＳＩ等の半導体装置を作成するためのシリコンウェーハに関し、またＩＣ、ＬＳＩ等の半導体装置に関するものである。
　ＩＣ、ＬＳＩ等の半導体装置を作成するためのシリコンウェーハ表面の凹凸は、例えば非特許文献１に示されているようにＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の電流駆動能力を劣化させる要因であり、表面を極力、平坦にすることが求められる（非特許文献１）。
　一方、１２００℃のＡｒ雰囲気でシリコンウェーハを処理すると原子レベルのステップおよびテラス構造が現れる究極の平坦表面が形成できることが報告されている（非特許文献２）。
T. Ohmi, K. Kotani, A. Teramoto, and M. Miyashita, IEEE Elec. Dev. Lett., 12, 652 (1991). L. Zhong, A. Hojo, Y. Matsushita, Y. Aiba, K. Hayashi, R. Takeda, H. Shirai, and H. Saito, Phy. Rev. B. 54, 2304 (1996).
　しかしながら、非特許文献２のように、１２００℃の高温で２００ｍｍφのような大口径シリコンウェーハを熱処理すると、シリコンウェーハにスリップラインと呼ばれる結晶欠陥が形成されてしまい、そのウェーハ上に形成されるＭＯＳＦＥＴの歩留まりが著しく低下する。
　図１（ａ）は本出願人が１１００℃、Ａｒ雰囲気でシリコンウェーハを熱処理した場合のＸ線トポグラフィー（X-ray diffraction topography）解析結果である。白丸で囲んだ箇所にスリップラインが形成されてしまっていることが分かる。
　このように従来技術では、表面が原子オーダーで平坦な大口径ウェーハ上に歩留まりよくＭＯＳＦＥＴおよびそれで構成された回路を製造することは不可能であり、これらを両立させることは、高性能な半導体装置を低コストで提供するために有効である。
　本発明は、上記の問題に鑑みてなされたものであり、その目的は、表面が原子一層で平坦で、かつ、大口径とした場合でも歩留まりよくＭＯＳＦＥＴおよびそれで構成された回路を製造できるシリコンウェーハを提供することにある。
　上記した課題を解決するために、本発明の第１の態様によれば、表面に原子一層のステップで段状とされた複数のテラスが形成されているシリコンウェーハにおいて、スリップラインが存在しないことを特徴とするシリコンウェーハが得られる。
　本発明の第２の態様によれば、第１の態様に記載されたシリコンウェーハを用いて形成されたことを特徴とする半導体装置が得られる。
　本発明の第３の態様によれば、原子オーダーのステップおよびテラスを有し、かつスリップラインが存在しないシリコン基板上に形成されている半導体装置が得られる。
　本発明の第４の態様によれば、９００℃以下、８００℃以上の温度、不活性ガス雰囲気においてシリコンウェーハを原子レベルで平坦化する方法が得られる。
　本発明によれば、表面が原子オーダーで平坦で、かつ、大口径とした場合でも歩留まりよくＭＯＳＦＥＴおよびそれで構成された回路を製造できるシリコンウェーハを提供することができる。
シリコンウェーハを種々の条件で熱処理したときのＸ線トポグラフィー結果を示す図である。 本実施形態に係るシリコンウェーハのオフ角とテラス幅の関係を示す図である。 実施例１、４－１および比較例１、２の試料表面のＡＦＭ像である。 本実施形態に係るシリコンウェーハ上にＭＯＳＦＥＴを形成した場合の一例を示す平面図である。 図４のソース－ドレイン方向の断面図である。 実施例１の熱処理時の温度プロファイルである。 実施例５および比較例３～５の酸化前と酸化後（処理前と処理後）の試料表面のＡＦＭ像である。 実施例６および比較例６のドレイン電圧－ドレイン電流特性を示す図である。 熱処理装置の概略を示す断面図である。 実施例４－１の試料表面のＡＦＭ像である。 累積故障率（Ｃｕｍｕｌａｔｉｖｅ　Ｆａｉｌｕｒｅ「％」）の評価結果（評価面積 ：１ｍｍ× １ｍｍ）を示す図である。 累積故障率（Ｃｕｍｕｌａｔｉｖｅ　Ｆａｉｌｕｒｅ「％」）の評価結果（評価面積 ：４ｍｍ× ４ｍｍ）を示す図である。
　以下、図面に基づき、本発明の好適な実施形態を詳細に説明する。 
　最初に、本実施形態に係るシリコンウェーハについて簡単に説明する。
　本発明のシリコンウェーハは、表面に原子一層のステップで段状とされた複数のテラスが形成されており、スリップラインが存在しないものである。
　ここで、「スリップライン」とは、シリコンウェーハを熱処理した際に、規則正しく並んでいるシリコン原子が高温のためにずれることで起こる「結晶欠陥」を意味し、例えば図１（ａ）で白丸で囲んだ部分に示すように、亀裂のような形状を有しているものである。
　即ち、本発明のシリコンウェーハは結晶欠陥フリーの構造を有している。
　また、表面に原子オーダーのステップで段状とされた複数のテラスが形成されている状態とは、図２および図３に示すような状態のことを意味する。
　図２で模式的に示すように、本実施形態に係るシリコンウェーハの表面はオフ角（θ）だけＪｕｓｔ（１００）面から傾いている。
　なお、図２は、基板表面の結晶が（１００）面であり、＜０１－１＞方向に対して、＜０１１＞方向に３６°傾けた方向の（１００）面に対して、オフ角として０．０６°だけ面方位を傾けた場合を示している。
　この状態を例えばＡＦＭ（Atomic Force Microscope）で撮像すると、図３に示すような形状が観察される。
　図２に示すように、原子レベルにおいては、基板表面がオフ角（θ）だけ傾いている場合には、その表面の格子点が異なる。この表面の格子点が切り替わる位置がステップＳＡ、ＳＢとなる。このステップの高さは、シリコン（１００）表面の１原子ステップである０．１３ｎｍである。
　このときのステップとテラスの数は、図２で示しているとおり、（１）式で表される。 
　　　　　Ｌ＝０．１３／ｔａｎθ （ｎｍ）　　　…（１）
Ｌ：テラス幅、θ：（１００）面からのオフ角
　テラス幅は原子レベルでは数原子のばらつきがある。しかし、そのばらつきはｎｍオーダーで小さく、特性への影響が無視できるか、影響が小さな範囲内である。そのためテラス幅は実質的に同じ幅であるといえる。またステップの方向も一直線ではなく、原子レベルでは数原子の凹凸があるが、その凹凸もｎｍオーダーで小さく、特性への影響が無視できるか、影響が小さな範囲内である。従って実質的に直線的で一方向と見なせることから、ステップは実質的に同一方向に形成されているといえる。また、ＡＦＭ像から得られたテラス幅LとX線回折測定で得られたオフ角の関係は（１）式の結果とよく一致している。すなわち、シリコン表面に形成されるステップは原子一層である。さらにオフ角も、同様に平均的な角度として、実質的に同じ角度であるといえる。以下の記載においては、単にステップ方向は同一方向、テラス幅は同じ幅、またオフ角は同じ角度で形成されていると表記する。
　このように、表面に原子一層のステップで段状とされた複数のテラスが形成されており、かつ、スリップラインが存在しないシリコンウェーハを得るためには、熱処理の際の温度を９００度以下とするのが望ましい。熱処理温度を９００℃以下とすることにより、シリコンウェーハを２００ｍｍφ以上の大口径にした場合においても、スリップラインのないウェーハが得られる。
　ただし、あまり低温での熱処理では原子オーダーで平坦な表面が得られないため、熱処理の際の温度は８００℃以上とするのが望ましい。
　このような、表面に原子一層のステップで段状とされた複数のテラスが形成されており、かつスリップラインが存在しないシリコンウェーハは、ＭＯＳＦＥＴを形成する場合に、ＭＯＳＦＥＴの電流駆動能力を劣化させることなく、かつ歩留まりよくＭＯＳＦＥＴを形成できる。
　ここで、本実施形態に係るシリコンウェーハを使用したＭＯＳＦＥＴの形成方法について、図４および図５を参照して説明する。
　まず、上記処理（９００℃以下での熱処理）が行われた半導体基板１（シリコンウェーハ、シリコン基板）の表面を、アルカリ溶液を用いない洗浄法によって洗浄する。
　次に、図５に示すように、例えばプラズマによって発生させた酸素ラジカルによって基板表面を直接酸化するラジカル酸化法によりＳｉＯ２膜２を形成したのち、ＣＶＤ法等によってＳｉＯ２膜３を形成する。
　次に、フォトリソグラフィー法等を用いて、ＭＯＳトランジスタが作成される活性化領域を開口する。このとき図４に示すように、ソース－ドレインの方向にステップが存在しないように、（キャリア走行方向にステップが交差しないように）、ステップと平行方向をキャリア走行方向とするのが望ましい。このような構成とすることで、キャリア走行方向にはラフネスが極めて小さく、キャリア移動度が大きいＭＯＳＦＥＴが実現できる。
　なお、図４では、＜０１－１＞方向に対して、＜０１１＞方向に５４°傾いた方向にソース－ドレインを設定した場合を例示している。
　次に、フォトレジストをマスク材料として開口部分のＳｉＯ２膜２およびＳｉＯ２膜３を除去し、フォトレジストを除去する。なお、開口はトランジスタをそれぞれ設けるべき複数（多数）の部分に形成するが、図４および図５ではそのうち１個の開口部分、１個のトランジスタを示している。その後、アルカリ溶液を用いない洗浄法で露出半導体表面を洗浄したのち、ラジカル酸化によってゲート絶縁膜としてＳｉＯ２膜４を形成し、ゲート電極５として多結晶ポリシリコンを形成する。なお、ラジカル酸化法のような等方的酸化法であれば膜厚によらず界面平坦度は劣化しない。また、ゲート絶縁膜はラジカル窒化により形成してもよいし、ラジカル酸化とラジカル窒化を組み合わせて形成してもよい。
　この後は、公知のＭＯＳＦＥＴ形成方法によって、ＭＯＳＦＥＴを形成する。
　具体的には、ソース拡散層６およびドレイン拡散層７の形成、層間絶縁膜８の成膜、コンタクトホールの開口、ゲート取り出し電極９、ソース取り出し電極１０およびドレイン取り出し電極１１を形成することで、図５に示すようなＭＯＳＦＥＴを形成する。
　なお、ＭＯＳＦＥＴの形成方法は特に限定されない。ゲート絶縁膜を形成する方法は、例えば等方的に半導体基板を酸化する方法や、窒化する方法を用いれば良い。また多数形成したトランジスタ間の素子分離方法は、ＳＴＩ（Shallow trench Isolation）、ＬＯＣＯＳ（Local Oxidation of Silicon）法等を用いてもよく、活性領域表面の洗浄方法、酸化膜、窒化膜形成方法も、膜厚が同程度であればよい。
　このように、本実施形態によれば、シリコンウェーハは表面に原子一層のステップで段状とされた複数のテラスが形成されており、かつスリップラインが存在しないように構成されている。
　そのため、当該シリコンウェーハを用いることにより、ウェーハが大口径（２００ｍｍφ以上）の場合でも歩留まりよくＭＯＳＦＥＴおよびそれで構成された回路を製造できる。
　以下、実施例に基づき本発明をさらに詳細に説明する。
＜スリップラインの評価＞
　表面が（１００）配向のシリコンウェーハを種々の熱処理温度で加熱した試料を作成し、スリップラインの有無を評価した。具体的な手順は以下の通りである。
（１）試料の作製
（実施例１）
　まず、口径２００mmφ、表面が（１００）配向のシリコンウェーハを用意し、以下の手順でシリコンウェーハ表面の洗浄を行った。 
　まず、Ｏ３水を用いてシリコンウェーハ表面を１０分間洗浄し、希ＨＦ（０．５wt%）を用いて１分間洗浄し、最後に、超純水リンスを３分行った。 
　その後、シリコンウェーハを図９に示すような熱処理装置内に載置し、水分が０．２ｐｐｂ以下、Ｏ２が０．１ｐｐｂ以下のＡｒを２０Ｌ／ｍｉｎ流しながら熱処理温度８５０℃、熱処理時間１８０分の条件下で熱処理を行った。 
　具体的には、まずシリコンウェーハが３０℃の状態から図６に示す温度シーケンスでシリコンウェーハを８５０℃まで昇温し、８５０℃で１８０分保持した。その後、図６に示す温度シーケンスでシリコンウェーハが３０℃になるまで降温した。 
　以上の手順により、試料を作製した。
（実施例２）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理時間（保持時間）を５４０分としたこと以外は実施例１と同様の条件で試料を作製した。
（実施例３）
　Ａｒ流量を１０Ｌ／ｍｉｎとし、熱処理時間（保持時間）を２７０分としたこと以外は実施例１と同様の条件で試料を作製した。
（実施例４－１）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理温度を９００℃、熱処理時間を（保持時間）６０分としたこと以外は実施例１と同様の条件で試料を作製した。
（実施例４－２）
　Ａｒ流量を１４Ｌ／ｍｉｎとし、熱処理温度を８００℃とし、熱処理時間を（保持時間）９０分としたこと以外は実施例１と同様の条件で試料を作製した。
（比較例１）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理温度（保持温度）を１１００℃、熱処理時間（保持時間）を６０分としたこと以外は実施例１と同様の条件で試料を作製した。
（比較例２）
　Ａｒ流量を１０Ｌ／ｍｉｎ、熱処理温度（保持温度）を１２００℃、熱処理時間（保持時間）を６０分としたこと以外は実施例１と同様の条件で試料を作製した。
（２）試料の評価
　Ｘ線トポグラフィー（X-ray diffraction topography）を用いて、作製した試料のスリップラインの有無を評価した。なお、評価には理学電機社製RU-300を用い、透過Ｘ線のトポグラフより、スリップラインの有無を評価した。
　また、試料の表面をＡＦＭ（セイコーインスツル社製SPI400）を用いて観察した。試料のオフ角及び方向はX線回折装置（PANalitycal社製X’pert Pro）を用いて計測した。
　評価結果を表１に、実施例１、２、４（４－１、４－２）および比較例１の透過Ｘ線トポグラフを図１に示す。 
　また、実施例１、４－１、比較例１、２のＡＦＭ像を図３に示す。
　さらに、実施例４－２のＡＦＭ像を図１０に示す。上端、下端、左端、右端のＡＦＭ像は、それぞれウエハーのエッジから５ｍｍの場所でのものであり、中央のＡＦＭ像は中央部（ウエハーエッジから１００ｍｍ）でのものであり、中央部と上端、下端、左端、右端それぞれとの間のＡＦＭ像は、それぞれウエハーのエッジから５０ｍｍの場所でのものである。
Figure JPOXMLDOC01-appb-T000001
　表１、および図１、図１０から明らかなように、９００℃以下で熱処理した試料（実施例１～４（４－１、４－２））はいずれもスリップラインが現れず、熱処理による結晶欠陥が生じていないことが分かった。なお、その他の面欠陥や点欠陥も観察されなかった。
　一方、比較例１、２はスリップラインが観察され（図１（ａ）参照）、熱処理により結晶欠陥が生じていることが分かった。
　また、図３、図１０から明らかなように、いずれの試料も、表面に原子オーダーのステップで段状とされた複数のテラスが形成されているのが観察され、原子オーダーで平坦な表面が得られることが分かった。
＜ラジカル酸化による表面凹凸の評価＞
　得られた試料の表面に種々の処理を施し、平坦面の形状を評価した。具体的な手順は以下の通りである。
（１）試料の作製
（実施例５）
　実施例１の試料に対して東京エレクトロン社製マイクロ波励起プラズマ装置を用いて温度４００℃、１３３Pa、Kr/O2の流量比９８／２の条件にてラジカル酸化を行い、６ｎｍの酸化層を形成した。 
　その後に３６wt％HCｌと５０wt％HFを19/1で混合した溶液を用いて酸化膜を除去した。 
　なお、酸化膜が除去されたかどうかは疎水性になったことを確認することにより判断した。
（比較例３）
　実施例１の試料に対して東京エレクトロン社製α-8を用いてO2雰囲気下で、温度９００℃で１０分間、試料を加熱することにより表面を熱酸化し、６ｎｍの酸化層を形成した。 
　その後に３６wt％HCｌと５０wt％HFを19/1で混合した溶液を用いて酸化膜を除去した。 
　なお、酸化膜が除去されたかどうかは疎水性になったことを確認することにより判断した。
（比較例４）
　実施例１の試料に対して東京エレクトロン社製α-8を用いてO2雰囲気下で、１０００℃で１０分間、試料を加熱することにより表面を熱酸化し、１７ｎｍの酸化層を形成した。 
　その後に３６wt％HCｌと５０wt％HFを19/1で混合した溶液を用いて酸化膜を除去した。 
　なお、酸化膜が除去されたかどうかは疎水性になったことを確認することにより判断した。
（比較例５）
　実施例１の試料に対して３６wt％HCｌと５０wt％HFを19/1で混合した溶液で１分洗浄を行い、その後に超純水リンスを５分間行った（即ち、表面を酸化しなかった）。
（２）試料の評価
　次に、実施例５および比較例３～５の酸化前後（比較例５は洗浄前後）の表面形状をＡＦＭで観察した。結果を図７に示す。なお、図７のＡＦＭ像は1μm角である。
　図７に示すように、ラジカル酸化を行った試料（実施例５）は酸化後も表面のステップとテラスが明確に現れており、原子オーダーでの表面の平坦性が維持されていることが分かった。
　一方、熱酸化を行った試料（比較例３、４）はステップとテラスが不明瞭になっており、原子オーダーでの表面の平坦性が悪化していることが分かった。
＜ＭＯＳＦＥＴの電流電圧特性の評価＞
　以下に示す手順で図４および図５に示すようなＭＯＳＦＥＴを作製し、ドレイン電流－ドレイン電圧（ＩＤ－ＶＤ）特性を評価した。
（１）試料の作製
（実施例６）
　まず、実施例１の試料の表面を、T. Ohmi, "Total room temperature wet cleaning Si substrate surface,” J. Electrochem. Soc., Vol. 143, No. 9, pp.2957-2964, Sep. 1996.に記載されたアルカリ溶液を用いない洗浄法によって洗浄した。 
　次にプラズマによって発生させた酸素ラジカルによって基板表面を直接酸化するラジカル酸化法により、温度４００℃の条件にて７ｎｍのＳｉＯ２膜２を形成したのち、ＣＶＤ法によって３００ｎｍのＳｉＯ２膜３を形成した。 
　次に、フォトリソグラフィー法によって、ＭＯＳトランジスタが作成される活性化領域を開口した。 
　次に、フォトレジストをマスク材料としてＨＣｌ／ＨＦ＝１９／１の溶液で開口部分のＳｉＯ２膜２およびＳｉＯ２膜３を除去し、フォトレジストをＨ２ＳＯ４／Ｈ２Ｏ２＝４：１溶液で除去した。その後、上述したアルカリ溶液を用いない洗浄法で露出半導体表面を洗浄したのち、ラジカル酸化によってゲート絶縁膜としてＳｉＯ２膜４を５．６ｎｍ形成し、ゲート電極５として多結晶ポリシリコンを形成した。この後は、公知の手法によりソース拡散層６およびドレイン拡散層７の形成、層間絶縁膜８の成膜、コンタクトホールの開口、ゲート取り出し電極９、ソース取り出し電極１０およびドレイン取り出し電極１１の形成を行い、図５に示すようなＭＯＳＦＥＴが完成した。
（比較例６）
　平坦化処理を行わず、Ｒａ＝０．０６ｎｍとしたほかは実施例５と同様の条件でＭＯＳＦＥＴを作製した。
（２）試料の評価
　作製した試料に－３Ｖ～３Ｖの範囲で０．５Ｖ単位でドレイン電圧を印加し、ドレイン電流を測定した。 
　結果を図８に示す。
　図８から明らかなように、平坦な界面を有する実施例６のＭＯＳＦＥＴの方が同じゲート電圧、ドレイン電圧の時に比較例６よりも大きいドレイン電流が流れており、良好なＭＯＳＦＥＴが形成されていることが分かった。
＜累積故障率（Ｃｕｍｕｌａｔｉｖｅ　Ｆａｉｌｕｒｅ「％」）の評価＞
　図１１は、評価面積 を１ｍｍ× １ｍｍに設定して、累積故障率の評価を行った結果を示す図である。横軸は、破壊までに流れる電荷量(charges to breakdown)Ｑbdであり、縦軸は累積故障率である。グラフが右寄りにあるほど、性能が良いことになる。
　図１１中、（ａ）は熱処理温度を１１００℃に設定して表面を原子レベルで平坦にした場合、（ｂ）は熱処理温度を８００℃に設定して表面を原子レベルで平坦にした場合、（ｃ）は原子レベルに平坦化する処理を行わない場合、（ｄ）は平坦化処理を行った後にAPMにより表面ラフネスを増大させた場合で、それぞれの試料にラジカル酸化法で５．８ｎｍの酸化膜を形成してMOSダイオードを作製して測定した結果をそれぞれ示す。
　図１１に示す結果から、Qｂｄがラフネスが大きいもの、すなわち（ｃ）、（ｄ）、に比べて、平坦化したもの、すなわち（ａ）、（ｂ）の方が大きくなっていることが分かる。
　図１２は、評価面積 を４ｍｍ× ４ｍｍに設定して、累積故障率の評価を行った結果を同様に示す図である。
　図１２中、（ａ）は熱処理温度を１１００℃に設定して表面を原子レベルで平坦にした場合、（ｂ）は熱処理温度を８００℃に設定して表面を原子レベルで平坦にした場合、（ｃ）は原子レベルに平坦化する処理を行わない場合で、それぞれの試料にラジカル酸化法で５．８ｎｍの酸化膜を形成してMOSダイオードを作製して測定した結果をそれぞれ示す。
　図１２に示す結果から、大きい面積の試料で評価を行うと、平坦化処理を行うことにより初期故障がなくなっていることが分かる。
　上に述べた実施形態では、本発明をＭＯＳＦＥＴに用いた場合についてのみ説明したが、本発明は何らこれに限定されることなく、平坦な表面を有するシリコンウェーハを用いた全ての構造に適用できる。

Claims (8)

  1. 　表面に原子一層のステップで段状とされた複数のテラスが形成されているシリコンウェーハにおいて、スリップラインが存在しないことを特徴とするシリコンウェーハ。
  2. 　口径が２００ｍｍφ以上であることを特徴とする請求項１に記載のシリコンウェーハ。
  3. 　９００℃以下の温度、不活性ガス雰囲気において、熱処理されたことを特徴とする請求項１又は２に記載のシリコンウェーハ。
  4. 　表面の面方位が（１００）結晶面であることを特徴とする請求項１～３のシリコンウェーハ。
  5. 　請求項１乃至４の一つに記載されたシリコンウェーハを用いて形成されたことを特徴とする半導体装置。
  6. 　原子一層のステップおよびテラスを有し、かつスリップラインが存在しないシリコン基板上に形成されている半導体装置。
  7. 　９００℃以下の温度において、不活性ガス雰囲気において作成され、ラジカル酸化および／またはラジカル窒化によってゲート絶縁膜を形成した請求項５又は６の半導体装置。
  8. 　９００℃以下の温度、不活性ガス雰囲気においてシリコンウェーハを原子レベルで平坦化する方法。
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