KR101871534B1 - Soi 구조체의 디바이스 층 내의 금속의 양을 감소시키기 위한 방법과 그 방법에 의해 제조된 soi 구조체 - Google Patents

Soi 구조체의 디바이스 층 내의 금속의 양을 감소시키기 위한 방법과 그 방법에 의해 제조된 soi 구조체 Download PDF

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Abstract

디바이스 층 내에 감소된 금속의 양을 갖는 SOI 구조체들을 제조하는 방법이 개시된다. 또한, 감소된 금속의 양을 갖는 SOI 구조체가 개시된다.

Description

SOI 구조체의 디바이스 층 내의 금속의 양을 감소시키기 위한 방법과 그 방법에 의해 제조된 SOI 구조체{METHODS FOR REDUCING THE METAL CONTENT IN THE DEVICE LAYER OF SOI STRUCTURES AND SOI STRUCTURES PRODUCED BY SUCH METHODS}
관련출원의 상호참조
본 출원은 2011년 1월 31일에 출원된 미국 가출원(Provisional Patent Application) 제61/437,993호에 대한 우선권을 주장하며, 이는 본 명세서에 참조 문헌으로서 포함된다.
기술분야
본 발명의 기술분야는 SOI(silicon on insulator) 구조체를 제조하는 방법, 특히 디바이스 층 내에 감소된 양의 금속을 갖는 SOI 구조체를 제조하는 방법에 관한 것이다. 또한, 본 발명은 그러한 방법들로 제조된 SOI 구조체에 관한 것이다.
실리콘 온 인슐레이터(silicon on insulator) 구조체("SOI 구조체" : 본 명세서에서 "SOI 웨이퍼" 또는 "SOI 기판"으로도 지칭됨)는 일반적으로 핸들 웨이퍼(handle wafer), 실리콘 층("디바이스 층"으로 특성화되기도 함), 및 핸들 웨이퍼와 실리콘 층 사이의 유전체 층(예컨대, 산화물 층)을 포함한다.
SOI 구조체의 상부 실리콘 층 내에 형성된 트랜지스터들은 벌크 실리콘 웨이퍼 상에 형성된 트랜지스터에 비해 신속하게 신호들을 전환하고, 낮은 전압에서 실행되며, 주변의 우주선 입자들로부터의 신호 노이즈에 훨씬 덜 취약하다. 각 트랜지스터는 완전한 이산화 실리콘 층에 의해 이웃들로부터 아이솔레이션된다. 이들 트랜지스터들은 일반적으로 "래치-업(latch-up)" 문제들에 영향을 받지 않고, 벌크 실리콘 웨이퍼들 상에 형성된 트랜지스터들보다 보다 가까이 이격되어 있을 수 있다. SOI 구조체들 상에의 회로의 형성은 보다 컴팩트한 회로 설계를 가능하게 하여, 웨이퍼당 칩의 수율을 높임으로써, 생산성을 증가시킨다.
반도체 웨이퍼 내의 금속 오염은 집적 회로 내에서 수율 손실을 야기할 수 있으므로 유해하다. 금속 오염은 보다 빠른 동작 속도 및 보다 저렴한 제조 비용이 드는 소형의 디바이스를 지향하는 트렌드를 고려할 때 점점 더 중요한 관심사가 되고 있다. 웨이퍼 폴리싱(polishing), 세정(cleaning), 결합 강도를 향상시키는 열처리, 에피텍시(epitaxy), 산화물 스트리핑(stripping), 플라즈마 활성화, 습식 화학 에칭, 기체상 화학 에칭, 고온 어닐링(annealing), 이온 주입, 산화 등을 포함하는 다수의 처리 단계에서 금속 오염이 반도체 웨이퍼 내에 도입될 수 있다. 층 전이(layer transfer)로 제조되는 SOI 웨이퍼는 디바이스 층이 얇으며, 또한 3개의 표면들이 세정되어야 하기 때문에 금속 오염에 민감하다. 표면 오염은 두꺼운 벌크 웨이퍼에 비해 상대적으로 높은 농도를 갖는 얇은 디바이스 층으로 확산될 수 있다.
감소된 양의 금속을 갖는 반도체 웨이퍼, 특히 SOI 구조체의 디바이스 층 내에서 감소된 양의 금속을 갖는 SOI 구조체에 대한 지속적인 요구가 존재한다. 또한, 그러한 웨이퍼를 제조하는 방법에 대한 지속적인 요구도 존재한다.
본 발명의 일 양태는 SOI 구조체의 금속의 양을 감소시키는 방법에 관한 것이다. SOI 구조체는 핸들 웨이퍼, 전면(front surface)을 갖는 실리콘 디바이스 층, 및 핸들 웨이퍼와 실리콘 층 사이의 유전체 층을 포함한다. 유전체 층 및 실리콘 디바이스 층은 유전체 층과 실리콘 디바이스 층 사이에 계면을 형성한다. 실리콘 디바이스 층의 전면 상에는 희생 산화물 층(sacrificial oxide layer)이 형성된다. 희생 산화물 층 및 실리콘 디바이스 층은 희생 산화물 층과 실리콘 디바이스 층 사이에 계면을 형성한다. 희생 산화물 층을 갖는 SOI 구조체는 디바이스 층 내에 존재하는 모든 금속 석출물들을 용해시키기에 충분한 온도 T1까지, 금속 원자들이 디바이스 층 전체에 걸쳐 고르게 분산되기에 충분한 시간 t1 동안 가열된다. 온도 T1은 금속 원자들이 희생 산화물 층-실리콘 디바이스 층 계면을 가로질러, 희생 산화물 층에 진입하는 온도보다 낮다. SOI 구조체는 희생 산화물 층-실리콘 디바이스 층 계면 및 실리콘 디바이스 층-유전체 층의 계면에 금속 원자들이 용해되게 하는 평균 냉각속도 R로, 온도 T1으로부터 금속 원자들이 실리콘 내에서 실질적으로 움직이지 않는 온도 T2로 냉각된다. 이 냉각 속도는 냉각 중에 실리콘 디바이스 층 내에서 실질적으로 어떠한 금속 석출도 발생하지 않을 만큼 충분히 높다. 희생 산화물 층과 희생 산화물 층-실리콘 디바이스 층 계면의 금속 원자들의 일부는 SOI 구조체로부터 제거된다.
본 발명의 다른 양태는 핸들 웨이퍼, 실리콘 디바이스 층, 핸들 웨이퍼와 실리콘 디바이스 층 사이의 유전체 층, 및 희생 산화물 층을 포함하는 SOI 구조체에 관한 것이다. 실리콘 디바이스 층은 제1 면에서 유전체 층과 결합(bonding)하고, 희생 산화물-실리콘 디바이스 층 계면을 형성하는 제2 면에서 희생 산화물 층과 결합한다. 디바이스 층은 제1 유형의 금속 원자들을 포함하고, 제1 유형의 금속 원자들의 적어도 약 50%는 계면의 상기 디바이스 층 내에 위치한다.
본 발명의 또 다른 양태는 핸들 웨이퍼, 전면을 갖는 실리콘 디바이스 층, 및 핸들 웨이퍼와 실리콘 디바이스 층 사이의 유전체 층을 포함하는 SOI 구조체에 관한 것이다. 유전체 층 및 실리콘 디바이스 층은 유전체 층과 실리콘 디바이스 층 사이에 계면을 형성한다. SOI 구조체는 실리콘 디바이스 층의 전면 상에 희생 산화물 층을 형성하고, 디바이스 층 내에 감소된 금속량을 가지게 함으로써, 희생 산화물 층과 실리콘 디바이스 층 사이에 계면을 형성한다. 희생 산화물 층을 갖는 SOI 구조체는 디바이스 층 내에 존재하는 모든 금속 석출물들을 용해시키기에 충분한 온도 T1까지, 금속 원자들이 디바이스 층 전체에 걸쳐 고르게 분산되기에 충분한 시간 t1 동안 가열된다. 온도 T1은 금속 원자들이 희생 산화물 층-실리콘 디바이스 층 계면을 가로질러, 희생 산화물 층에 진입하는 온도보다 낮다. SOI 구조체는 희생 산화물 층-실리콘 디바이스 층 계면 및 실리콘 디바이스 층-유전체 층 계면에 금속 원자들이 용해되게 하는 평균 냉각속도 R로, 온도 T1으로부터 금속 원자들이 실리콘 내에서 실질적으로 움직이지 않는 온도 T2로 냉각된다. 이 냉각 속도는 냉각 중에 실리콘 디바이스 층 내에서 실질적으로 어떠한 석출도 발생하지 않을 만큼 충분히 높다. 희생 산화물 층 및 희생 산화물 층-실리콘 디바이스 층 계면의 금속 원자들의 일부는 SOI 구조체로부터 제거된다. 실리콘 디바이스 층은 디바이스 층 내의 금속량이 감소된 이후에, 제1 유형의 금속을 온도 T1에서 실리콘 내의 금속의 고용 한도 이하의 양만큼 포함한다.
본 발명의 전술된 양태들과 관련하여 언급된 특징들의 다양한 개선이 존재한다. 추가적인 특징들 또한, 본 발명의 전술된 양태들 내에 통합될 수 있다. 개선들과 추가적인 특징들이 개별적으로 또는 임의의 조합으로서 존재할 수 있다. 예를 들어, 전술된 본 발명의 실시예들과 관련하여 이하에서 논의될 다양한 특징들은 본 발명의 전술된 양태들에 단독으로 또는 조합되어 통합될 수 있다.
도 1은 유전체 층이 배치된 도너(donor) 웨이퍼의 단면도이다.
도 2는 핸들 웨이퍼에 결합(bonding)된 유전체 층과 도너 웨이퍼의 단면도이다.
도 3은 도너 웨이퍼를 벽개면(cleave plane)에서 쪼개었을 때의 SOI 구조체의 단면도이다.
도 4는 희생 산화물 층이 배치된 SOI 구조체이다.
도 5는 온도 함수에 따른 실리콘 내의 니켈의 고용도를 도시한 그래프이다.
도 6은 실리콘 디바이스 층 내에서 금속 원자들의 이동(migration)을 도시한 SOI 구조체의 개략도이다.
도 7은 예 1에 따라 처리하는 동안에 웨이퍼의 온도 프로파일을 도시한 그래프이다.
대응하는 참조 번호들은 도면 전체를 통해 대응하는 부분들을 나타낸다.
본 발명에 따르면, 제1 단계 S1에서, SOI 구조체의 디바이스 층 내의 금속의 양은 SOI 구조체의 표면 상에 희생 산화물 층을 형성함으로써 감소될 수 있다. 도 6에 개략적으로 도시된 바와 같이, 단계 S2에서, 금속 원자들이 디바이스 층 전체에 걸쳐 고르게 분산되기에 충분한 시간 동안에 특정 금속 오염 물질(예컨대, 니켈 침전물)이 고용되는 온도까지 가열된다. 단계 S3에서, 희생 산화물 층과 디바이스 층 사이의 계면으로 금속 원자들이 이동하여 "고정(pinned)"될 수 있도록 SOI 구조체의 냉각 속도가 제어된다. 단계 S4에서, 희생 산화물 층과 그 계면에 존재하는 금속 원자들은 에칭에 의해 제거되어 디바이스 층 내의 오염 물질의 농도를 감소시킨다. 디바이스 층 내의 금속의 농도를 더 감소시키기 위해 상기 프로세스는 1회 이상의 추가적인 사이클로 반복될 수 있다.
다층 구조체들, 특히 SOI 구조체들과 SOI 구조체를 제조하기 위한 방법들은 일반적으로 당업자들에게는 알려져 있다(예를 들어, U.S. 특허 제5,189,500; 5,436,175 및 6,790,747 참조: 이들 공보는 목적이 관련되어 있고 일치하는 부분들에 대해 참조 문헌으로서 본 명세서에 포함된다). 다층 구조체를 제조하기 위한 예시적인 프로세스에서, 두 개의 분리된 구조체들이 준비되고, 결합(bond) 계면을 따라 결합되며, 그 후에, 결합 계면과는 상이한 그리고 주입(implantation) 기법을 통해 형성된 분리면을 따라 박리(delaminated)된다(즉, 쪼개진다(cleaved)). 일 구조체는 일반적으로 "핸들" 웨이퍼(또는 구조체)라고 지칭되고, 다른 하나는 일반적으로 "도너(donor)" 웨이퍼(또는 구조체)라고 지칭된다.
도너 웨이퍼와 핸들 웨이퍼를 결합시키기 전에, 도너 웨이퍼, 핸들 웨이퍼, 또는 이들 양 웨이퍼의 표면 상에 유전체 층이 피착될 수 있다. 이와 관련하여, 본 명세서에는, SOI 구조체와 SOI 구조체를 준비하기 위한 방법들이 도너 웨이퍼 상에 피착되거나 또는 성장된 유전체 층을 갖는 것으로, 그리고 핸들 웨이퍼의 표면에 결합된 유전체 층을 갖는 것으로 기술되어 있다. 그러나, 도너 웨이퍼 상에 유전체 층을 성장 또는 피착시키는 것과는 택일적으로 또는 이에 추가적으로 핸들 웨이퍼 상에 유전체 층이 성장 또는 피착될 수 있다는 점, 그리고 이 구조체들은 다양한 구성들 중 임의의 한 구성으로 제한 없이 결합될 수 있다는 점이 이해되어야 한다. 본 명세서에서 핸들 웨이퍼 상에 단독으로 피착된 유전체 층에 대한 언급은 제한적인 의미로 고려되어서는 아니된다.
일반적으로, 적어도 도너 웨이퍼, 보다 일반적으로 도너 웨이퍼 및 핸들 웨이퍼 모두는 단결정 실리콘 웨이퍼로 구성되지만, 본 발명의 범위 내에서 다층 및/또는 이종층 구조체 등 다른 개시 구조체가 이용될 수 있음에 주의해야 한다.
핸들 웨이퍼는 다층 구조체, 예컨대 실리콘, 게르마늄, 갈륨 비소, 실리콘 게르마늄, 갈륨 질화물, 알루미늄 질화물, 인, 석영, 사파이어, 및 이들의 조합들을 준비하기 위해 당해 기술분야에서 흔한 임의의 재료로부터 얻어질 수 있다. 마찬가지로, 도너 웨이퍼는 실리콘, 게르마늄, 갈륨 비소, 실리콘 게르마늄, 갈륨 질화물, 알루미늄 질화물, 인, 석영, 사파이어, 및 이들의 조합들을 포함할 수 있다. 그러나, 일반적으로 본 발명의 방법에 따라 이용되는 핸들 웨이퍼와 도너 웨이퍼는 단결정 실리콘 웨이퍼이며, 일반적으로 종래의 초크랄스키(Czochralski) 결정 성장 방법에 따라 성장된 단결정 잉곳(ingot)으로부터 슬라이싱(sliced)된 단결정 실리콘 웨이퍼이다. 따라서, 이하의 논의는 주로 예시를 목적으로 특정 유형의 다층 구조체, 즉 SOI 구조체를 언급한다. 이와 관련하여, 본 발명에 따라 이용되는 핸들 웨이퍼 및/또는 도너 웨이퍼는, 예컨대 200mm, 300mm, 300mm보다 큰, 또는 심지어 450nm의 직경을 갖는 웨이퍼를 포함하여, 당업자가 이용하기에 적합한 임의의 직경일 수 있다는 점에 주의해야 한다.
도 1을 참조하면, 유전체 층(15)(예컨대, 실리콘 산화물 및/또는 실리콘 질화물 층)은 도너 웨이퍼(12)의 연마된 전면(front surface) 상에 피착된다. 유전체 층(15)은 해당 분야에서 알려진 기법, 예컨대 열산화, 습식 산화, 화학 증착, 열적 질화 또는 이들 기법들의 조합에 따라 도포될 수 있다. 일반적으로, 유전체 층(15)은 원하는 절연 특성을 제공하기에 충분한 실질적으로 균일한 두께로 최종 구조체 내에서 성장된다. 그러나, 일반적으로, 유전체 층은 적어도 약 1nm 및 약 10,000nm 미만, 약 5,000nm 미만, 약 1,000nm 미만, 약 500nm 미만, 약 150nm 미만, 약 100nm 미만 또는 심지어 약 50nm 미만의 두께를 갖는다. 유전체 층(15)은 SOI 구조체에 이용하기에 적합한 임의의 전기 절연 재료, 예컨대 SiO2, Si3N4 , 알루미늄 산화물, 또는 마그네슘 산화물을 포함하는 재료일 수 있다. 일부 실시예에서는, 유전체 층(15)은 SiO2이다(즉, 유전체 층은 본질적으로 SiO2로 이루어지며, 그 내부에 불순물이 존재한다.). 그러나, 일부의 경우에는 대안적으로, 유전체 층에 대해 순수 SiO2의 녹는점보다 높은(즉,약 1700℃ 보다 높은) 녹는점을 갖는 재료를 이용하는 것이 바람직할 수도 있다는 점에 주의하여야 한다. 그러한 재료의 예는 실리콘 질화물(Si3N4), 알루미늄 산화물, 및 마그네슘 산화물이다.
이온들(예컨대, 수소 원자들, 헬륨 원자들, 또는 수소 원자와 헬륨 원자의 조합)은 벽개면(cleave plane)(17)을 정의하기 위해 도너 웨이퍼의 전면 하부에 실질적으로 균일한, 그리고 지정된 깊이로 주입된다. 이온들의 조합들이 주입되는 경우, 이온들은 동시에 또는 순차적으로 주입될 수 있다. 이온 주입은 해당 분야에서 알려진 수단을 이용하여 달성될 수 있다. 예를 들어, 이러한 주입은 U.S. 특허 제6,790,747에 개시된 프로세스와 유사한 방식으로 달성될 수 있다. 주입 파라미터는, 예컨대 약 1 x 1015 내지 약 5 x 1016 ions/cm2 의 총 도즈로, 예컨대 약 20 내지 약 125keV의 총 에너지에 의한 이온 주입을 포함할 수 있다(예컨대, H2 +는 20 KeV의 에너지 및 2.4 x 1016 ions/cm2의 도즈로 주입될 수 있다). 이온들의 조합이 이용되는 경우, 도즈는 이온들의 조합 사이에서 적절히 조정될 수 있다(예컨대, 36 keV의 에너지와 1 x 1016 ions/cm2의 도즈로 He+가 주입되고, 후속하여 48 keV의 에너지와 5 x 1015 ions/cm2의 도즈로 H2 +가 주입될 수 있다).
유전체 층의 피착에 앞서 주입이 수행되는 경우, 후속하는 도너 웨이퍼 상의 유전체 층의 성장 또는 피착은 도너 층 내의 평면(17)을 따라 미성숙 분리되거나 또는 쪼개지는 것을 방지하기에 충분히 낮은 온도에서 적절하게 수행된다(즉, 웨이퍼 결합 프로세스 단계에 앞섬). 분리 또는 쪼개짐 온도는 주입된 종(species), 주입된 도즈, 및 주입된 재료의 복합적인 함수이다. 그러나, 일반적으로, 미성숙 분리 또는 쪼개짐은 피착 온도 또는 성장 온도를 약 500℃ 아래로 유지함으로써 회피될 수 있다.
도 2를 참조하면, 유전체 층(15)의 전면은 친수성 결합 프로세스를 통해 핸들 웨이퍼(10)의 전면에 결합되어 결합 웨이퍼(20)를 형성한다. 유전체 층(15) 및 핸들 웨이퍼(10)는 웨이퍼들의 표면들을, 예컨대 산소 또는 질소를 포함하는 플라즈마에 노출시킴으로써 함께 결합될 수 있다. 플라즈마에의 노출은 주로 표면 활성화라고 지칭되는 프로세스에서 표면의 구조를 변경한다. 그 후에, 웨이퍼들은 함께 프레스되고, 결합 계면(18)에서의 결합이 이들 웨이퍼 사이에 형성된다.
결합에 앞서, 유전체 층의 표면 및 핸들 웨이퍼 표면은 당해 분야에서 알려진 기법을 이용하여 이들 표면들의 결합을 준비하기 위한 세정, 및/또는 간단한 에칭, 평탄화 또는 플라즈마 활성화가 선택적으로 행해지게 할 수 있다. 특정 이론을 들지 않더라도, 일반적으로 SOI 구조체의 실리콘 표면의 품질은 부분적으로는, 결합 이전의 표면의 품질의 함수인 것으로 여겨진다. 또한, 결합 이전의 모든 표면들의 품질은 결과적으로 결합 계면의 품질 또는 강도에 직접적인 영향을 미칠 것이다.
따라서, 일부 경우에서는, 예를 들어, 낮은 표면 거칠기(roughness)(예컨대, 약 0.5nm 제곱 평균(RMS)보다 낮은 거칠기)를 얻기 위해, 결합 이전에, 유전체 층 및/또는 핸들 웨이퍼를 이하의 절차들 중 하나 이상의 절차가 행해지게 할 수 있다: (i) 예컨대, CMP에 의한 평탄화 및/또는 (ii) 예컨대, 친수성 표면 준비 프로세스(예컨대, 표면들을 수산화 암모늄, 과산화수소, 및 물을, 예컨대 1:2:50의 비율로 포함하는 용액에 약 65℃에서 약 20분간 접촉시키는 RCA SC-1 세정 프로세스, 그리고 이에 후속하는 탈이온수 린스 및 건조) 등의 습식 화학 세정 절차에 의한 세정. 이들 표면들 중 하나 또는 양자 모두는 결과적으로 결합 강도를 증가시키기 위해 습식 세정 프로세스 후에 또는 습식 세정 프로세스 대신에 플라즈마 활성화가 선택적으로 행해지게 할 수 있다. 플라즈마 환경은, 예컨대 산소, 암모니아, 아르곤, 질소, 디보란, 또는 포스핀(phosphine)을 포함할 수 있다.
일반적으로, 결합 계면의 형성을 얻기 위해 사용된 에너지가, 후속 처리(즉, 도너 웨이퍼 내의 벽개면 또는 분리면(17)에 따른 분리에 의한 층 전이) 동안 결합 계면의 무결성(integrity)이 유지되는 것을 보장하기에 충분하다면, 본질적으로, 당해 기술분야에서 알려진 임의의 기법을 이용하여 웨이퍼의 결합을 달성할 수 있다. 그러나, 일반적으로, 웨이퍼의 결합은, 감소된 압력(예컨대, 약 50 mTorr) 및 상온에서 유전체 층의 표면과 핸들 웨이퍼를 접촉시키고, 후속하여 상승된 온도(예컨대, 적어도 약 200℃, 적어도 약 300℃, 적어도 약 400℃ 또는 적어도 약 500℃)에서 충분한 시간(예컨대, 적어도 약 10초, 적어도 약 1분, 적어도 약 15분, 적어도 약 1시간, 적어도 약 3시간) 동안 가열함으로써 달성된다. 예를 들어, 이러한 가열은 약 350℃에서 약 1시간 동안 이루어질 수 있다. 결과적인 계면은 약 500 mJ/m2 보다 크거나, 약 1000 mJ/m2 보다 크거나, 약 1500 mJ/m2 보다 크거나, 심지어 약 2000 mJ/m2 보다 큰 결합 강도를 가질 수 있다. 상승된 온도는 도너 웨이퍼 및 핸들 웨이퍼의 인접하는 표면들 사이에 공유 결합을 형성하게 하여, 도너 웨이퍼와 핸들 웨이퍼 사이의 결합을 단단하게 한다. 결합된 웨이퍼의 가열 또는 어닐링과 동시에, 도너 웨이퍼 내에 이전에 주입된 이온들이 벽개면을 약화시킨다. 그 후에, 도너 웨이퍼의 일부는 결합된 웨이퍼로부터 벽개면을 따라 분리(즉, 쪼개짐)되어 SOI 구조체를 형성한다.
결합 계면이 형성된 이후에, 결과적인 결합된 구조체는 도너 웨이퍼 내의 분리면 또는 벽개면을 따라 파괴(fracture)를 유도하기에 충분한 조건들을 거치게 된다(도 3). 일반적으로, 이러한 파괴는, 예컨대 열적으로 및/또는 기계적으로 유도된 클리빙(cleaving) 기법 등의 당해 분야에서 알려진 기법들을 이용하여 달성될 수 있다. 그러나, 일반적으로, 파괴는 결합된 구조체를 비활성(예컨대, 아르곤 또는 질소) 분위기 또는 주위 조건 하에서, 적어도 약 200℃, 적어도 약 300℃, 적어도 약 400℃, 적어도 약 500℃, 적어도 약 600℃, 적어도 약 700℃, 또는 심지어 적어도 약 800℃(예컨대, 약 200℃ 내지 약 800℃ 또는 약 250℃ 내지 약 650℃의 범위의 온도)에서 적어도 약 10초, 적어도 약 1분, 적어도 약 15분, 적어도 약 1시간, 또는 심지어 적어도 약 3시간(높은 온도에서는 짧은 어닐링 시간이 소요되고, 그 역도 성립함) 동안 어닐링함으로써 달성된다.
이와 관련하여, 대안적인 실시예에서, 이러한 분리는 단독으로 또는 어닐링에 부가하여 기계적인 힘에 의하여 유도 또는 달성될 수 있다는 점에 주목해야 한다. 예를 들어, 결합된 웨이퍼로부터 도너 웨이퍼의 일부를 당기기 위해, 결합된 웨이퍼의 반대 측에 기계적인 힘이 수직으로 가해지는 고정구(fixture) 내에 결합된 웨이퍼를 배치할 수 있다. 일부 방법에 따르면, 기계적인 힘을 가하기 위해 흡착기(suction cup)들이 사용된다. 벽개면을 따라 크랙의 전파를 개시하기 위해, 벽개면에 그리고 결합된 웨이퍼의 에지에 기계적 웨지(mechanical wedge)를 적용함으로써, 도너 웨이퍼의 일부의 분리가 개시된다. 그 후에, 흡착기에 의해 가해지는 기계적인 힘은 결합된 웨이퍼로부터 도너 웨이퍼의 일부를 당기고, 이에 따라 SOI 구조체가 형성된다.
도 3을 참조하면, 분리 시에, 2개의 구조체(30,31)가 형성된다. 결합된 구조체(20)의 분리가 도너 웨이퍼(12)(도 2) 내의 벽개면(17)을 따라 발생하므로, 도너 웨이퍼의 일부는 양 구조체의 일부분에 남는다(즉, 도너 웨이퍼의 일부는 유전체 층을 따라 전이된다). 구조체(30)는 도너 웨이퍼의 일부분을 포함한다. 구조체(31)는 SOI 구조체이고, 핸들 웨이퍼(16), 유전체 층(15), 및 실리콘 층(25)을 포함한다.
결과적인 SOI 구조체(31)는 유전체 층(15) 및 핸들 웨이퍼(10)의 최상부에 배치된 얇은 실리콘 층(25)(쪼개짐 이후에 남아있는 도너 웨이퍼의 일부)을 포함한다. 실리콘 디바이스 층(25)은 일반적으로 두께가 약 200nm 미만인데, 소형화를 지향하는 트렌드는 두께가 약 100nm 미만, 약 75nm 미만, 약 50nm 미만 또는 심지어 약 10nm 미만(예컨대, 약 1nm 내지 약 200nm, 약 50nm 내지 약 200nm, 또는 약 1nm 내지 약 10nm)인 다바이스 층을 갖는 구조체의 발전을 가져왔다.
SOI 구조체의 벽개면(즉, 도너 웨이퍼의 얇은 실리콘 층)은 거친 표면을 갖는데, 이는 추가적인 처리에 의해 평활화(smoothed)될 수 있다. 구조체(31)는 디바이스 제조에서 원하는 특징을 갖는 실리콘 층 표면을 생성하기 위해 추가적인 프로세스가 행해질 수 있다. 이러한 특징은, 예컨대 감소된 표면 거칠기, 및/또는 감소된 농도의 LPD(light point defect)를 포함한다. 실리콘 표면 층(즉, 벽개면)을 평활화 및 얇게 하기 위해, 어닐링, 화학적 기계적 연마, 고온의 기체 에칭(즉, 에피텍셜-평활화(epi-smoothing)), 또는 벽개면 상의 희생 산화물 층 형성의 조합들이 이용될 수 있다. SOI 웨이퍼를 상승된 온도(약 1000℃내지 약 1200℃)에서 수 시간 동안 처리하는 PESA(Pre-Epitaxial Smoothing Anneal) 프로세스가 이용될 수 있다. 상승된 온도는 실리콘의 결정 구조가 그 내부에 존재하는 전위(dislocation)들을 재배향시키는 것을 가능하게 함으로써, SOI 웨이퍼의 벽개면을 치유(heal)한다. 대안적으로, 이하에 기술되는 금속 저감 프로세스 이후에, 추가적인 프로세스 동작들(예컨대, PESA 및/또는 에피텍셜-평활화) 중 임의의 하나가 수행될 수 있다.
전술한 바와 같이, SOI 구조체(31)의 여러 표면들은 이러한 여러 표면들의 결합을 돕기 위해 SOI 구조체의 제조 중에 자주 세정 및/또는 연마된다. 예를 들어, 핸들 웨이퍼(10)의 상부 표면 및 유전체 층(15)의 상부 표면은 결합이 되기 전에 모두 세정되며, 실리콘 층(25)의 표면은 쪼개짐 이후에 연마 및 세정된다. 이들 세정 동작들 각각은 웨이퍼 내에 금속 오염 물질들을 도입시킨다. 금속의 농도, 특히 구조체 내에서 주된 오염 물질인 니켈의 농도(즉, 구조체 내의 전체 농도 또는 "벌크(bulk)" 농도)는 적어도 약 1 x 1010 atoms/cm3 이고, 일부 응용예들에서는, 적어도 약 1 x 1011 atoms/cm3 또는 적어도 약 1 x 1012 atoms/cm3이다. 실리콘 디바이스 층(25) 내의 국소적인 부분의 농도는 벌크 농도보다 높을 수 있으며, 전형적인 디바이스 층의 금속 농도(특히, 니켈의 농도)는 적어도 약 1 x 1010 atoms/cm3, 적어도 약 1 x 1012 atoms/cm3, 적어도 약 1 x 1014 atoms/cm3(예컨대, 약 1 x 1010 atoms/cm3 내지 약 1 x 1016 atoms/cm3)이다. 니켈 이외의 금속 오염 물질, 예컨대 구리 및/또는 코발트 또한 존재할 수 있다. 이와 관련하여, 본 발명의 방법들은 다른 금속들, 예컨대 구리 및 코발트에 비해 상대적으로 더 문제가 되는 니켈이 실리콘 디바이스 층(25) 내에 존재하는 경우에 이를 제거하는데 특히 적합하다.
도 4에 도시된 바와 같이, 금속 저감 프로세스의 제1 단계 S1에서, 실리콘 디바이스 층(25)의 전면 상에 희생 산화물 층(40)이 형성된다. 희생 산화물 층(40)은 구조체를 주변 공기에 노출할 때 형성되는 자연 산화물 층(native oxide layer)일 수 있다. 이러한 자연 산화물 층들의 두께는 약 5Å 내지 약 15Å이다. 예를 들어, 자연 산화물 층은 약 10Å, 일반적으로는 약 8Å일 수 있다(즉, 약 0.8nm의 두께). 대안적으로, 희생 산화물 층(40)은 산소를 함유하는 분위기 내에서 웨이퍼를 가열함으로써 형성될 수 있다. 일부 실시예들에서는, 이하 기술되는 단계 S2에서, SOI 구조체가 가열되는 분위기에는 소량의 산소가 추가된다(즉, 단계 S1 및 S2는 동일한 장치(예컨대, 노(furnace))에서 행해지며, 또한 동시에 행해질 수도 있다). 산화물 층의 두께는 크리티컬(critical)하지 않으며, 어떠한 두께라도 적합할 수 있다. 이와 관련하여, 희생 산화물 층은 실리콘 디바이스 층의 표면 상에서 연속적이어야 할 필요는 없지만, 희생 산화물 층 커버리지(coverage) 내의 어떠한 갭(gap)도 디바이스 층의 두께보다 얇은 것이 바람직하다.
SOI 구조체의 금속의 양을 감소시키기 위한 본 발명의 방법은 이 구조체 내의 일부 계면과 관련하여 기술될 수 있다. 도 4에 도시된 바와 같이, 희생 실리콘 산화물 층을 포함하는 구조체는 희생 산화물 층(40)과 실리콘 디바이스 층(25) 사이에 형성된 제1 계면(44)을 갖는다. 디바이스 층(25)과 유전체 층(15)(예컨대, 실리콘 산화물 층) 사이에는 제2 계면(48)이 형성되고, 유전체 층(15)과 핸들 웨이퍼(10) 사이에는 제3 계면(52)이 형성된다.
희생 산화물 층(40)이 형성된 이후에, 금속 저감 프로세스인 단계 S2에서, SOI 구조체가 온도 T1까지 가열된다. T1은 본질적으로 디바이스 층 내의 모든 금속 원자들(예컨대, 적어도 본질적으로 니켈 원자 등의 특정 유형의 금속 원자들 모두)이 용해될 수 있도록(즉, 디바이스 층 내의 금속 덩어리로부터 분리시키도록) 충분히 높게 선택되어야 한다. T1은 또한 용해된 금속 원자들이 희생 산화물 층-실리콘 디바이스 층 계면(44)을 가로질러, 희생 산화물 층(40)에 진입하게 되는 온도를 넘지 않아야 한다. T1을 이러한 온도 아래로 유지함으로써, 디바이스 층(40) 내의 금속 원자들(예컨대, 니켈)은 희생 산화물 층-디바이스 층 계면(44)을 접촉하거나 또는 디바이스 층-유전체 층 계면(48)을 접촉하는 경우에 "고정(pinned)"된다. 디바이스 층 내의 금속의 용해 온도보다 높은 온도에서는, 여러 디바이스 층-산화물 계면들에 용해된 금속 원자들이 벌크 내의 원자들에 대한 화학 퍼텐셜보다 낮은 화학 퍼텐셜을 가지며, 이는 금속 원자들이 각 계면에 "고정" 또는 "트래핑(trapped)" 되게 한다는 사실이 밝혀졌다. 그러나, 구조체의 온도 T1이 임계값을 넘는 경우, 금속 원자들은 여러 산화물 계면을 가로지를 수 있다. 이것은 SOI 웨이퍼의 벌크로부터의 금속이 이후에 유전체 층을 가로질러, 실리콘 디바이스 층에 진입할 수 있으므로 문제가 될 수 있다. 또한, 산화물로 확산된 금속은 산화물 내로 용해될 수는 있지만, 낮은 쓰루풋(throughput)을 갖는 보다 고온의 긴 프로세스를 요구할 수 있는 표면으로 이동하지는 않는다. 더욱이, 금속 원자들이 산화물 표면을 가로지르는 온도는 설계된 BMD(Bulk Micro Defect) 농도 프로파일(예컨대, 산소 석출물 또는 그것의 핵)의 변경을 초래할 수 있다. 따라서, T1은 디바이스 층(25) 내에서 금속이 완전히 용해되는 온도보다 약 25℃ 이하로 높은 것이 바람직하다. 다른 실시예에서, T1은 디바이스 층(25) 내에서 금속이 완전히 용해되는 온도보다 약 20℃ 이하로 높거나, 약 15℃ 이하로 높거나, 약 10℃ 이하로 높거나, 또는 약 5℃ 이하로 높다.
전술한 바와 같이, T1은 구조체로부터 제거되는 것이 바람직한 특정 금속의 모두가 본질적으로 실리콘 층 내에 용해되는 범위에서 선택된다. T1은 실험적으로 결정될 수도 있다. 예를 들어, T1을 결정함에 있어서, 농도가 감소되는 것이 바람직한 특정 금속에 대한 실험적인 데이터에 기초한 고용도 함수를 이용할 수 있다. 실리콘 디바이스 층 내의 니켈의 경우, 니켈 및 실리콘의 고용도가 INSPEC, EMIS Data Reviews, No.4, Properties of Silicon, p.446(1988)(저온 외삽)에 다음과 같이 발표되었다.
Figure 112013069318151-pct00001
여기서 [Ni]Si는 atoms/cm3으로 표현되고, T는 켈빈(Kelvin)이며, KB는 볼츠만 상수이다(8.617 x 10-5 eV/K). 이 함수는 도 5에 그래프로 도시되어 있다. 도 5에서 알 수 있는 바와 같이, 니켈은 (약 490℃ 보다 높은) 약 760K보다 높은 온도에서 완전하게 고용화되는 것으로 보인다. 따라서, 니켈을 제거하는 것이 바람직한 본 발명의 실시예들에서, T1은 적어도 약 490℃, 적어도 약 500℃ 또는 적어도 약 510℃일 수 있다.
본질적으로, 웨이퍼는, 특정 금속 모두를 용해시키기에는 충분한 온도이지만, 금속 원자들이 산화물 계면(44,48)을 가로지르는 온도보다는 낮은 온도 T1에서, 금속 원자들이 디바이스 층 전체에 걸쳐 실질적으로 고르게 분산되기에 충분한 시간인 t1 동안 유지되어야 한다. 금속 원자들이 고르게 분산되도록 함으로써, 금속 원자들이 냉각하는 동안에 재결합하여 금속 석출물을 형성할 가능성이 낮아진다. 이와 관련하여, 본 발명의 목적에 있어서, 금속 원자들의 평균 축 확산 거리(즉, 희생 산화물 층-실리콘 디바이스 층 계면(44) 또는 디바이스 층-유전체 층 계면(48) 중 어느 하나의 계면을 향해 금속 원자들이 이동하는 평균 거리)가 디바이스 층 두께보다 여러 배(예컨대, 적어도 약 100배) 더 긴 경우에, 금속 원자들은 실리콘 층 내에서 "고르게 분산"된다. 일부 실시예들에서는, 금속 원자들의 평균 축 확산 거리는 실리콘 디바이스 층 두께의 적어도 약 500배 또는 실리콘 디바이스 층 두께의 적어도 약 1000배, 적어도 약 2500배 또는 적어도 약 5000배(예컨대, 디바이스 층 두께의 약 500배 내지 약 10,000배 또는 약 2500배 내지 약 10,000배)이다. 디바이스 층 내의 금속 원자들의 분산은 다양한 열적 사이클들, 석출물, 및 석출물을 유도하기 위한 에칭을 포함하는 파괴적 시험을 이용하여 관찰될 수 있다.
이와 관련하여, 금속 원자들의 평균 축 확산 거리는 실험적으로 결정된 확산 계수(diffusivity) 함수와 확산 계수 및 소크 타임(soak time)을 평균 축 확산 거리 d와 관련시키는 아래의 방정식으로부터 결정될 수 있다.
Figure 112013069318151-pct00002
실리콘 디바이스 층 내의 니켈 금속의 경우, 확산계수 D는 INSPEC, EMIS Data Reviews, No.4,Properties of Silicon,p.424(1988)(저온 외삽)에 다음과 같이 보고되어 있다.
Figure 112013069318151-pct00003
여기서 D(Ni)si는 cm2/sec으로 표현되고, T는 켈빈(Kelvin)이며, KB는 볼츠만 상수이다(8.617 x 10-5 eV/K). 실리콘 디바이스 층 내의 니켈 원자들에 적합한 490℃내지 약 515℃의 어닐링 온도 범위에서 적어도 약 15분(일반적인 디바이스 층들의 두께의 적어도 4,000배인, 약 500℃의 온도에서의 약 0.79mm의 평균 축 확산 거리에 대응함)의 어닐링을 이용할 수 있거나, 또는 약 10분 이상, 약 5분 이상, 또는 1분 이상의 짧은 어닐링을 이용할 수 있다.
또한, 이와 관련하여, 본 발명의 목적에 있어서, T1은 SOI 구조체가 유지되는 t1의 시간 동안에 단일 온도일 필요가 없다는 것이 이해되어야 한다. 오히려, 상기 웨이퍼는, 본질적으로 특정 금속의 모두가 용해되게 하는 온도이지만 금속 원자들이 산화물 계면(44,48)을 가로지르는 온도보다는 낮은 온도 범위 내에서 금속 원자들이 디바이스 층 전체에 걸쳐 실질적으로 고르게 분산되기에 충분한 시간인 t1 동안 유지될 수 있다.
시간 t1 이후, 단계 S3에서, 웨이퍼는 T1으로부터 금속 원자들이 실리콘 내에서 실질적으로 이동 불가능하게 되는 온도 T2까지 평균 냉각 속도 R로 냉각된다. 냉각 속도 R은 냉각 중에 실리콘 디바이스 층 내에서 실질적으로 어떠한 금속의 석출도 발생시키지 않을 만큼 충분히 낮다. 웨이퍼가 냉각됨에 따라, 디바이스 층 내의 금속 원자들은 산화물 계면(44,48)에서 생기는 것으로 알려진 최저 화학 퍼텐셜을 따른다. 웨이퍼가 매우 느리게 냉각되는 경우에는, 금속들은 그 대신에 핵 생성을 하여 석출물로 결합될 수 있다. 따라서, 냉각 속도 R은 냉각 중에 실리콘 디바이스 층 내에서 실질적으로 어떠한 금속 석출도 발생하지 않게 할 만큼 충분히 빠르게 되도록 제어된다. 바람직하게는, 실리콘 웨이퍼의 냉각 속도는 적어도 약 0.3℃/min, 또는 다른 실시예들에서와 같이, 적어도 약 1℃/sec, 적어도 약 5℃/min, 적어도 약 30℃/min, 적어도 약 60℃/min, 또는 적어도 약 100℃/min(예컨대, 약 0.3℃/min 내지 약 5000℃/min, 약 0.3℃/min 내지 약 1000℃/min 또는 약 1℃/min 내지 약 500℃/min)가 되도록 유지될 수 있다.
본 발명의 목적에 있어서, 금속 원자들이 실리콘 내에서 실질적으로 이동 불가능한 온도는 관심 대상인 금속의 80%가 실리콘 내에서 용해되지 않은 상태로 남아있는 온도이다. 도 5에서 알 수 있는 바와 같이, 니켈은 약 715K(약 440℃)(즉, T2는 약 440℃이하)에서 실리콘 내에서 실질적으로 이동이 불가능하다. 다른 실시예들에서, T2는 약 425℃ 이하, 약 400℃ 이하 또는 약 300℃ 이하이다. 단계 S2 및 S3는 동일한 분위기 내에서 수행될 수 있는데, 적합한 분위기로는 실리콘 원자 및 실리콘 산화물 원자에 비해 비활성인 기체들을 포함한다. 일부 실시예들에서, 이러한 분위기는 전술한 바와 같이 단계 S1에서 SOI 구조체의 표면 상에 희생 산화물 층을 성장시키기 위한 소정량의 산소를 포함한다.
냉각하는 동안에 실리콘 디바이스 층 내에서 실질적으로 어떠한 금속의 석출도 발생하지 않도록 냉각 속도를 제어하는 것 이외에, 냉각 속도는 냉각하는 동안에 희생 산화물 층-실리콘 디바이스 층 계면(44)의 온도가 실리콘 디바이스 층-유전체 층 계면(48)의 온도를 초과할 만큼 웨이퍼 양단의 온도 구배가 충분히 높아야 한다. 증가된 시간 동안에 실리콘 디바이스 층-유전체 층 계면(48)의 금속들이 희생 산화물 층-실리콘 디바이스 층 계면(44)의 금속들에 비해 상대적으로 이동 가능하므로, 이러한 구배는 실리콘 디바이스 층-유전체 층 계면(48)에 비해 희생 산화물 층-실리콘 디바이스 층 계면(44)으로 보다 많은 금속 원자들이 이동하여 고정게 한다. 적합한 냉각 속도는 전술된 바와 같이 적어도 약 0.3℃/sec 또는 적어도 약 5℃/sec의 속도를 포함한다.
도 6에는 본 발명의 단계 S2 및 S3 동안의 금속의 이동이 개략적으로 도시되어 있다. 도 6은 표면 상에 희생 산화물 층(40)을 갖는 SOI 웨이퍼(31)를 개략적으로 나타낸다. 시간의 함수로서의 웨이퍼의 온도 프로파일이 유전체 층(15) 내에 도시되어 있다. 단계 S2 이전에, 디바이스 층(25)은 다수의 금속 석출물(53)(예컨대, 니켈 석출물)을 포함한다. 단계 S2 동안의 가열 시에, 석출물은 용해되고, 금속 원자들은 실리콘 디바이스 층(25) 전체에 걸쳐 고르게 분산된다. 단계 S3에서의 냉각 중에, 금속 원자들은 최저의 화학적 퍼텐셜을 갖는 산화물 계면(44,48)으로 이동하고, 바람직하게는, 유전체 층(15)과의 계면(48)보다 자연 산화물 층(40)과의 계면(44)으로 더 많은 양의 금속 원자들이 이동한다. 이와 관련하여, 단계 S1, S2 및 S3의 결과로서, 제1 유형의 금속 원자들(예컨대, 니켈 원자들)을 포함하는 디바이스 층 및 희생 산화물 층을 구비하는 SOI 구조체를 얻는데, 여기서 디바이스 층 내의 희생 산화물 층(40)과 디바이스 층(25) 사이에 형성된 계면(44)에는 제1 유형의 금속 원자들의 적어도 약 50%가 위치한다. 일부 실시예들에서, 제1 유형의 금속 원자들의 적어도 약 55%, 적어도 약 60% 또는 심지어 적어도 약 70%가 계면(44)의 디바이스 층 내에 위치한다. 본 명세서에서 사용된 바와 같이, "계면(44)"에 위치하는 금속 원자들은 (i) 디바이스 층(25) 및 희생 산화물 층(40) 모두와 접촉하거나 또는 (ii) 계면(44)으로부터 소정 거리 - 이 거리는, 희생 산화물 층이 제거된 이후에, 금속 원자들이 종래의 세정 프로세스에 액세스 가능할(즉, 이러한 프로세스에 의해 제거될 수 있을) 정도로 충분히 짧은 거리임 - 만큼 떨어진 디바이스 층(25) 내에 존재한다는 것에 주의해야 한다.
금속 저감 프로세스인 단계 S4에서 희생 산화물 층(40)은 계면(44)의 금속 원자들과 함께 제거될 수 있다. 희생 산화물 층(40) 및 금속 원자들은 SOI 구조체를 에칭 용액에 접촉시킴으로써 제거될 수 있다. SC1(NH4OH 및 H2O2 혼합물) 및 HF 세정조(cleaning bath)들을 포함하여, 당업자에게 알려진 반도체 세정을 위한 임의의 적합한 에칭 용액이 이용될 수 있다. 일반적으로, 이 용액들은 당업자에 의해 결정될 수 있는, 희생 산화물 층을 제거하기에 적합한 조건 하에서 도포될 수 있다. SOI 구조체의 표면은 SOI 구조체를 에천트(etchant) 용기 내에 침지(immersing)(또는 적어도 부분적인 침지) 시키거나 또는 표면을 에칭 기체(예컨대, HF 에천트 기체)에 접촉시켜 표면을 선택적으로 에칭함으로써 에천트와 접촉할 수 있다. 배치-이머젼(클리닝 벤치(cleaning benches))이 에칭을 위해 이용될 수 있고, 스핀 에칭 기법 또한 본 발명의 범위 내에서 이용될 수 있다.
일부 특정 실시예들에서, 이 용액은 소정량의 H2O2를 선택적으로 포함할 수 있는 HF 수용액이다. 이 용액 내의 HF의 농도(중량 단위)는 약 50% 미만일 수 있으며, 다른 실시예들에서는, 약 25% 미만, 약 10% 미만, 약 5% 미만 또는 약 2% 미만(예컨대, 약 0.5% 내지 약 50% 또는 약 0.5% 내지 약 10%)이다. HF 용액은 복합 리간드(complexing ligands) 또는 계면 활성제(surfactants) 등의 하나 이상의 다른 구성 요소들을 포함할 수 있지만, 특정 실시예들에서, 에천트는 본질적으로 물과 HF로 구성된다. 에천트는 또한 구조체의 표면과 접촉하는 기체일 수 있다. 적합한 기체들로는 수소, 아르곤 또는 질소 등의 수송 기체 내에서 희석될 수 있는 HF 기체를 포함한다.
에천트가 실리콘 층과 접촉하는 시간은 에천트의 부식성, 농도, 및 디바이스 층-희생 산화물 계면에 포획된 금속 원자들이 노출 및 제거되기 전에 제거되어야 하는 산화물의 두께에 따라 변화할 수 있다. 약 1nm 미만의 산화물 두께를 위해, 종래에 사용된 SC1 또는 HF 배스(bath)들에 대해 통상적인 시간 스케일(18분 이하, 통상적으로는 5분 미만)이 이용될 수 있다. 일반적으로, SC1 처리에 후속하여 본 발명의 기술분야에서 통상적인 린싱 및 산 처리(즉, SC2 세정)를 행하여 SC1 세정에 의해 표면에 피착된 금속을 제거한다. 처리 조건들은 당업자에게 잘 알려져 있고, 표면 산화물 및 바로 아래에 고정된 금속 원자들을 제거하기 위해 프로세스 시간들과 케미컬 배스(chemical bath)들에 대한 임의의 수의 조합들이 본 발명의 범위 내에서 이용될 수 있다.
본 발명의 단계 S4에서는 계면(44)에 있는 금속 원자들을 제거하여 실리콘 디바이스 층의 금속의 총량을 감소시키는 결과를 얻는다. 예를 들어, 디바이스 층의 금속의 총량은 온도 T1에서 실리콘 내의 관심 대상인 금속의 고용 한계(solubility)까지 또는 이 고용 한계 아래로 감소될 수 있다.
실리콘 디바이스 층 내의 금속의 양을 더욱 감소시키기 위해, 단계 S1, S2, S3 및 S4가 1회 이상의 추가적인 사이클, 예컨대 약 2 사이클 이상, 약 3 사이클 이상, 또는 심지어 약 5 사이클 이상으로 반복될 수 있다.
<예들>
예 1 : PESA ( Pre - epitaxial Layer Smooth Annealed ) 처리가 행해졌지만, 기체 에칭( Epi - Smoothed )에 의해 평활화 처리가 행해지지 않은 SOI 웨이퍼들 내의 금속과 관련된 결함의 감소
세코 완드 헤이즈(Secco wand haze)(즉, 작은 니켈 석출물에 의해 과잉 산란된 가시광)를 갖는, 그리고 표면에 자연 산화물 층을 갖는 8개의 SOI 웨이퍼가 검사되었다. SOI 웨이퍼들은 결합되고, 쪼개지고, 1125℃에서 어닐링(즉, PESA(pre-epitaxial layer smooth annealing))되었으나, 고온의 기체 에칭(즉, 에피텍셜-평활화(epi-smoothing) 처리는 되지 않았다. 4개의 웨이퍼가 대조군(control)으로서 이용되었고, 나머지 4개의 웨이퍼는 감지 가능한 산화물(<3Å)로 성장시키기에는 부족한 소량의 산소를 갖는 수직 노(furnace)(A412,ASM(The Netherlands)) 내에서 15분 동안 500℃까지 가열되었다. 웨이퍼들에 대한 온도 프로파일은 도 7에 도시되어 있는데, 노(furnace)의 다양한 패들 존(paddle zone)에 대한 온도들이 도시되어 있다. 램프 다운(ramp down) 냉각 속도는 약 1.8℃/min 이었다.
500℃에서 어닐링된 2개의 웨이퍼는, 그 후 HF 용액을 이용하여 8분 동안 에칭되었고, 나머지 2개는 HF/H2O2 용액을 이용하여 8분 동안 에칭되었다. HF의 농도는 약 0.5wt%이었고, H2O2의 농도는 사용 시에 약 2.5wt%이었다. 그 후에, 모든 웨이퍼들이 2단계 에칭 프로세스에서 에피텍셜-평활화(epi-smoothed)(E3000 EPI reactor, ASM(The Netherlands))되었는데, 이 프로세스에서는 웨이퍼들을 설정 시간 동안 1100℃까지 가열하고, 그 후에 약 0.7 vol% HCl의 수소 분위기에 접촉시키면서 1000℃까지 냉각하였다. 결함들은 금속 석출물을 장식 에칭(decorative etch)을 이용하여 강조 표시(highlighting)함으로써 측정되었다. 장식 에칭은 임의의 금속 석출물에 이를 때까지 에칭하는 표준 세코 에칭, 및 이에 후속하여 세코 에칭이 BOX 층으로의 경로를 생성한 임의의 영역 내에 매립된 산화물 층을 언더컷(undercut)하는 HF 에칭을 포함하였다. 결과적인 피트(pit)는 코닥 브라이트 라이트(Kodak bright light)에 의해 검출되었다. 이 결함들은 2개의 상이한 사분면들 내의 각각의 웨이퍼에 대해 측정되었다(이하의 테스트들 "a" 및 "b").
시험의 결과는 이하의 표 1에 나타내었다. 밝은 광의 측정의 결과는 "결함의 존재 여부?" 열에 나타내져 있다. "확장"이라 명명된 열은 완드 헤이즈(wand haze)가 웨이퍼의 에지로부터 중앙으로 확장된 거리를 나타낸다. 결함들을 카운트하기 위하여, 완드 헤이즈가 존재했던 영역으로의 웨이퍼의 관측 시야(field of view)가 선택되었다. 결함이 관찰되지 않은 웨이퍼들에 대해서는 랜덤한 관측 시야가 선택되었다. 현미경 대물렌즈는 결함들이 적절히 카운트될 수 있도록 선택되었다. 사분면당 오직 하나의 관측 시야가 사용되었다. 각각의 관측 시야에 대해 측정된 결함들의 총 수가 "결함 수" 열 내에 나타내져 있고, cm2당 결함들의 수가 "결함 밀도" 열 내에 나타내져 있다.
Figure 112013069318151-pct00004
모든 결함들은 프로세스 레시피(recipe)에 사용된 열적 레시피 및 그 거동으로 인한 니켈이 원인인 것으로 여겨진다. 표 1에서 알 수 있는 바와 같이, 500℃의 열처리는 어떠한 결함들도 검출되지 않는 결과를 낳았다.
예 2 : 엔드 - 오브 -라인( end - of - line ) SOI 웨이퍼들 내의 금속 관련 결함들의 감소
세코 완드 헤이즈를 갖는 4개의 엔드-오브-라인 SOI 웨이퍼(즉, 예 1에서와 같이 프로세스되고, 그 후에 최종적인 세정 프로세스가 행해지고, 적용가능한 검사들(입자, 평탄도, 및 층 두께 검사)이 행해진 웨이퍼)는 예 1의 프로세스에 따라 가열되었다(500℃에서 15분 동안 1.8℃/min으로 램프 다운). 이들 웨이퍼는 자연 산화물 층이 이전에 스트리핑되었으므로, 어닐링하는 동안에 가열 중에 존재하는 산소의 분압의 결과로서 희생 산화물 층이 형성되었다. 로트(lot) 내의 1개의 웨이퍼가 세코 완드 헤이즈를 포함하는 정도에 따라, 4개의 결함 카테고리 중 하나로 그레이딩된 웨이퍼들의 로트로부터 각각의 웨이퍼가 선택되었다. 각 로트로부터의 제2 웨이퍼가 대조군(4개의 대조군 웨이퍼)으로서도 이용되었다. 500℃의 열처리 후에, 열처리된 웨이퍼는 대조군 웨이퍼들과 결합되었고, 모든 웨이퍼는 HF 세정, 최종 세정(SC1 및 SC2 세정), 및 입자 검사 기구(SP207, KLA-Tencor(Milpitas, California)) 상의 최종 검사를 받았다. 그 후, 8개의 웨이퍼 모두는 표 2에 도시된 결과를 갖는 예 1에서 설명된 프로세스에 따라 세코 시험이 행해진다. 로트 3 에서 시험된 웨이퍼는 웨이퍼 에지 근처의 2개의 "핫 스팟(hot spot)"을 가졌다.
Figure 112013069318151-pct00005
표 2에서 알 수 있는 바와 같이, 500℃의 열처리는 어떠한 결함들도 검출되지 않는 결과를 낳았다.
예 3: 500℃ 열처리 전후의 결함 밀도의 비교
이전에 산화물이 스트리핑된 웨이퍼들 중 16개의 상이한 로트들로부터 16개의 웨이퍼들에 대해 PESA 처리가 행해졌지만, 에피텍셜-평활화는 행해지지 않았다. 웨이퍼들은 예 1의 500℃ 열처리가 행해졌고, 산화물이 스트리핑되었으며, 에피텍셜-평활화 및 그 외 엔드-오브-라인 프로세스(예컨대, 최종 세정 및 적용가능한 검사들)가 행해졌다. 그 후에, 웨이퍼들은 결함에 대한 분석이 행해졌다. 비교를 위해, 동일한 로트 내의 수 개의 웨이퍼에 대해서도 500℃ 열처리 이전에 결함에 대한 분석(프리-에피텍셜-평활(pre-epi smoothing)이 행해졌다.
Figure 112013069318151-pct00006
표 3에서 알 수 있는 바와 같이, 500℃ 열처리는 니켈 관련 결함들이 현저히 감소되는 결과를 낳았다.
예 4: 다중 사이클의 금속 저감 프로세스의 분석
4개의 로트들로부터 4개의 SOI 웨이퍼가 선택되었고, 500℃에서 15분 동안의 열처리가 행해졌고, 후속하여, 예 1에서와 같이 희생 산화물 층이 제거되었다. 그 후에, 열처리 및 산화물 제거는 제2 사이클에서 반복되었다. 제1 열처리 이전, 제1 열처리 이후 및 제2 열처리 이후에 결함 밀도들이 결정되었다. 결함 밀도는 이하의 표 4에 도시되어 있다.
Figure 112013069318151-pct00007
표 4에서 알 수 있는 바와 같이, 제2 외부 확산(outdiffusion)은 수 개의 웨이퍼들에 대한 결함들의 추가적인 감소를 초래한다.
본 발명 또는 본 발명의 바람직한 실시예의 구성요소들을 설명할 때, 관사 "a","an","the" 및 "said"는 하나 이상의 구성요소들이 존재함을 나타내기 위한 것이다. "포함하다"는 포괄적임을 나타내기 위한 것이며, 열거된 구성요소들 이외에 추가적인 구성요소들이 존재할 수 있음을 의미한다.
본 발명의 범위 내에서 전술한 장치 및 방법들에 대해 다양한 변화들이 이루어질 수 있으므로, 발명의 상세한 설명 및 첨부된 도면 내에 포함된 모든 요소들은 예시적인 것으로 해석되어야 하고, 제한적인 의미로 해석되어서는 아니된다.

Claims (45)

  1. SOI(silicon on insulator) 구조체의 니켈의 양을 감소시키기 위한 방법으로서 - 상기 SOI 구조체는 핸들 웨이퍼, 전면(front surface)을 갖는 실리콘 디바이스 층, 및 상기 핸들 웨이퍼와 상기 실리콘 디바이스 층 사이의 유전체 층을 포함하고, 상기 유전체 층 및 실리콘 디바이스 층은 상기 유전체 층과 실리콘 디바이스 층 사이에 계면을 형성함 - ,
    상기 실리콘 디바이스 층의 상기 전면 상에 희생 산화물 층을 형성하는 단계 - 상기 희생 산화물 층 및 상기 실리콘 디바이스 층은 상기 희생 산화물 층과 상기 실리콘 디바이스 층 사이에 계면을 형성함 - ;
    상부에 희생 산화물 층을 갖는 상기 SOI 구조체를 상기 디바이스 층 내에 존재하는 모든 니켈 석출물들을 용해시키기에 충분한 온도 T1까지, 니켈 원자들이 상기 디바이스 층 전체에 걸쳐 고르게 분산되기에 충분한 시간 t1 동안 가열하는 단계 - 상기 온도 T1은 상기 니켈 원자들이 상기 희생 산화물 층-실리콘 디바이스 층 계면을 가로질러, 상기 희생 산화물 층에 진입하는 온도보다 낮은 온도임 - ;
    상기 SOI 구조체를, 상기 희생 산화물 층-실리콘 디바이스 층 계면 및 상기 실리콘 디바이스 층-유전체 층 계면에 니켈 원자들이 용해되게 하는 평균 냉각 속도 R로, 온도 T1으로부터 상기 니켈 원자들이 실질적으로 실리콘 내에서 움직이지 않는 온도 T2로 냉각하는 단계 - 상기 냉각 속도는 냉각 중에 상기 실리콘 디바이스 층 내에서 실질적으로 어떠한 니켈 석출도 발생하지 않을 만큼 충분히 빠르고, 상기 희생 산화물 층-실리콘 디바이스 층 계면의 온도는 상기 실리콘 디바이스 층-유전체 층 계면에서보다 상기 희생 산화물 층-실리콘 디바이스 층 계면에서 더 많은 니켈 원자들이 위치하도록 냉각하는 동안에 상기 실리콘 디바이스 층-유전체 층 계면의 온도를 초과함 - ; 및
    상기 희생 산화물 층 및 상기 희생 산화물 층-실리콘 디바이스 층 계면의 상기 니켈 원자들의 일부를 상기 SOI 구조체로부터 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 SOI 구조체는 상기 니켈 원자들의 평균 횡 방향 확산 거리가 상기 디바이스 층의 두께를 초과할 만큼 충분한 시간 동안 가열되는 방법.
  3. 제2항에 있어서,
    상기 SOI 구조체는 상기 니켈 원자들의 상기 횡 방향 확산 거리가 상기 디바이스 층의 상기 두께를 적어도 100배 초과할 수 있을 만큼 충분한 시간 동안 가열되는 방법.
  4. 제1항에 있어서,
    T1은 적어도 490℃인 방법.
  5. 제1항에 있어서,
    T1은 적어도 상기 니켈이 상기 디바이스 층 내에서 용해되는 온도이고, T1은 상기 디바이스 층 내에서 상기 니켈이 완전히 용해되는 온도보다 25℃ 이하로 높은 방법.
  6. 제1항에 있어서,
    상기 SOI 구조체가 가열되는 시간 t1은 적어도 1분인 방법.
  7. 제1항에 있어서,
    상기 냉각 속도 R은 적어도 0.3℃/min인 방법.
  8. 제1항에 있어서,
    T2는 440℃인 방법.
  9. 제1항에 있어서,
    T2는 440℃ 이하인 방법.
  10. 제1항에 있어서,
    상기 SOI 구조체 내의 니켈의 초기 농도는 적어도 1 x 1010 atoms/cm3인 방법.
  11. 제1항에 있어서,
    상기 희생 산화물 층을 형성하는 단계, 가열하는 단계, 냉각하는 단계 및 희생 산화물 층을 제거하는 단계는 2 사이클 이상 반복되어 상기 실리콘 디바이스 층 내의 니켈의 양을 더 감소시키는 방법.
  12. 제1항에 있어서,
    상기 유전체 층은 SiO2로 이루어진 방법.
  13. 제1항에 있어서,
    상기 실리콘 디바이스 층은, 상기 희생 산화물 층이 제거된 이후에, 온도 T1에서 실리콘 내의 니켈의 고용 한도(solubility limit) 이하의 양을 갖는 니켈을 포함하는 방법.
  14. 제1항에 있어서,
    상기 희생 산화물 층 및 상기 희생 산화물 층-실리콘 디바이스 층 계면의 니켈 원자들의 일부는 상부에 희생 층을 갖는 상기 SOI 구조체를 에칭 용액에 접촉시킴으로써 제거되는 방법.
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