CN103339713A - 用于降低soi结构的器件层中的金属含量的方法以及通过该方法制造的soi结构 - Google Patents

用于降低soi结构的器件层中的金属含量的方法以及通过该方法制造的soi结构 Download PDF

Info

Publication number
CN103339713A
CN103339713A CN201280007174XA CN201280007174A CN103339713A CN 103339713 A CN103339713 A CN 103339713A CN 201280007174X A CN201280007174X A CN 201280007174XA CN 201280007174 A CN201280007174 A CN 201280007174A CN 103339713 A CN103339713 A CN 103339713A
Authority
CN
China
Prior art keywords
silicon
device layer
layer
insulated substrate
sacrificial oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280007174XA
Other languages
English (en)
Other versions
CN103339713B (zh
Inventor
A·格拉贝
L·P·弗兰纳里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalWafers Co Ltd
SunEdison Semiconductor Ltd
Original Assignee
SunEdison Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SunEdison Inc filed Critical SunEdison Inc
Publication of CN103339713A publication Critical patent/CN103339713A/zh
Application granted granted Critical
Publication of CN103339713B publication Critical patent/CN103339713B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

Abstract

公开了一种用于制造绝缘体上硅结构的方法，该绝缘体上硅结构在其器件层中具有降低的金属含量。还公开了具有降低的金属含量的绝缘体上硅结构。

Description

用于降低SOI结构的器件层中的金属含量的方法以及通过该方法制造的SOI结构
相关申请的交叉引用
本法申请要求享有于2011年1月31日提交的美国临时专利申请No.61/437,933的益处，通过引用将其并入本文中。
技术领域
本公开的领域涉及用于制造绝缘体上硅结构的方法，特别地，用于制造在其器件层中具有降低的金属含量的绝缘体上硅结构的方法。本公开还涉及通过这样的方法制造的绝缘体上硅结构。
背景技术
绝缘体上硅结构（“SOI结构”，在这里也可被称为“SOI晶片”或“SOI衬底”）一般包括处理晶片（handle wafer）、硅层（也被描述为“器件层”）、以及位于处理晶片和硅层之间的电介质层（例如氧化物层）。与在体硅晶片上构建的晶体管相比，在SOI结构的顶部硅层内构建的晶体管快速地切换信号，以较低的电压来运行，并且不容易受来自背景宇宙射线粒子的信号噪声的影响。每个晶体管通过完整的二氧化硅层而与其邻居分隔。这些晶体管一般不受“闩锁”问题影响，并且与在体硅晶片上构建的晶体管相比可以密集地放在一起。通过允许更紧凑的电路设计，在SOI上构建电路提高了产率，在每个晶片上产生更多芯片。
半导体晶片中的金属污染是有害的，这是因为污染物会造成所产生的集成电路中的成品率损失。在器件更小、器件具有更快运行速度和更低制造成本的趋势下，金属污染问题越来越成为关注的问题。金属污染物会在多个处理步骤中被引入到半导体晶片中，这些处理步骤包括晶片抛光、清洗、接合强度增强热处理、外延、氧化物剥离、等离子体活化、湿法化学蚀刻、气相化学蚀刻、高温退火、离子注入、氧化等。通过层转移而制造的SOI晶片对金属污染敏感，这是因为器件层是薄的且三个表面必须被清洗。相对于较厚的体晶片，表面污染物会以更高的浓度扩散到薄器件层中。
存在对具有降低的金属含量的半导体晶片——特别是在其器件层中具有降低的金属含量的绝缘体上硅结构——的持续需求。对制造这样的晶片的方法也存在持续的需求。
发明内容
本公开的一方面旨在一种降低绝缘体上硅结构的金属含量的方法。所述绝缘体上硅结构包括处理晶片、具有前表面的硅器件层、以及在所述处理晶片和所述硅层之间的电介质层。所述电介质层和硅器件层形成所述电介质层和硅器件层之间的界面。在所述硅器件层的前表面上形成牺牲氧化物层。所述牺牲氧化物层和所述硅器件层形成所述牺牲氧化物层和所述硅器件层之间的界面。将其上具有牺牲氧化物层的所述绝缘体上硅结构加热到温度T1一段时间t1，该温度T1足以使所述器件层中存在的所有金属沉淀物溶解，该时间t1足以允许金属原子在整个所述器件层中均匀分散。温度T1低于使金属原子越过所述牺牲氧化物层-硅器件层界面并进入所述牺牲氧化物层的温度。以平均冷却速率R将所述绝缘体上硅结构从T1冷却到温度T2，在该温度T2下金属原子在硅中基本不能移动，以使得金属原子溶解到所述牺牲氧化物层-硅器件层界面以及所述硅器件层-电介质层界面。所述冷却速率足够高，足以使得在冷却期间在所述硅器件层中基本不出现金属沉淀物。从所述绝缘体上硅结构去除所述牺牲氧化物层以及位于所述牺牲氧化物层-硅器件层界面处的部分金属原子。
本公开的另一方面旨在一种绝缘体上硅结构，其包括处理晶片、硅器件层、位于所述处理晶片和所述硅器件层之间的电介质层、以及牺牲氧化物层。所述硅器件层在第一表面处被接合到所述电介质层并在第二表面处被接合到所述牺牲氧化物层，所述第二表面形成牺牲氧化物-硅器件层界面。所述器件层包含第一类型的金属原子，并且所述第一类型的金属原子中的至少约50%位于所述界面处的所述器件层中。
本公开的另一方面旨在一种绝缘体上硅结构，其包括处理晶片、具有前表面的硅器件层、以及位于所述处理晶片和所述硅器件层之间的电介质层。所述电介质层和硅器件层形成所述电介质层和硅器件层之间的界面。所述绝缘体上硅结构具有通过在所述硅器件层的所述前表面上形成牺牲氧化物层以形成所述牺牲氧化物层和所述硅器件层之间的界面而降低了的所述器件层中的金属量。将其上具有牺牲氧化物层的所述绝缘体上硅结构加热到温度T1一段时间t1，该温度T1足以使所述器件层中存在的所有金属沉淀物溶解，该时间t1足以允许金属原子在整个所述器件层中均匀分散。温度T1低于使金属原子越过所述牺牲氧化物层-硅器件层界面并进入所述牺牲氧化物层的温度。以平均冷却速率R将所述绝缘体上硅结构从T1冷却到温度T2，在该温度T2下金属原子在硅中基本不能移动，以使得金属原子溶解到所述牺牲氧化物层-硅器件层界面以及所述硅器件层-电介质层界面。所述冷却速率足够高，足以使得在冷却期间在所述硅器件层中基本不出现金属沉淀物。从所述绝缘体上硅结构去除所述牺牲氧化物层以及位于所述牺牲氧化物层-硅器件层界面处的部分金属原子。在所述器件层中的金属量已被降低之后，所述硅器件层包含第一类型的金属，该金属的量等于或低于在温度T1下该金属在硅中的溶解度极限。
各种细化存在于关于本公开的上述方面注释的特征中。其他特征也可被并入本公开的上述方面中。这些细化和附加的特征可以单独或以任意组合存在。例如，下面关于本公开的任何示例性实施例讨论的各种特征可以单独地或以任意组合被并入本公开的上述方面的任一方面中。
附图说明
图1是其上设置有电介质层的供体晶片（donor wafer）的横截面图；
图2是被接合到处理晶片的电介质层和供体晶片的横截面图；
图3是使供体晶片在劈裂面（cleave plane）处劈裂时的SOI结构的横截面图；
图4是其上设置有牺牲氧化物层的SOI结构；
图5是示出镍在硅中的溶解度作为温度的函数的图；
图6是SOI结构的示意图，其示出了金属原子在硅器件层中的迁移；以及
图7是示出根据实例1在处理期间晶片的温度分布的图；
在所有图中，相应的参考符号表示相应的部件。
具体实施方式
根据本公开，可以在第一步骤S1中通过在绝缘体上硅结构的表面上形成牺牲氧化物层来降低绝缘体上硅结构的器件层中的金属含量。如图6示意性所示，在步骤S2中该结构被加热到这样的温度持续足够的时间量：在该温度下，特定的金属污染物（例如镍沉淀物）溶解，该时间量允许金属原子在整个器件层中均匀分散。在步骤S3中控制SOI结构的冷却速率，以允许金属原子迁移到牺牲氧化物层与器件层之间的界面并在界面处“被钉扎（pinned）”。在步骤S4中通过蚀刻去除牺牲氧化物层以及与其的界面处的金属原子，以降低器件层中的污染物的浓度。可在一个或多个附加的循环中重复该过程，以进一步降低器件层中的金属浓度。
多层结构，特别地，绝缘体上硅结构以及制造绝缘体上硅结构的方法对于本领域技术人员来说是公知的（参见例如序列号为5,189,500、5,436,175和6,790,747的美国专利，通过引用将其中每一篇并入在本文中以用于所有相关和相符的目的）。在制造多层结构的示例性过程中，两个单独的结构被制备、沿着接合界面接合到一起、然后沿着与接合界面不同且已经通过注入技术形成的分离面（separation plane）来进行分层（劈裂）。一个结构典型地被称为“处理”晶片（或结构），另一个结构典型地被称为“供体”晶片（或衬底）。
在将供体晶片和处理晶片接合到一起之前，可将电介质层可沉积在供体晶片、处理晶片或二者的表面上。就此而言，SOI结构和用于准备SOI结构的方法在此被描述为使电介质层沉积或生长在供体晶片上，并使处理晶片的表面接合到电介质层的表面。然而，应该理解，作为在供体晶片上生长或沉积电介质层的替代或者与在供体晶片上生长或沉积电介质层组合地，可以在处理晶片上生长或沉积电介质层，并且，这些结构可以以各种布置中的任一种被接合而没有限制。本文中对于仅在处理晶片上设置电介质层的介绍不应被视为限制性的。
典型地，至少供体晶片，更典型地，供体晶片和处理晶片二者，由单晶硅晶片构成，然而，应注意，在不背离本公开的情况下，可以使用其他初始结构，例如多层和/或异质多层结构。
可以从本领域中常用的任何用于制备多层结构的材料，例如，硅、锗、砷化镓、硅锗、氮化镓、氮化铝、含磷物（phosphorous）、石英、蓝宝石以及其组合物，获得处理晶片。类似地，供体晶片可以包含硅、锗、砷化镓、硅锗、氮化镓、氮化铝、含磷物、石英、蓝宝石以及其组合物。然而，更典型地，根据本公开的方法所使用的处理晶片和供体晶片为单晶硅晶片，且通常为从根据常规Czochralski晶体生长法生长的单晶锭切割的单晶硅晶片。因此，以下讨论常提到特定类型的多层结构，即，SOI结构，以用于示例的目的。在该方面，应注意，根据本公开使用的处理晶片和/或供体晶片可以为适于本领域技术人员使用的任何直径，例如，200mm、300mm、大于300mm或甚至450mm直径的晶片。
参见图1，在供体晶片12的抛光后的前表面上沉积电介质层15（例如，氧化硅和/或氮化硅层）。可以根据本领域中任何已知的技术，例如，热氧化、湿法氧化、化学气相沉积、热氮化或这些技术的组合，施加电介质层15。一般而言，电介质层15生长到基本上均匀的厚度，该厚度足以在最终结构中提供所需的绝缘特性。然而，典型地，电介质层的厚度为至少约1nm且小于约10000nm、小于约5000nm、小于约1000nm、小于约500nm、小于约150nm、小于约100nm或甚至小于约50nm。电介质层15可以为适合用于SOI结构的任何电绝缘材料，例如包括SiO2、Si3N4、氧化铝或氧化镁的材料。在一些实施例中，电介质层15为SiO2（即，基本上由SiO2组成的电介质层，其中存在杂质）。然而，应注意，在某些情况下，可以替代地优选将这样的材料用于电介质层，该材料具有的熔点高于纯SiO2的熔点（即，高于约1700℃）。这样的材料的实例为氮化硅（Si3N4）、氧化铝和氧化镁。
在供体晶片的前表面下方的基本上均匀的特定深度处注入离子（例如，氢原子、氦原子或者氢和氦原子的组合），以限定劈裂面17。应注意，当注入离子的组合时，这些离子可以同时或顺序注入。可以使用现有技术中已知的手段实现离子注入。例如，可以以与序列号为6,790,747的美国专利中公开的方法类似的方式实现该注入。注入参数可以包括，例如，以例如约20至约125keV的总能量、约1×1015至约5×1016离子/cm2的总剂量的离子注入（例如，可以以20keV的能量和2.4×1016离子/cm2的剂量注入H2 +）。当使用离子的组合时，可以相应地在离子的组合之间调整剂量（例如，可以以36keV的能量和1×1016离子/cm2的剂量注入He+，随后以48keV的能量和5×1015离子/cm2的剂量注入H2 +）。
当在沉积电介质层之前进行注入时，随后的电介质层在供体晶片上的生长或沉积适当地在足够低的温度下进行，以防止在供体层中沿面17早期分离或劈裂（即，在晶片接合工艺步骤之前）。分离或劈裂温度是所注入的物种（species）、注入剂量和注入材料的复杂函数。然而，典型地，通过将沉积或生长温度保持为低于约500℃，可以避免早期分离或劈裂。
现在参见图2，然后将电介质层15的前表面接合到处理晶片10的前表面，以通过亲水接合工艺形成接合的晶片20。可以通过将晶片的表面暴露到包含例如氧或氮的等离子体来将电介质层15和处理晶片10接合到一起。向等离子体的暴露使得表面的结构在常称为表面活化的过程中改性。然后晶片被压在一起，在其间形成接合界面18处的接合。
在接合之前，可以可选地使用本领域中已知的技术对电介质层和处理晶片的表面进行清洁和/或短时蚀刻、平面化或等离子体活化以将其表面准备好用于接合。不受制于特定的理论，通常相信SOI结构的硅表面的品质部分地是在接合之前的表面的品质的函数。此外，接合之前的两个表面的品质将对所产生的接合表面的品质或强度有直接的影响。
因此，在某些情况下，可以在接合之前对电介质层和/或处理晶片进行以下步骤中的一个或多个以获得例如低的表面粗糙度（例如，低于约0.5nm均方根（RMS）的粗糙度）：（i）通过例如CMP进行的平面化，和/或（ii）通过例如湿法化学清洁步骤进行的清洁，该湿法化学清洁步骤例如为亲水表面制备工艺（例如，RCA SC-1清洁工艺，其中在约65℃下使表面与包含比率为例如1:2:50的氢氧化铵、过氧化氢和水的溶液接触约20分钟，随后用去离子水清洗且进行干燥）。还可以可选地对表面之一或二者都进行等离子体活化，该等离子体活化是在湿法清洁工艺之后或者替代湿法清洁工艺，以提高所产生的接合强度。等离子体环境可以包括例如氧、氨、氩、氮、乙硼烷或膦。
一般而言，只要用于实现接合界面的形成的能量足以确保在随后的处理（即，通过在供体晶片中沿劈裂或分离面17分离而进行的层转移）期间保持接合界面的完整性，可以使用本领域中实质上任何技术来实现晶片接合。然而，典型地，通过在减小的压力（例如，约50毫乇）和室温下使处理晶片和电介质层的表面接触，随后在升高的温度（例如，至少约200℃，至少约300℃，至少约400℃，或甚至至少约500℃）下加热足够长的时间（例如，至少约10秒，至少约1分钟，至少约15分钟，至少约1小时，或甚至至少约3小时），实现晶片接合。例如，可以在约350℃下进行加热约1小时。所产生的界面可以具有大于约500mJ/m2，大于约1000mJ/m2，大于约1500mJ/m2，或甚至大于约2000mJ/m2的接合强度。升高的温度导致在供体晶片和处理晶片的接合表面之间形成共价键，由此使得供体晶片和处理晶片之间的接合坚固。与接合的晶片的加热或退火同时地，在供体晶片中早先注入的离子使得劈裂面弱化。然后使供体晶片的一部分沿劈裂面从接合的晶片分离（即，劈裂），从而形成SOI结构。
在已形成接合界面之后，使所产生的接合结构经受这样的条件，所述条件足以在供体晶片内沿分离或劈裂面诱导断裂（fracture）（图3）。一般而言，可以使用本领域中已知的技术，例如，热和/或机械诱导的劈裂技术，来实现该断裂。然而，典型地，通过在惰性（例如氩气或氮气）气氛或环境条件下在至少约200℃、至少约300℃、至少约400℃、至少约500℃、至少约600℃、至少约700℃、或甚至至少约800℃的温度下（温度范围为例如约200℃至约800℃或约250℃至约650℃）对接合的结构进行退火来实现断裂，其中退火持续时间为至少约10秒、至少约1分钟，至少约15分钟，至少约1小时，或甚至至少约3小时（温度越高，所需的退火时间越短，反之亦然）。
在该方面，应注意，在备选实施例中，可以单独地或与退火组合地通过机械力的方式诱导或实现该分离。例如，可以将接合的晶片置于这样的夹具（fixture）中，在该夹具中与接合的晶片的相反两侧垂直地施加机械力，以将供体晶片的一部分从接合的晶片拉开而分离。根据某些方法，利用吸盘来施加机械力。通过在劈裂面处在接合的晶片的边缘处施加机械楔以引发沿劈裂面的开裂的传播来引发供体晶片的一部分的分离。然后，通过吸盘施加的机械力从接合的晶片拉下供体晶片的一部分，由此形成SOI晶片。
参考图3，在分离后，形成两个结构30、31。由于接合结构20的分离沿着供体晶片12中的劈裂面17（图2）发生，因此，供体晶片的一部分保留这两个结构的部分（即，供体晶片的一部分与电介质层一起被转移）。结构30包括供体晶片的一部分。结构31为绝缘体上硅结构并包括处理晶片16、电介质层15和硅层25。
所产生的SOI结构31包括设置在电介质层15的顶上的薄硅层25（在劈裂后保留的供体晶片的部分）和处理晶片10。硅器件层25典型地小于约200nm厚，且进一步小型化的趋势已导致具有这样的器件层的结构的开发：该器件层的厚度小于约100nm、小于约75nm、小于约50nm或甚至小于约10nm（例如，从约1nm到约200nm、从约50nm到约200nm、或从约1nm到约10nm）。
该SOI结构的劈裂表面（即，供体晶片的薄硅层）具有粗糙表面，该粗糙表面可通过附加的处理而被平滑化。可以对结构31进行附加的处理以产生在其上具有用于器件制造的所需特征的硅层表面。这样的特征包括例如减小的表面粗糙度和/或减小的光点缺陷浓度。为了平滑化并减薄硅表面层（即劈裂表面），可以使用退火、化学-机械抛光、高温气体蚀刻（即外延-平滑化（epi-平滑化））或在劈裂表面上形成牺牲氧化物层的组合。可以使用前外延平滑化退火（Pre-epitaxial smoothing anneal，PESA）工艺，其使SOI晶片经受升高的温度（约1000℃到约1200℃）数小时。通过允许硅的晶体结构使其中存在的位错重新取向，升高的温度修复（heal）SOI晶片的劈裂表面。或者，在下面描述的金属减少处理之后，可以执行额外处理操作（例如PESA和/或epi-平滑化）中的任一者。
如上所述，在SOI结构的制造期间，SOI结构31的各个表面经常被清洗和/或抛光，以有助于各个表面的接合。例如，处理晶片10的顶表面和电介质层15的顶表面二者在接合之前都被清洗，并且硅层25的表面在劈裂之后被抛光和清洗。这些清洗操作中的每个操作都将金属污染物引入到晶片中。金属的浓度，特别地，作为结构中的主要金属污染物的镍的浓度（即结构中的浓度作为整体或“体”浓度），可以至少为约1×1010原子/cm3且在某些应用中可以至少为约1×1011原子/cm3或至少为约1×1012原子/cm3。硅器件层25中的局部浓度可以大于体浓度，并且至少约1×1010原子/cm3、至少约1×1012原子/cm3或至少约1×1014原子/cm3（例如从约1×1010原子/cm3到约1×1016原子/cm3）的器件层金属浓度（特别地，镍的浓度）是典型的。也可以存在与镍不同的金属污染物，例如铜和/或钴。就此而言，当硅器件层25中存在镍时，本公开的方法尤其适于去除相对于其他金属（例如铜和钴）更成问题的镍。
在金属减少处理的第一步骤S1中，如图4所示，在硅器件层25的前表面上形成牺牲氧化物层40。牺牲氧化物层40可以是将结构暴露于周围空气而形成的自然氧化物层。该自然氧化物层的厚度可以为约
Figure BDA00003598306600091
到约
Figure BDA00003598306600092
例如，自然氧化物层可以为约
Figure BDA00003598306600093
厚，典型地为约
Figure BDA00003598306600094
（即约0.8nm厚）。或者，可以通过在含氧气氛中加热晶片来形成牺牲氧化物层40。在若干个实施例中，在如下所述的步骤S2中，少量氧气被添加到在其中加热SOI结构的气氛中（即，步骤S1和S2在同一设备中（例如炉）中发生，且可以同时发生）。氧化物层的厚度不是关键的，且任意厚度都合适。就此而言，牺牲氧化物层不需要在硅器件层的表面上连续，然而，牺牲氧化物层覆盖的任何间隙优选地小于器件层的厚度。
可以针对结构中的若干个界面来描述用于降低SOI结构的金属含量的本公开的方法。如图4所示，包含牺牲氧化硅层的结构具有在牺牲氧化物层40和硅器件层25之间形成的第一界面44。在器件层25和电介质层15（例如氧化硅层）之间形成第二界面48，且在电介质层15和处理晶片10之间形成第三界面52。
在形成牺牲氧化物层40之后，在金属减少处理的步骤S2中，将绝缘体上硅结构加热到温度T1。T1应被选择为足够高，以允许器件层中基本上所有金属原子（例如，或至少基本上特定类型的所有金属原子，例如镍原子）溶解（即，从器件层中的金属团聚物分离）。T1还不应超过这样的温度：在该温度下，溶解的金属原子越过牺牲氧化物层-硅器件层界面44并进入牺牲氧化物层40。通过将T1维持在这样的温度以下，当器件层40中的金属原子（例如镍）接触牺牲氧化物层-器件层界面44或接触器件层-电介质层界面48时，它们变得“被钉扎（pinned）”。已发现，在高于器件层中金属的溶解温度的温度下，溶解的金属原子在各器件层-氧化物界面处具有的化学势低于体中的原子的化学势，这使得金属原子在各相应界面处“被钉扎”或“被捕获（trapped）”。然而，如果结构的温度T1超过临界值，则金属原子可越过各氧化物界面。这会有问题，因为来自SOI晶片的体的金属于是会越过电介质层并进入硅器件层。此外，已扩散到氧化物中的金属会溶解到氧化物中，但不会迁移到表面，将需要以更低的生产量进行更热更长的处理。此外，金属原子越过氧化物表面的温度会使得所设计的体微缺陷密度分布（例如，氧沉淀物或其核）发生改变。因此，优选地，T1比金属完全溶解在器件层25中的温度最多高出约25℃。在其他实施例中，T1比金属完全溶解在器件层25中的温度最多高出约20℃、最多高出约15℃、最多高出约10℃或甚至最多高出约5℃。
如上所述，T1被选择为使得需要从结构中去除的实质上所有特定金属溶解在硅层中。可以根据经验来确定T1。例如，可以将基于针对想要降低其浓度的特定金属的实验数据的溶解度函数用于确定T1。在硅器件层中的镍的情况下，在INSPEC,EMIS Data Reviews,No.4,Properties of Silicon,p.446(1988)中报导了镍和硅的溶解度（外推至低温）为：
[ Ni ] Si = 1.5 · 10 24 exp ( - 1.68 eV / k B T ) - - - ( 1 )
其中，[Ni]Si以原子/cm3来表示，T是开尔文且KB是波尔兹曼常数（8.617×10-5eV/K）。图5中图形地示出了该函数。从图5可以看出，在高于约760°K（高于约490℃）的温度下，镍看来已完全溶解。因此，在想要去除镍的本公开的实施例中，T1可以为至少约490℃，至少约500℃或至少约510℃。
晶片应在温度T1下被保持一时间段t1，该温度T1足以溶解实质上所有特定金属，但低于使金属原子越过氧化物界面44、48的温度，且该时间段t1足以允许金属原子在整个器件层中基本上均匀地分散。通过允许金属原子均匀地分散，原子不太可能在冷却期间再结合并形成金属沉淀物。就此而言，为了本公开的目的，当金属原子的平均轴向扩散距离（即，金属原子朝向牺牲氧化物层-硅器件层界面44或器件层-电介质层界面48行进的平均距离）比器件层厚度大很多倍（例如至少约100倍）时，金属原子被“均匀地分散”在硅层中。在某些实施例中，金属原子的平均轴向扩散距离是硅器件层厚度的至少约500倍或至少约1000倍、至少约2500倍或者是器件层厚度的至少约5000倍（例如，从器件层厚度的约500到约10000倍，或从约2500到约10000倍）。还可以通过使用破坏性试验来观察器件层中金属原子的扩散，该破坏性试验涉及各种热循环、沉淀以及为勾勒（delineate）沉淀物而进行的蚀刻。
就此而言，可以通过从实验确定的扩散率函数并通过下列等式来确定金属原子的平均轴向扩散距离，该等式使扩散率和浸泡时间（soak time）与平均轴向扩散距离d相关联。
d = 4 Dt - - - ( 2 )
对于硅器件层中的镍金属，在INSPEC,EMIS Data Reviews,No.4,Properties of Silicon,p.446(1988)中报导了扩散率D（外推至低温）为：
D ( Ni ) Si = 2 · 10 - 3 exp ( - 0.47 eV / k B T ) - - - ( 3 )
其中，D(Ni)Si以cm2/sec来表示，T是开尔文且KB是波尔兹曼常数（8.617×10-5eV/K）。适用于硅器件层中的镍原子，可以使用在490℃到约515℃的退火温度下的至少约15分钟的退火（对应于在约500℃的温度下的约0.79mm的平均轴向扩散距离，该距离是典型器件层厚度的至少4000倍），或者甚至可以使用短至约10分钟或更长、约5分钟或更长或甚至短至1分钟或更长（时间）的退火。
此外，就此而言，应该理解，为了本公开的目的，T1不需要是将SOI结构维持一段时间t1的单个温度。相反地，晶片可被维持在温度范围内一时间段t1，该温度范围允许实质上所有特定金属被溶解但低于金属原子越过氧化物界面44、48的温度，该时间段t1足以允许金属原子在整个器件层中基本上均匀地分散。
在时间段t1之后，在步骤S3中以平均冷却速率R将晶片从T1冷却到温度T2，T2为这样的温度：在该温度下，金属原子在硅中基本上不能移动。冷却速率R足够低，以使得冷却期间在硅器件中基本上不出现金属沉淀物。随着晶片冷却，器件层中的金属原子寻找其最低化学势，该最低化学势已被发现出现在氧化物界面44、48处。如果晶片冷却太慢，则金属反而会成核并结合成沉淀物。因此，冷却速率R被控制为足够快，以使得冷却期间在硅器件中基本上不出现金属沉淀物。适当地，硅晶片的冷却速率可被维持在至少约0.3℃/min，或者在其他实施例中，至少约1℃/sec、至少约5℃/min、至少约30℃/min、至少约60℃/min或至少约100℃/min（例如，从约0.3℃/min到约5000℃/min，从约0.3℃/min到约1000℃/min，或从约1℃/min到约500℃/min）。
为了本公开的目的，金属原子在硅中基本不能移动的温度是这样的温度：在该温度下，所关注的金属的80%在硅中保持不可溶。从图5可以看到，在约715°K（约440℃）下（即T2为约440℃或更低）时，镍在硅中基本上不能移动。在其他实施例中，T2为约425℃或更低、约400℃或更低、或者约300℃或更低。应注意，步骤S2和S3可以在相同的环境中执行，且合适的环境包括对于硅和氧化硅原子是惰性的气体。在某些实施例中，环境包括一定量的氧气，以在上述步骤S1中在SOI结构的表面上生长牺牲氧化物层。
除了控制冷却速率以使得冷却期间在硅器件层中基本上不出现金属沉淀物，冷却速率还应该足够高以引起跨晶片的温度梯度，以便在冷却期间在牺牲氧化物层-硅器件层界面44处的温度超过硅器件层-电介质层界面48处的温度。该梯度允许相对于硅器件层-电介质层界面48，更多金属原子迁移并被钉扎在牺牲氧化物层-硅器件层界面44上，这是因为与牺牲氧化物层-硅器件层界面44处的金属相比，硅器件层-电介质层界面48处的金属能移动持续更长的时间。合适的冷却速率包括如上所述的至少约0.3℃/sec或甚至至少约5℃/sec的速率。
图6示意性地示出了本公开的步骤S2和S3期间金属的移动。图6示意性地示出了SOI晶片31，其表面上具有牺牲氧化物层40。在电介质层15内示出了作为时间的函数的晶片的温度分布。在步骤S2之前，器件层25包括多个金属沉淀物53（例如，镍沉淀物）。在步骤S2期间加热后，沉淀物溶解且金属原子变为在整个硅器件层25中均匀地分散。在步骤S3的冷却期间，金属原子迁移到其最低化学势，该最低化学势在氧化物界面44、48处，优选地，相比于与电介质层15的界面48，更多数量迁移到具与自然氧化物层40的界面44。就此而言，步骤S1、S2和S3产生SOI结构，其具有牺牲氧化物层以及包含第一类型的金属原子（例如镍原子）的器件层，其中，第一类型的金属原子中的至少约50%位于在牺牲氧化物层40与器件层25之间形成的界面44处的器件层中。在某些实施例中，第一类型的金属原子中的至少约55%或至少约60%或甚至至少约70%位于界面44处的器件层中。应注意，如在此所使用的，位于“界面44处”的金属原子：（i）与器件层25和牺牲氧化物层40二者都接触，或者（ii）在器件层25内与界面44相距一段距离，该距离足够小，以便在去除牺牲氧化物层之后原子能够进入传统的清洗工序（即能够通过这样的工序而被去除）。
在金属减少处理的步骤S4中，牺牲氧化物层40连同位于与其的界面44处的金属原子被去除。可以通过使SOI结构与蚀刻溶液接触来去除牺牲氧化物层40和金属原子。可以使用对于本领域中的技术人员而言已知的用于半导体清洗的任意合适的蚀刻溶液，包括SC1（NH4OH和H2O2混合物）和HF清洗浴。通常在可由本领域技术人员确定的适于去除牺牲氧化物层的条件下施加溶液。通过将SOI结构浸入（或至少部分浸入）到蚀刻剂浴，或者通过使表面与蚀刻剂气体（例如HF蚀刻气体）接触来选择性地蚀刻表面，SOI结构的表面可以与蚀刻剂接触。可以将批量浸浴（batch-immersion）（清洗台）用于蚀刻，也可以使用旋转蚀刻技术，而不偏离本公开的范围。
在某些特定的实施例中，溶液是HF水溶液，其可选地包含一定量的H2O2。溶液中HF的浓度（按重量）可低于约50%，并且在其他实施例中，低于约25%、低于约10%、低于约5%或低于约2%（例如从约0.5%到约50%或者从约0.5%到约10%）。HF溶液可以包含一种或多种其他成分，例如络合配体或表面活性剂；然而，在特定的实施例中，蚀刻剂实质上由水和HF构成。蚀刻剂也可以是与结构表面接触的气体。合适的气体包括HF气体，其可在载气（例如氧气、氩气或氮气）中被稀释。
蚀刻剂接触硅层的时间段可根据蚀刻剂的腐蚀性、其浓度以及氧化物的厚度而变化，在器件层-牺牲氧化物界面处捕获的金属原子被暴露和去除之前，该氧化物必须被去除。对于小于约1nm的氧化物厚度，可以使用对于传统使用的SC1或HF浴来说典型的时间尺度（不多于18分钟，且典型地小于5分钟）。通常，SC1处理之后是冲洗和酸处理（即SC2清洗），以通过SC1清洗来去除在表面上沉积的金属，正如本公开的领域中常规的那样。处理条件对于本领域技术人员来说是众所周知的，并且可以使用任意数量的化学浴的组合和处理时间的组合来去除表面氧化物以及直接在下面钉扎的金属原子，而不偏离本公开的范围。
本公开的步骤S4导致在界面44处的金属原子的去除，这降低了硅器件层的总金属含量。例如，器件层的总金属含量可被降低至硅中的所关注的金属在温度T1下的溶解度极限或甚至低于该溶解度极限。
为了进一步降低硅器件层中的金属含量，步骤S1、S2、S3和S4可以被重复一次或多次额外的循环，例如，约2次循环或更多、约3次循环或更多、或甚至5次循环或更多。
实例
实例1：SOI晶片中的金属相关缺陷的降低，所述晶片被前外延层平 滑化退火（PESA）但未通过气体蚀刻而被平滑化（Epi-平滑化）
测试了八个SOI晶片，这些晶片具有Secco枝形薄雾（wand haze）（即，由小的镍沉淀物引起的非常分散的可见光），并在其表面处具有自然氧化物层。SOI晶片已被接合、劈裂并在1125℃下退火（即前外延层平滑化退火（PESA）），但尚未经过高温气体蚀刻（即外延-平滑化（epi-平滑化））。四个晶片被用作控制，且剩余四个晶片在垂直炉（A412，ASM（荷兰））中以不足以生长可察觉的氧化物
Figure BDA00003598306600151
的少量氧气被加热至500℃持续15分钟。图7示出了晶片的温度分布，其中，示出了炉的各个叶片（paddle）区域的温度。斜降（ramp down）冷却速率为约1.8℃/min。
然后使用HF溶液蚀刻在500℃下退火的两个晶片8分钟，并使用HF/H2O2溶液蚀刻另两个晶片8分钟。HF的浓度为约0.5wt%，并且，在使用时，H2O2的浓度为约2.5wt%。然后在两步蚀刻工艺中，所有晶片被epi-平滑化（E3000EPI反应器，ASM（荷兰）），其中，晶片被加热至1100℃持续设定的一段时间且然后被冷却至1000℃，同时使晶片在氢环境中与约0.7vol%的HCl接触。通过使用装饰性蚀刻（decorative etch）来突出金属沉淀物以测量缺陷。装饰性蚀刻包括标准Secco蚀刻以蚀刻通过任意金属沉淀物，接下来进行HF蚀刻以在Secco蚀刻产生到BOX层的通路的任意区域中掏蚀（undercut）掩埋的氧化物层。用Kodak强光来检测所产生的坑（pit）。在两个不同的象限（quadrant）中测量每个晶片的缺陷（下面的测试“a”和“b”）。
下面的表1中示出了测试的结果。在“存在缺陷？”一列中示出了强光评估。标题为“延伸”的一列表示枝形薄雾从晶片边缘朝向中心延伸的距离。选择左存在枝形薄雾的区域中的晶片的视角来对缺陷进行计数。为未观察到缺陷的晶片选择随机视角。选择显微物镜，以便可以对缺陷进行适当的计数。每个象限仅使用一个视角。在“缺陷计数”一列中示出了针对每个视野测量的缺陷总数，并在“缺陷密度”一列中示出了每cm2的缺陷数量。
Figure BDA00003598306600161
表1：根据实例1处理的控制晶片和被加热至500℃持续15分钟的SOI晶片中的缺陷数量
由于镍的表现以及处理配方中使用的热配方，认为所有缺陷都归因于镍。从表1可以看到，500℃热处理导致检测不到缺陷。
实例2：生产线终端（End-of Line）SOI晶片中的金属相关缺陷的减 少
根据实例1的处理（以1.8℃/min的斜降在500℃下15分钟）来加热具有Secco枝形薄雾的四个生产线终端SOI晶片（即，如实例1中那样处理过的、然后经过最终清洗并经过适用检查（颗粒、平整度和层厚度检查）的晶片）。由于这些晶片之前已经被剥离了自然氧化物层，作为加热期间存在的氧分压的结果，在退火期间形成牺牲氧化物层。每个晶片选自这样的大量晶片中：这些晶片根据堆（lot）中的一个晶片包含Secco枝形薄雾的程度而被分级为四个缺陷类别中的一种。来自每个堆的第二晶片也被用作控制（4个控制晶片）。在500℃热处理之后，经过热处理的晶片与控制晶片组合，且所有晶片接受HF清洗、最终清洗（SC1和SC2清洗）以及颗粒检查工具（SP207，KLA-Tencor（Milpitas,California））的最终检查。然后根据实例1中阐述的过程对所有八个晶片进行Secco测试，其结果在表2中示出。在堆3中测试的晶片在晶片边缘附近具有两个“热斑”。
Figure BDA00003598306600181
从表2可以看出，500℃的热处理导致检测不到缺陷。
实例3：在500℃热处理之前和之后的缺陷密度的比较
对来自之前被剥离了氧化物的十六个不同晶片堆中的十六个晶片进行前外延层平滑化退火但不进行epi-平滑化。使晶片经过实例1的500℃热处理、被剥离氧化物、并经过epi平滑化和其他生产线终端处理（例如最终清洗并经过适用检查）。然后分析晶片的缺陷。为了比较的目的，还分析同一堆（epi前平滑化）中的若干个晶片在500℃热处理之前的缺陷。
Figure BDA00003598306600201
表3：根据实例3处理的在500℃热处理之前和之后的SOI晶片中的缺陷数量
从表3可以看出，500℃热处理导致镍相关缺陷的显著减少。
实例4：多次循环的金属减少处理的分析
四个SOI晶片选自四个堆，并经过如实例1中的500℃、15分钟的热处理，接下来去除牺牲氧化物层。然后在第二次循环中重复热处理和氧化物去除。在第一次热处理之前、在第一次热处理之后且在第二次热处理之后确定缺陷密度。下面的表4中示出了缺陷密度。
Figure BDA00003598306600211
从表4可以看出，第二次外扩散导致若干个晶片的缺陷的进一步减少。
当介绍本公开的要素或其优选实施例时，冠词“一”、“一个”、“该”、以及“所述”旨在意味着存在一个或多个要素。术语“包括”、“包含”以及“具有”旨在是包含性的，意味着可以存在除所列出的要素之外的附加要素。
由于可以在不脱离本公开的范围的情况下对上述装置和方法进行各种改变，因此以上说明中包含的和在附图中示出的所有事物应被解释为示例性的而不是限制性的。

Claims (45)

1.一种降低绝缘体上硅结构的金属含量的方法，所述绝缘体上硅结构包括处理晶片、具有前表面的硅器件层、以及在所述处理晶片和所述硅层之间的电介质层，所述电介质层和硅器件层形成所述电介质层和硅器件层之间的界面，该方法包括：
在所述硅器件层的前表面上形成牺牲氧化物层，所述牺牲氧化物层和所述硅器件层形成所述牺牲氧化物层和所述硅器件层之间的界面；
将其上具有牺牲氧化物层的所述绝缘体上硅结构加热到温度T1一段时间t1，该温度T1足以使所述器件层中存在的所有金属沉淀物溶解，该时间t1足以允许金属原子在整个所述器件层中均匀分散，其中，温度T1低于使金属原子越过所述牺牲氧化物层-硅器件层界面并进入所述牺牲氧化物层的温度；
以平均冷却速率R将所述绝缘体上硅结构从T1冷却到温度T2，在该温度T2下金属原子在硅中基本不能移动，以使得金属原子溶解到所述牺牲氧化物层-硅器件层界面以及所述硅器件层-电介质层界面，所述冷却速率足够高，足以使得在冷却期间在所述硅器件层中基本不出现金属沉淀物；以及
从所述绝缘体上硅结构去除所述牺牲氧化物层以及位于所述牺牲氧化物层-硅器件层界面处的部分金属原子。
2.如权利要求1所述的方法，其中，所述绝缘体上硅结构被加热一段时间，该时间足以允许金属原子的平均横向扩散距离超过所述器件层的厚度。
3.如权利要求2所述的方法，其中，所述绝缘体上硅结构被加热一段时间，该时间足以允许金属原子的横向扩散距离超过所述器件层的厚度至少约100倍或至少约500倍、至少约1000倍、至少约2500倍、至少约5000倍、从约500到约10000倍、或从约2500到约10000倍。
4.如权利要求1到3中任一项所述的方法，其中，在冷却期间，所述牺牲氧化物层-硅器件层界面处的温度超过所述硅器件层-电介质层界面处的温度，以便相比于所述硅器件层-电介质层界面，更多金属原子位于所述牺牲氧化物层-硅器件层界面处。
5.如权利要求1到4中任一项所述的方法，其中，所述金属选自镍、铜和钴。
6.如权利要求1到4中任一项所述的方法，其中，所述金属是镍。
7.如权利要求6所述的方法，其中，T1为至少约490℃，至少约500℃，或至少约510℃且小于约515℃。
8.如权利要求1到7中任一项所述的方法，其中，T1至少是使金属溶解在所述器件层中的温度，且比使金属完全溶解在所述器件层中的温度最多高出约25℃，或者最多高出约20℃，最多高出约15℃，最多高出约10℃，或者比使金属完全溶解在所述器件层中的温度最多高出约5℃。
9.如权利要求6或7所述的方法，其中，所述绝缘体上硅结构被加热的时间t1为至少约1分钟，至少约5分钟，至少约10分钟或至少约15分钟。
10.如权利要求6、7和9中任一项所述的方法，其中，所述冷却速率R为至少约0.3℃/min，至少约1℃/sec，至少约5℃/min，至少约30℃/min，至少约60℃/min，至少约100℃/min，从约0.3℃/min到约5000℃/min，从约0.3℃/min到约1000℃/min，或从约1℃/min到约500℃/min。
11.如权利要求6、7、9和10中任一项所述的方法，其中，T2为约440℃。
12.如权利要求6、7、9和10中任一项所述的方法，其中，T2为约440℃或更低，约425℃或更低，约400℃或更低，或者约300℃或更低。
13.如权利要求1到12中任一项所述的方法，其中，通过将所述结构暴露于周围空气以形成自然氧化物层，来形成所述牺牲氧化物层。
14.如权利要求1到12中任一项所述的方法，其中，通过在含氧气氛中加热晶片来形成所述牺牲氧化物层。
15.如权利要求1到14中任一项所述的方法，其中，所述硅器件层的厚度为小于约200nm，小于约100nm，小于约75nm，小于约50nm，小于约10nm，从约1nm到约200nm，从约50nm到约200nm，或者从约1nm到约10nm。
16.如权利要求1到15中任一项所述的方法，其中，所述绝缘体上硅结构中的镍的初始浓度为至少约1×1010原子/cm3，至少约1×1011原子/cm3，或至少约1×1012原子/cm3。
17.如权利要求1到16中任一项所述的方法，其中，所述硅器件层中的镍的初始浓度为至少约1×1010原子/cm3，至少约1×1012原子/cm3，或者至少约1×1014原子/cm3。
18.如权利要求1到17中任一项所述的方法，其中，牺牲氧化物层形成步骤、加热步骤、冷却步骤以及牺牲氧化物层去除步骤被重复至少约2次或更多次循环，约3次或更多次循环，或者甚至约5次或更多次循环，以进一步降低所述硅器件层中的金属量。
19.如权利要求1到18中任一项所述的方法，其中，所述电介质层由SiO2构成。
20.如权利要求1到19所述的方法，其中，所述硅器件层包含第一类型的金属，在所述牺牲氧化物层被去除之后，该金属的量等于或低于在温度T1下该金属在硅中的溶解度极限。
21.如权利要求1到20所述的方法，其中，通过使其上具有所述牺牲层的所述绝缘体上硅结构与蚀刻溶液接触来去除所述牺牲氧化物层以及位于所述牺牲氧化物层-硅器件层界面处的部分金属原子。
22.一种绝缘体上硅结构，包括处理晶片、硅器件层、位于所述处理晶片和所述硅器件层之间的电介质层、以及牺牲氧化物层，所述硅器件层在第一表面处被接合到所述电介质层并在第二表面处被接合到所述牺牲氧化物层，所述第二表面形成牺牲氧化物-硅器件层界面，所述器件层包含第一类型的金属原子，其中所述第一类型的金属原子中的至少约50%位于所述界面处的所述器件层中。
23.如权利要求22所述的绝缘体上硅结构，其中，所述第一类型的金属原子选自镍原子、铜原子和钴原子。
24.如权利要求21所述的绝缘体上硅结构，其中，所述第一类型的金属原子是镍原子。
25.如权利要求24所述的绝缘体上硅结构，其中，所述第一类型的金属原子中的至少约55%位于所述界面处的所述器件层中，或者所述第一类型的金属原子中的至少约60%或至少约70%位于所述界面处的所述器件层中。
26.一种绝缘体上硅结构，包括处理晶片、具有前表面的硅器件层、以及位于所述处理晶片和所述硅器件层之间的电介质层，所述电介质层和硅器件层形成所述电介质层和硅器件层之间的界面，该绝缘体上硅结构具有通过如下降低的器件层中的金属量：
在所述硅器件层的前表面上形成牺牲氧化物层，所述牺牲氧化物层和所述硅器件层形成所述牺牲氧化物层和所述硅器件层之间的界面；
将其上具有牺牲氧化物层的所述绝缘体上硅结构加热到温度T1一段时间t1，该温度T1足以使所述器件层中存在的所有金属沉淀物溶解，该时间t1足以允许金属原子在整个所述器件层中均匀分散，其中，温度T1低于使金属原子越过所述牺牲氧化物层-硅器件层界面并进入所述牺牲氧化物层的温度；
以平均冷却速率R将所述绝缘体上硅结构从T1冷却到温度T2，在该温度T2下金属原子在硅中基本不能移动，以使得金属原子溶解到所述牺牲氧化物层-硅器件层界面以及所述硅器件层-电介质层界面，所述冷却速率足够高，足以使得在冷却期间在所述硅器件层中基本不出现金属沉淀物；以及
从所述硅器件层的前表面去除所述牺牲氧化物层以及位于所述牺牲氧化物层-硅器件层界面处的部分金属原子，
其中，在所述器件层中的金属量已被降低之后，所述硅器件层包含第一类型的金属，该金属的量等于或低于在温度T1下该金属在硅中的溶解度极限。
27.如权利要求26所述的绝缘体上硅结构，其中，通过将所述绝缘体上硅结构加热一段时间来降低所述硅器件层中的金属含量，该时间足以允许金属原子的平均横向扩散距离超过所述器件层的厚度。
28.如权利要求27所述的绝缘体上硅结构，其中，通过将所述绝缘体上硅结构加热一段时间来降低所述硅器件层中的金属含量，该时间足以允许金属原子的横向扩散距离超过所述器件层的厚度至少约100倍或至少约500倍、至少约1000倍、至少约2500倍、至少约5000倍、从约500到约10000倍、或从约2500到约10000倍。
29.如权利要求26到28中任一项所述的绝缘体上硅结构，其中，在冷却期间，所述牺牲氧化物层-硅器件层界面处的温度超过所述硅器件层-电介质层界面处的温度，以便相比于所述硅器件层-电介质层界面，更多金属原子位于所述牺牲氧化物层-硅器件层界面处。
30.如权利要求26到29中任一项所述的绝缘体上硅结构，其中，所述金属选自镍、铜和钴。
31.如权利要求26到29中任一项所述的绝缘体上硅结构，其中，所述金属是镍。
32.如权利要求31所述的绝缘体上硅结构，其中，T1为至少约490℃，至少约500℃，或至少约510℃且小于约515℃。
33.如权利要求26到32中任一项所述的绝缘体上硅结构，其中，T1至少是使金属溶解在所述器件层中的温度，且比使金属完全溶解在所述器件层中的温度最多高出约25℃，或者最多高出约20℃，最多高出约15℃，最多高出约10℃，或者比使金属完全溶解在所述器件层中的温度最多高出约5℃。
34.如权利要求31或32所述的绝缘体上硅结构，其中，所述绝缘体上硅结构被加热的时间t1为至少约1分钟，至少约5分钟，至少约10分钟或至少约15分钟。
35.如权利要求31、32和34中任一项所述的绝缘体上硅结构，其中，所述冷却速率R为至少约0.3℃/min，至少约1℃/sec，至少约5℃/min，至少约30℃/min，至少约60℃/min，至少约100℃/min，从约0.3℃/min到约5000℃/min，从约0.3℃/min到约1000℃/min，或从约1℃/min到约500℃/min。
36.如权利要求31、32、34和35中任一项所述的绝缘体上硅结构，其中，T2为约440℃。
37.如权利要求31、32、34和35中任一项所述的绝缘体上硅结构，其中，T2为约440℃或更低，约425℃或更低，约400℃或更低，或者约300℃或更低。
38.如权利要求26到37中任一项所述的绝缘体上硅结构，其中，通过将所述结构暴露于周围空气以形成自然氧化物层，来形成所述牺牲氧化物层。
39.如权利要求26到37中任一项所述的绝缘体上硅结构，其中，通过在含氧气氛中加热晶片来形成所述牺牲氧化物层。
40.如权利要求26到39中任一项所述的绝缘体上硅结构，其中，所述硅器件层的厚度为小于约200nm，小于约100nm，小于约75nm，小于约50nm，小于约10nm，从约1nm到约200nm，从约50nm到约200nm，或者从约1nm到约10nm。
41.如权利要求26到40中任一项所述的绝缘体上硅结构，其中，所述绝缘体上硅结构中的镍的初始浓度为至少约1×1010原子/cm3，至少约1×1011原子/cm3，或至少约1×1012原子/cm3。
42.如权利要求26到41中任一项所述的绝缘体上硅结构，其中，所述硅器件层中的镍的浓度为至少约1×1010原子/cm3，至少约1×1012原子/cm3，或者至少约1×1014原子/cm3。
43.如权利要求26到42中任一项所述的绝缘体上硅结构，其中，牺牲氧化物层形成步骤、加热步骤、冷却步骤以及牺牲氧化物层去除步骤被重复至少约2次或更多次循环，约3次或更多次循环，或者甚至约5次或更多次循环，以进一步降低所述硅器件层中的金属量。
44.如权利要求26到43中任一项所述的绝缘体上硅结构，其中，所述电介质层由SiO2构成。
45.如权利要求26到44中任一项所述的绝缘体上硅结构，其中，通过使其上具有所述牺牲层的所述绝缘体上硅结构与蚀刻溶液接触来去除所述牺牲氧化物层以及位于所述牺牲氧化物层-硅器件层界面处的部分金属原子。
CN201280007174.XA 2011-01-31 2012-01-27 用于降低soi结构的器件层中的金属含量的方法以及通过该方法制造的soi结构 Active CN103339713B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161437993P 2011-01-31 2011-01-31
US61/437,993 2011-01-31
US13/354,788 US8796116B2 (en) 2011-01-31 2012-01-20 Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
US13/354,788 2012-01-20
PCT/US2012/022970 WO2012106210A2 (en) 2011-01-31 2012-01-27 Methods for reducing the metal content in the device layer of soi structures and soi structures produced by such methods

Publications (2)

Publication Number Publication Date
CN103339713A true CN103339713A (zh) 2013-10-02
CN103339713B CN103339713B (zh) 2016-06-15

Family

ID=46576658

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280007174.XA Active CN103339713B (zh) 2011-01-31 2012-01-27 用于降低soi结构的器件层中的金属含量的方法以及通过该方法制造的soi结构

Country Status (9)

Country Link
US (3) US8796116B2 (zh)
EP (1) EP2671247B1 (zh)
JP (1) JP5976013B2 (zh)
KR (1) KR101871534B1 (zh)
CN (1) CN103339713B (zh)
MY (1) MY166803A (zh)
SG (1) SG191966A1 (zh)
TW (1) TW201250838A (zh)
WO (1) WO2012106210A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946231A (zh) * 2017-11-22 2018-04-20 上海华力微电子有限公司 一种FDSOI器件SOI和bulk区域浅槽形貌优化方法
CN108780776A (zh) * 2015-11-20 2018-11-09 环球晶圆股份有限公司 使半导体表面平整的制造方法
CN109844911A (zh) * 2016-10-13 2019-06-04 索泰克公司 用于在绝缘体上硅晶圆中溶解埋置氧化物的方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064789B2 (en) * 2013-08-12 2015-06-23 International Business Machines Corporation Bonded epitaxial oxide structures for compound semiconductor on silicon substrates
JP6454716B2 (ja) 2014-01-23 2019-01-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 高抵抗率ｓｏｉウエハおよびその製造方法
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
WO2016081313A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
JP6517360B2 (ja) 2015-03-03 2019-05-22 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US10290533B2 (en) 2015-03-17 2019-05-14 Globalwafers Co., Ltd. Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
EP3304586B1 (en) 2015-06-01 2020-10-07 GlobalWafers Co., Ltd. A method of manufacturing silicon germanium-on-insulator
US10304722B2 (en) 2015-06-01 2019-05-28 Globalwafers Co., Ltd. Method of manufacturing semiconductor-on-insulator
US9806025B2 (en) * 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
WO2017142849A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
WO2017142704A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
US10573550B2 (en) 2016-03-07 2020-02-25 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
EP3427293B1 (en) 2016-03-07 2021-05-05 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
WO2017214084A1 (en) 2016-06-08 2017-12-14 Sunedison Semiconductor Limited High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
US10546771B2 (en) 2016-10-26 2020-01-28 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
CN110352484B (zh) 2016-12-05 2022-12-06 环球晶圆股份有限公司 高电阻率绝缘体上硅结构及其制造方法
KR102453743B1 (ko) 2016-12-28 2022-10-11 썬에디슨 세미컨덕터 리미티드 고유 게터링 및 게이트 산화물 무결성 수율을 갖도록 규소 웨이퍼들을 처리하는 방법
EP3563411B1 (en) 2016-12-28 2021-04-14 Invensas Bonding Technologies, Inc. Method of processing a substrate on a temporary substrate
KR102390772B1 (ko) 2017-07-14 2022-04-25 썬에디슨 세미컨덕터 리미티드 반도체 온 절연체 구조의 제조 방법
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
EP3785293B1 (en) 2018-04-27 2023-06-07 GlobalWafers Co., Ltd. Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate
WO2019236320A1 (en) 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
US11798802B2 (en) * 2022-02-11 2023-10-24 Globalwafers Co., Ltd. Methods for stripping and cleaning semiconductor structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
CN1630024A (zh) * 1996-01-19 2005-06-22 株式会社半导体能源研究所 半导体器件及其制造方法
CN1981369A (zh) * 2004-05-07 2007-06-13 Memc电子材料有限公司 减少硅晶片中的金属杂质的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4824698A (en) * 1987-12-23 1989-04-25 General Electric Company High temperature annealing to improve SIMOX characteristics
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH07106512A (ja) 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたｓｉｍｏｘ処理方法
US5478758A (en) 1994-06-03 1995-12-26 At&T Corp. Method of making a getterer for multi-layer wafers
JPH09260288A (ja) * 1996-01-19 1997-10-03 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
JPH1167778A (ja) * 1997-08-19 1999-03-09 Sumitomo Metal Ind Ltd Ｓｏｉ半導体ウエーハの製造方法
US7256104B2 (en) 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
US7294561B2 (en) 2003-08-14 2007-11-13 Ibis Technology Corporation Internal gettering in SIMOX SOI silicon substrates
WO2008053042A1 (en) * 2006-11-02 2008-05-08 Interuniversitair Microelektronica Centrum Removal of impurities from semiconductor device layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630024A (zh) * 1996-01-19 2005-06-22 株式会社半导体能源研究所 半导体器件及其制造方法
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
CN1981369A (zh) * 2004-05-07 2007-06-13 Memc电子材料有限公司 减少硅晶片中的金属杂质的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108780776A (zh) * 2015-11-20 2018-11-09 环球晶圆股份有限公司 使半导体表面平整的制造方法
CN108780776B (zh) * 2015-11-20 2023-09-29 环球晶圆股份有限公司 使半导体表面平整的制造方法
CN109844911A (zh) * 2016-10-13 2019-06-04 索泰克公司 用于在绝缘体上硅晶圆中溶解埋置氧化物的方法
CN109844911B (zh) * 2016-10-13 2023-03-24 索泰克公司 用于在绝缘体上硅晶圆中溶解埋置氧化物的方法
CN107946231A (zh) * 2017-11-22 2018-04-20 上海华力微电子有限公司 一种FDSOI器件SOI和bulk区域浅槽形貌优化方法
CN107946231B (zh) * 2017-11-22 2020-06-16 上海华力微电子有限公司 一种FDSOI器件SOI和bulk区域浅槽形貌优化方法

Also Published As

Publication number Publication date
US20130168836A1 (en) 2013-07-04
WO2012106210A3 (en) 2012-11-01
KR20140018872A (ko) 2014-02-13
MY166803A (en) 2018-07-23
JP2014508405A (ja) 2014-04-03
EP2671247B1 (en) 2015-07-22
US20120193753A1 (en) 2012-08-02
EP2671247A2 (en) 2013-12-11
TW201250838A (en) 2012-12-16
WO2012106210A2 (en) 2012-08-09
US8796116B2 (en) 2014-08-05
KR101871534B1 (ko) 2018-06-26
JP5976013B2 (ja) 2016-08-23
CN103339713B (zh) 2016-06-15
US20130168802A1 (en) 2013-07-04
SG191966A1 (en) 2013-08-30

Similar Documents

Publication Publication Date Title
CN103339713B (zh) 用于降低soi结构的器件层中的金属含量的方法以及通过该方法制造的soi结构
JP2014508405A5 (zh)
US8846493B2 (en) Methods for producing silicon on insulator structures having high resistivity regions in the handle wafer
CN105431936B (zh) 用于减小光点缺陷和表面粗糙度的绝缘体上半导体晶片的制造方法
US7763541B2 (en) Process for regenerating layer transferred wafer
TW564500B (en) Process for controlling denuded zone dept in an ideal oxygen precipitating silicon wafer
CN101765901B (zh) 贴合晶片的制造方法
US20110212547A1 (en) Methods for monitoring the amount of metal contamination imparted into wafers during a semiconductor process
KR19990024037A (ko) 반도체장치 및 그 제조방법
JP2013534057A (ja) Ｓｏｉ基板に仕上げを施す方法
JP2020504069A (ja) イントリンシックゲッタリングおよびゲート酸化物完全性歩留まりを有するシリコンウエハを処理する方法
JP6671436B2 (ja) 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造
KR20090081335A (ko) 접합 웨이퍼의 제조 방법
KR101071509B1 (ko) 접합 웨이퍼 제조 방법
KR20060040733A (ko) 웨이퍼의 제조방법
JP2005340348A (ja) Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
JP2010283296A (ja) シリコンウェーハ及びその製造方法、並びに、半導体デバイスの製造方法
JP7035925B2 (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
An et al. Development of Silicon Substrate for Advanced Multi-Chip Packaging Process with the Enhanced Gettering Ability
JPH11243093A (ja) シリコンエピタキシャルウェーハの製造方法
JPH04293241A (ja) 半導体基板の製造方法
JP2005286282A (ja) Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
JPS6258138B2 (zh)
JP2011187694A (ja) ゲッタリング方法およびこれを用いた半導体基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20190925

Address after: Taiwan, China Hsinchu Science Park industrial two East Road, No. 8

Patentee after: GlobalWafers Co.,Ltd.

Address before: Singapore City

Patentee before: SunEdison Semiconductor Limited (UEN201334164H)

Effective date of registration: 20190925

Address after: Singapore City

Patentee after: SunEdison Semiconductor Limited (UEN201334164H)

Address before: Missouri, USA

Patentee before: MEMC Electronic Materials, Inc.

TR01 Transfer of patent right