CN107039269A - 用于平滑结构体表面的方法 - Google Patents

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Abstract

本发明涉及包括在热处理期间使绝缘体上硅结构体的表面暴露于惰性或还原性气体流和高温的使所述绝缘体上硅结构体平滑的方法，所述方法包括：在第一温度和由第一流速限定的第一气体流下的第一热处理步骤；值得注意的是，所述方法包括：在低于第一温度的第二温度和由低于第一流速的第二流速限定的第二气体流下的第二热处理步骤。

Description

用于平滑结构体表面的方法
技术领域
本发明涉及制造依次包含有用的半导体层、介电层和载体衬底的结构体的方法。其具体涉及用于使所述有用层的表面平滑的方法。这些结构体尤其适用于微电子、微机械、光电子等领域。
背景技术
现有技术已知有各种实现形成依次包含表面半导体层、介电层和载体衬底的中间结构体的方法。这可能例如是层转移制造方法(例如，已知名为Smart CutTM或EltranTM的方法)或者氧注入制造方法(以首字母缩写SIMOX(通过氧注入而分离)所知的方法)的问题。
在后续的修整步骤期间，所述中间结构体经过各种处理以便将表面层转化为具有特别是在平均厚度、厚度均匀性、粗糙度、晶体品质等方面的所有预期性质的有用层。
这些已知方法尤其被用来制造绝缘体上硅(SOI)结构体。在该情形中，将成为有用层的表面层和载体通常由硅以及二氧化硅介电层构成。
这些SOI结构体必须满足非常精确的规格。对于有用层的最终粗糙度以及有用层和下方介电层的厚度均匀性而言尤其是如此。满足这些规格是将要形成在有用层之中或之上的半导体器件的良好运行所需的。
在应用于中间结构体的标准修整处理中，已知有平滑退火处理，其包括使表面层暴露于升至高温(通常高于1100℃)的惰性或还原性气氛。这种处理特别是通过表面重构而使暴露于高温气氛的层的粗糙度降低。
这些退火操作可以在适合同时处理多个SOI结构体的炉中在受控的惰性或还原性气体流下进行以促进炉中的热均一性。该气体经过滤以使其极为纯净(杂质少于1ppm)，因为任何能与硅反应的污染物(O2、H2O、CO2等)都会破坏表面平滑。不完美的平滑由有用层表面的残留或不均匀粗糙度的程度所表征。
会记住，粗糙度测定通常使用原子力显微镜(AFM)进行。采用这类装置，在由AFM显微镜针尖扫描的表面上测定粗糙度，所述表面为1×1μm2至10×10μm2，较不常见为50×50μm2，或者甚至100×100μm2。也可以通过其它方法来测定表面粗糙度，特别是借助于“雾度”测量。该方法的优点特别在于在有用层的整个表面上快速表征粗糙度的均匀性。以ppm测定的这种“雾度”衍生自使用被表征表面的光反射性质的方法，并且对应于表面因其微粗糙度而散射的光信号。应指出，本文所公开的“雾度”值以任意单位表达，并且通过相同的方案以及相同的装置进行测定，在此情形中由KLA Tencor Surfscan SP(注册商标)型仪器测定。
在用于使具有薄表面层的SOI结构体的表面平滑的高温和退火时间范围内，能够发生下方氧化物层溶解的现象。该溶解现象特别报道于期刊Solid State Phenomena第156-158卷(2010)第69-76页中出现的文献O.Kononchuck等，“Novel trends in SOItechnology for CMOS applications”中。该文献具体解释到，在高温惰性或还原性处理气氛中，介电层的氧原子能够扩散穿过表面层并能与其表面反应从而产生挥发性物种(气态一氧化硅，SiO)，后者由惰性气体流携带至炉气氛中。该文献还解释到，对于具有薄表面层的SOI结构体，穿过表面层的氧扩散受到将挥发性物种带离结构体表面的能力的限制，因此上述溶解现象的程度与表面附近的炉气氛的气体速度局部关联。
如果气态一氧化硅(SiO)在热处理期间在浅表层的表面处累积，其因而局部减慢溶解，从而导致最终产品的表面层厚度和介电层厚度的差异，这特别有害。为了限制SiO的局部累积，有必要在炉中维持高气体流，因为SiO恰好经由炉中循环的惰性或还原性气体流而被带走。
申请人已观察到，虽然在高温和高惰性或还原性气体流的平滑热处理期间炉中的气体流的均匀性和纯度受到控制，但某些SOI结构体具有大于预期水平的“雾度”水平。在这些结构体的边缘特别是如此，如图1所示。在有用层上存在高残留粗糙度的外周区100：其在图1的“雾度”分布图上由更深色的区域示出，代表更大的粗糙度(注意，分布图的中央部分具有蝴蝶翅膀形式的较深色区域，也称作“雾度十字”，其并非对应于更大的粗糙度而是所使用的测量方法的假象)。外周区100对于最终产品是一个问题，而对于最终产品，表面粗糙度和在SOI结构体表面处的均匀性是关键参数。
因此，根据现有技术的平滑退火操作使得可以一般性地使SOI结构体的表面平滑，从而确保最终SOI结构体的良好的厚度均匀性(由于与溶解关联的挥发性物种的充分排空)，但在某些处理过的结构体上会产生具有与最终产品的粗糙度规格不相容的残留粗糙度的外周区100。
发明内容
发明目的
因此，本发明的一个目的在于提出消除现有技术的缺陷的方法。特别是，本发明的一个主题是用于使绝缘体上硅结构体表面平滑的方法，该方法使得能够限制具有残留粗糙度的外周区的出现，而不会使表面层和隐埋介电层的厚度均匀性劣化。
本发明涉及用于使绝缘体上硅结构体平滑的方法，其包括在热处理期间使所述结构体的表面暴露于惰性或还原性气体流和高温，所述方法包括在第一温度和由第一流速限定的第一气体流下的第一热处理步骤。值得注意的是，所述方法在于其还包括在低于第一温度的第二温度和由低于第一流速的第二流速限定的第二气体流下的第二热处理步骤。
所述方法的第一步骤使得能够在均匀的溶解现象的同时进行有效的表面平滑。在所述方法的第二步骤期间，也可以进行表面的平滑，并且可以矫正第一步骤期间产生的具有残留粗糙度的外周区。第二热处理的温度条件使得溶解现象极慢或甚至不存在，这使得可以减小气体流并因此限制被注入炉内的能够妨碍平滑的污染物(特别是通过创建具有残留粗糙度的所述外周区)：所述方法的第二步骤因此使得可以改善表面(特别是在外周区处)的平滑，而不会使表面层和隐埋的介电层的厚度均匀性劣化。
根据本发明的有利特性，单独或组合方式：
·所述方法包括供给包含位于介电层上的薄表面层的SOI结构体的前序步骤，所述介电层位于载体衬底上，所述表面层的厚度小于500nm；
·所述第一温度大于阈值温度且所述第二温度低于所述阈值温度，所述阈值温度为1150℃至1170℃；
·所述第一温度为1160℃至1200℃，优选为1170℃至1200℃；
·所述第二温度为1130℃至1170℃，优选为1130℃至1160℃；
·所述第二热处理步骤包括在所述第二温度保持给定的时长；
·所述保持步骤的时长为1分钟至2小时；
·所述第二热处理步骤包括从所述第二温度开始的0.1℃/分钟至20℃/分钟的温度斜降；
·所述第一流速大于20slm；
·所述第二流速小于15slm；
·所述惰性气体选自氩气或氩气与氢气的混合物；
·所述第一热处理步骤和所述第二热处理步骤在同一热处理期间连接在一起。
附图说明
本发明的其它特征和优点将从参照附图的本发明的以下详细说明而显现，其中：
-图1展示了在包含具有残留粗糙度的外周区的SOI结构体的表面上测定的“雾度”分布图；
-图2展示了根据Smart方法制造SOI结构体的步骤；
-图3展示了在现有技术的平滑方法之后在各个SOI结构体上测定的最大粗糙度水平的图；
-图4展示了在本发明的平滑方法之后在各个SOI结构体上测定的最大粗糙度水平的图；
-图5展示了在本发明的平滑方法之后在各个SOI结构体上测定的最大粗糙度水平的图。
具体实施方式
图2展示了根据Smart方法的一个实施方式制造绝缘体上硅(SOI)结构体11’的步骤。硅供体衬底1进行热氧化步骤(图2a)从而使得SOI结构体的将来隐埋的介电层2的尺寸增加。氧化物的厚度可以例如在数纳米至数百纳米之间变化。然后对供体衬底1进行轻离子3的注入(图2b)。举例而言，可以以对于将来的硅表面层的所需厚度合适的能量进行氦(1e16/cm2)和氢(1e16/cm2)的共注入。注入步骤在供体衬底1中形成隐埋的脆性平面4。然后将经注入的供体衬底1与载体衬底5组装，例如通过分子附着的键合(图2c)。然后，在例如350℃至600℃的温度范围的分离退火操作使得隐埋的脆性平面4中的孔洞的尺寸增加，从而导致供体衬底1在该平面4处的分离。然后形成中间SOI结构体11(图2d)：其包括产生自供体衬底1的表面层10，表面层10位于介电层2之上，介电层2自身组装至载体衬底5。在此阶段，表面层10的表面是粗糙的(例如，大约为3至10nm RMS——AFM测定)。为了使该表面层10与微电子应用兼容，有必要在SOI结构体的整个表面上均匀地将其粗糙度降低至大约0.05至0.5nm RMS的值(AFM测定)。
为此，可以进行各种处理，特别是牺牲氧化和化学机械抛光的步骤。然而，似乎对于衬底上的厚度均匀性至关重要(通常PV(峰-谷)<3nm)的薄表面层10(例如，厚度小于500nm，或者甚至小于300nm)而言，虽然抛光对于降低粗糙度是有效的，但其面临去除的不均匀性过高而无法与最终SOI结构体11’的规格兼容的问题。
因此，特别有利的是施加平滑热处理，其使得能够获得有用层10’的更大的最终厚度均匀性(图2e)。
在这些平滑热处理期间，中间SOI结构体11的表面在通常高于1100℃的温度暴露于惰性或还原性气体流：在这些条件下，硅原子的表面流动性高并且导致暴露的表面层10的表面的平滑。温度越高，表面的平滑越有效且越快。结构体所暴露至的惰性或还原性气氛优选由氩气或氩气与氢气的混合物(例如，<1％氢气)组成。
有利的是，这些热处理在可以含有多个中间SOI结构体11的大型炉中进行。
申请人已观察到，位于炉中的气体注入处附近的某些SOI结构体具有比在炉中其它部分获得的“雾度”水平更高的“雾度”水平。这在结构体的边缘处尤其如此(图1中所示)。有用层10’上的这些具有高残留粗糙度的外周区100对于表面粗糙度及其在SOI结构体11’的表面处的均匀性为关键参数的最终产品而言是个问题。
可以在“雾度”分布图(图1)上和从平滑处理后的各个SOI结构体11’上测定的最大“雾度”值来鉴定出这种残留粗糙度。图3在y轴示出了在位于炉中的不同位置(x轴)的结构体上测定的最大“雾度”值。其清楚地显示，处于位置74至86处的结构体具有与其它位置相比更高的“雾度”水平：特别是，大于0.17(任意单位)的“雾度”水平与目标应用不兼容。
申请人从各种测试中推测，这些具有残留粗糙度的区域100(优选在SOI结构体的边缘处)是由于这些边缘暴露于包含污染物(例如，O2、H2O、CO2等)(即使量极小)的新鲜气体所致。具体而言，这类污染物的存在通过在局部妨碍硅原子在表面处的流动性而扰乱了平滑现象。其后外周区100保留在经处理的有用层10’上，所述外周区中的粗糙度大于预期水平，这使得最终SOI结构体11’与目标应用不兼容。
本发明的使SOI结构体11平滑的方法包括在热处理期间使结构体11的表面暴露于惰性或还原性气体流和高温。其包括在第一温度和由第一流速所限定的第一气体流下的第一热处理步骤。在该第一步骤中，表面层10的表面的第一平滑与下方氧化层2的第一溶解一同发生。第一温度选自高温范围，特别是1160℃至1200℃，优选为1170℃至1200℃。因此，这处于硅表面层上的表面平滑有效的热预算范围内：第一平滑使得能够在合理的短时间内(可以为1200℃时的5分钟至1170℃时的2小时)在希望的空间频率的整个范围(0.1nm至数微米)降低表面层10的表面处的粗糙度。
如前文所述，在该高温范围内，可能发生隐埋氧化层2的溶解现象。为了避免表面层10和介电层2的厚度均匀性的劣化，因此重要的是在平滑退火操作期间维持足以排走由溶解现象形成的SiO挥发性物种的气体流。
在该第一步骤期间，炉中的气体流维持在较高的第一流速，以避免与氧化物层2的溶解现象关联的挥发性物种的任何累积。优选地，第一气体流速度大于20slm(标准升/分钟)。因此，溶解现象足够均匀，而不会使表面层10和隐埋氧化物层2的厚度均匀性劣化至使其与目标应用不兼容的程度。
本发明的平滑方法的所述第一热处理步骤使得能够在炉中处理的所有结构体上消除表面层10的大部分粗糙度并且实现良好的平均粗糙度水平。然而，特别是在位于炉中的气体注入处附近的SOI结构体上还保留有具有残留粗糙度的外周区100：这种局部残留粗糙度使所述SOI结构体与预期规格不兼容(这些结构体上的最大“雾度”值超过0.17(任意单位))。
因此，本发明的平滑方法包括在低于第一温度的第二温度和由低于第一流速的第二流速所限定的第二气体流下的第二热处理步骤。在该第二步骤中，发生表面层10的表面的第二次平滑。第二温度低于第一温度；特别是，其选自1130℃至1170℃，优选为1130℃至1160℃。因此，这处于其中表面平滑仍然活跃但溶解现象的动力学极慢的热预算范围内。表面层10的表面平滑和隐埋的氧化物层2的溶解的现象均是热力学活跃的，也就是说，温度越高，这些现象越快。平滑现象的热动力学由硅原子的表面扩散的活化能(其等于2eV)所限定。溶解现象的热动力学由氧原子向硅的扩散的活化能(其等于4eV)所限定。因此，溶解比平滑对于温度敏感得多。因此，在所述方法的第二步骤期间，在温度低于1170℃、优选低于1160℃时，溶解几乎为零(该现象的速度极低)，而平滑仍然显著，虽然其具有比在更高温度时更低的有效性。
在该第二步骤期间，有利的是，炉中的气体流由较低的第二流速所限定，以便限制与SOI结构体表面接触的污染物的量。优选地，第二气体流速小于15slm(标准升/分钟)；有利的是，第二流速为大约5slm。溶解速度极慢，从而该步骤期间SOI结构体11表面处的SiO的累积可忽略不计，因此即使在该低气体流条件下也不存在层的厚度均匀性的劣化。
申请人出乎意料地观察到，本发明的平滑方法的所述第二热处理步骤使得能够显著降低具有残留粗糙度的外周区100的粗糙度水平，直至其与最终产品的预期规格兼容为止。因此，即使第二温度低于第一温度，与低气体流速(第二气体流)关联的污染物的量的减少使平滑现象能够在外周区100上以良好的有效性程度发生。
第一步骤和第二步骤分别在高于阈值温度的第一温度和低于阈值温度的第二温度进行。在表面层100的厚度优选为200nm至500nm的绝缘体上硅结构体的情形中，所述阈值温度为1150℃至1170℃。对于落在该范围外的厚度而言，阈值温度可能实质上不同，特别是出于溶解现象对于表面层10的厚度的相关性的原因。
在包含特别是具有不同性质的表面层10(例如，SiGe、碳掺杂硅等)的其它结构体的情形中，所述阈值温度可能处于完全不同的温度范围，因为其依赖于平滑现象(原子的表面扩散)和溶解现象(氧化物透过表面层10的扩散)。
根据实施本发明的平滑方法的第一方法，第一热处理步骤和第二热处理步骤由两个不同的退火操作构成，在其间使处理的SOI结构体回到环境温度。
根据实施本发明的平滑方法的第二方法，第一热处理步骤和第二热处理步骤在同一退火操作期间连接在一起。根据第一变型，在第一步骤结束时，例如在维持第一气体流的同时使温度遵循从第一温度到第二温度的斜降。作为另选，气体流可以在温度下降期间逐渐降低，直至达到第二温度。
然后在第二气体流下开始第二步骤，并且在第二温度保持限定的时长。所述时长可以例如从数分钟至数小时变化，特别是5分钟至2小时。
根据一个变型，第二步骤在温度从第一温度变为第二温度时开始。然后，气体流从第一气体流变为第二气体流。第二步骤没有保持过程，但在从第二温度开始的例如0.1℃/分钟至20℃/分钟的温度斜降期间进行。
会记住，表面层10的厚度越薄，与溶解现象关联的挥发性物种(SiO)的累积越快。因此，SOI结构体11的表面层10越薄，且最终产品11’的有用层10’和介电层2的粗糙度和厚度均匀性规格要求越高，本发明的平滑方法越有利。优选地，本发明的平滑方法对于小于500nm的表面层是有利的。
现将参照图4和5对两个实施例进行描述。
实施例1
对包含300nm表面层10、30nm隐埋氧化物层2和载体衬底5的中间SOI结构体11应用本发明的平滑方法。
第一热处理步骤和第二热处理步骤在同一退火操作中连接在一起。
第一热处理步骤由在第一氩气流(其体积流速为50slm)下于1175℃(第一温度)退火135分钟构成。位于炉中的顶部位置(即，在气体注入处附近)的SOI结构体11具有高“雾度”水平，这与具有残留粗糙度的外周区100的存在相关联。
图4的图在y轴展示出在各个结构体上测定的最大“雾度”值，所述SOI结构体11位于炉中的不同位置(x轴上)。点线曲线对应于在等同于所述方法的第一热处理步骤的退火之后的最大“雾度”值。可以观察到，几个结构体(尤其是在位置85至110处的那些)具有大于0.15-0.17(任意单位)的最大“雾度”值，这使其与目标应用(其规格要求小于0.17的最大“雾度”)不兼容。
当完成保持在第一步骤的1175℃后，温度在第一氩气流下经历斜降：一旦温度达到1160℃(第二温度)则平滑方法的第二热处理步骤开始；氩气流然后由5slm的第二体积流速限定。在此情形中，第二步骤包括在第二气体流下从1160℃开始的温度斜降。
在炉的出口处，经处理的SOI结构体11’具有相对于其在第一热处理步骤前的状态极大改善的“雾度”水平；这种改善对应于外周区100的残留粗糙度的极大减小，特别是对于位于炉中位置70至110处的SOI结构体。实线曲线对应于用本发明的平滑方法处理的SOI结构体的最大“雾度”水平。
有利地观察到，本发明的平滑方法降低了所有处理的SOI结构体的粗糙度水平，将最大“雾度”水平降至小于0.15(任意单位)的值。
实施例2
对包含300nm表面层10、30nm隐埋氧化物层2和载体衬底5的中间SOI结构体11应用本发明的平滑方法。
第一热处理步骤由在第一氩气流(其体积流速为25slm)下于1200℃(第一温度)退火5分钟构成。位于炉中的顶部位置(即，在气体注入处附近)的SOI结构体具有高“雾度”水平，这与具有残留粗糙度的外周区100的存在相关联。
图5以箱线图的形式展示出在各个结构体上测定的最大“雾度”值，所述SOI结构体位于炉中的不同位置。左边的箱体对应于在相当于所述方法的第一热处理步骤的退火之后测定的最大“雾度”值。可以观察到这些“雾度”值在0.18-0.24(任意单位)的范围内高度分散，这使得对应的SOI结构体与目标应用(其规格要求小于0.17(任意单位)的最大“雾度”)不兼容。
本发明的平滑方法的第二热处理步骤由在第二氩气流(其体积流速为5slm)下在1160℃(第二温度)退火2小时构成。
在炉的出口处，经处理的SOI结构体11’具有极大改善的“雾度”水平(对应于外周区100的残留粗糙度的极大减小)。图5中右边的箱体包括在用本发明的平滑方法处理过的各个SOI结构体上测定的最大“雾度”值。据观察，所有值均低于0.17(任意单位)，后者是对于目标产品的预期最大“雾度”值。还观察到最大“雾度”值的分散方面的极为显著的降低：因此，本发明的平滑方法明显降低了所有处理的SOI结构体的粗糙度水平。
第一热处理步骤和第二热处理步骤可以在同一退火操作期间连接在一起，或由两个分开的退火操作构成。
当然，本发明不限于所描述的实施方式和实施例，并且在不脱离权利要求书所限定的本发明的范围的情况下可以引入实施方式变型。

Claims (12)

1.一种使绝缘体上硅结构体(11)平滑的方法，其包括在热处理期间使所述结构体(11)的表面暴露于惰性气体流或还原性气体流和高温，所述方法包括：
·在第一温度和由第一流速限定的第一气体流下的第一热处理步骤；
所述方法的特征在于，其包括：
·在低于第一温度的第二温度和由低于第一流速的第二流速限定的第二气体流下的第二热处理步骤。
2.如前述权利要求所述的使绝缘体上硅结构体(11)平滑的方法，其包括供给所述绝缘体上硅结构体(11)的前序步骤，所述绝缘体上硅结构体(11)包含位于介电层(2)上的薄表面层(10)，所述介电层(2)位于载体衬底(5)上，所述表面层(10)的厚度小于500nm。
3.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第一温度大于阈值温度且所述第二温度低于所述阈值温度，所述阈值温度为1150℃至1170℃。
4.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第一温度为1160℃至1200℃，优选为1170℃至1200℃。
5.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第二温度为1130℃至1170℃，优选为1130℃至1160℃。
6.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第二热处理步骤包括在所述第二温度保持给定的时长。
7.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述保持的时长为5分钟至2小时。
8.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第二热处理步骤包括从所述第二温度开始的0.1℃/分钟至20℃/分钟的温度斜降。
9.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第一流速大于20标准升/分钟。
10.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第二流速小于15标准升/分钟。
11.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述惰性气体选自氩气或氩气与氢气的混合物。
12.如前述权利要求任一项所述的使绝缘体上硅结构体(11)平滑的方法，其中，所述第一热处理步骤和所述第二热处理步骤在同一热处理期间连接在一起。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020058387A1 (en) * 2000-09-28 2002-05-16 Masataka Ito SOI annealing method and SOI manufacturing method
US20020081824A1 (en) * 2000-05-03 2002-06-27 Ibis Technology, Inc. Implantation process using sub-stoichiometric, oxygen doses at different energies
US20040063298A1 (en) * 1999-10-14 2004-04-01 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
CN1524289A (zh) * 2001-07-04 2004-08-25 S��O��I��Tec��Ե���Ϲ輼����˾ 降低表面粗糙度的方法
CN101946303A (zh) * 2008-02-14 2011-01-12 信越化学工业株式会社 Soi基板的表面处理方法
CN103443910A (zh) * 2012-04-05 2013-12-11 国立大学法人东北大学 硅晶片的原子级平坦化表面处理方法及热处理装置
US20140273405A1 (en) * 2013-03-14 2014-09-18 SunEdison Inc. Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
WO2011096417A1 (ja) * 2010-02-04 2011-08-11 国立大学法人東北大学 シリコンウェーハおよび半導体装置
FR3007194B1 (fr) * 2013-06-18 2015-06-12 Soitec Silicon On Insulator Procede de fabrication d'une pluralite de structures

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040063298A1 (en) * 1999-10-14 2004-04-01 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
US20020081824A1 (en) * 2000-05-03 2002-06-27 Ibis Technology, Inc. Implantation process using sub-stoichiometric, oxygen doses at different energies
US20020058387A1 (en) * 2000-09-28 2002-05-16 Masataka Ito SOI annealing method and SOI manufacturing method
CN1524289A (zh) * 2001-07-04 2004-08-25 S��O��I��Tec��Ե���Ϲ輼����˾ 降低表面粗糙度的方法
CN101946303A (zh) * 2008-02-14 2011-01-12 信越化学工业株式会社 Soi基板的表面处理方法
CN103443910A (zh) * 2012-04-05 2013-12-11 国立大学法人东北大学 硅晶片的原子级平坦化表面处理方法及热处理装置
US20140273405A1 (en) * 2013-03-14 2014-09-18 SunEdison Inc. Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法

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