JPS59178747A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59178747A JPS59178747A JP5307183A JP5307183A JPS59178747A JP S59178747 A JPS59178747 A JP S59178747A JP 5307183 A JP5307183 A JP 5307183A JP 5307183 A JP5307183 A JP 5307183A JP S59178747 A JPS59178747 A JP S59178747A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に複数の素子が共通の半導体基
体に形成されて素子間が電気的に分離されるようにした
半導体集積回路を得る場合に適用して好適な半導体装置
の製法に係わる。
体に形成されて素子間が電気的に分離されるようにした
半導体集積回路を得る場合に適用して好適な半導体装置
の製法に係わる。
背景技術とその問題点
半導体装置、例えば半導体集積回路において共通の半導
体基体に複数の素子を形成し、その素子間を電気的に分
離するアイソレーション法としては種々のものが提案さ
れている。例えば分離を行うべき素子間においての半導
体基体に例えばエツチングによる溝を形成し、この溝内
に絶縁物を埋め込むという方法がある。このような方法
による場合、溝内を埋める絶縁物としては、この溝内を
均質になじみよく埋め込むことができる物質であること
、また半導体基体の例えばシリコンとの間に熱歪みが住
することがないこと、すなわちシリコンとの熱膨張係数
が近いこと、また素子間を電気的に絶縁し得る程度に絶
縁抵抗が高いこと、一方いわゆるフィールド容量が生じ
ないように非誘電率が低いこと々どの多くの条件を満た
す必要がある。そしてこのような絶縁分離を行う絶縁物
としては、通常例えばシリコン半導体基体自体を局部的
に厚く酸化させたＳＩＯ，、或いは化学的気相成長法（
ＣＶＤ法）によって形成したｓ ｉｏ２等が用いられる
が、この場合このＳｉＯ２とＳｔ半導体基体とはその熱
膨張係数の差が大きいために両者間に熱歪みが生じやす
いという欠点を有する。
体基体に複数の素子を形成し、その素子間を電気的に分
離するアイソレーション法としては種々のものが提案さ
れている。例えば分離を行うべき素子間においての半導
体基体に例えばエツチングによる溝を形成し、この溝内
に絶縁物を埋め込むという方法がある。このような方法
による場合、溝内を埋める絶縁物としては、この溝内を
均質になじみよく埋め込むことができる物質であること
、また半導体基体の例えばシリコンとの間に熱歪みが住
することがないこと、すなわちシリコンとの熱膨張係数
が近いこと、また素子間を電気的に絶縁し得る程度に絶
縁抵抗が高いこと、一方いわゆるフィールド容量が生じ
ないように非誘電率が低いこと々どの多くの条件を満た
す必要がある。そしてこのような絶縁分離を行う絶縁物
としては、通常例えばシリコン半導体基体自体を局部的
に厚く酸化させたＳＩＯ，、或いは化学的気相成長法（
ＣＶＤ法）によって形成したｓ ｉｏ２等が用いられる
が、この場合このＳｉＯ２とＳｔ半導体基体とはその熱
膨張係数の差が大きいために両者間に熱歪みが生じやす
いという欠点を有する。
また、このような素子間の分Ｍｋ行うのに上述したよう
に溝を形成し、これに絶縁層を介して多結晶シリコン層
を溝内を埋め込むように形成するという方法も提案され
ている。しかし寿からこの場合、この多結晶シリコンは
これの比抵抗が比較的低いためにこの溝内に埋め込まれ
た多結晶シリコンが、いわゆるフローティング状聾にな
って実効的なフィールド容量を大きくするという欠点が
あシ、またその温度特性が悪いために例えば素子間分離
を行った後にこれの抵抗値が変化してそのフィールド容
量値に変化を生ずるなどという欠点もアシ、またナトリ
ウムイオン等の侵入に対する阻止効果が小さく、したが
って溝内に形成した絶縁層、例えばＳ ｉ Ｏ２層下に
寄生チャンネルが生じないように、溝の底部にＰ型不純
物を注入してチャンネルストッパーを設ける必要などの
手間を要する。また、多結晶シリコン中に不純物が侵入
した場合、これの抵抗値変化が生じその抵抗値が不安定
性を有するなどの欠点がある。
に溝を形成し、これに絶縁層を介して多結晶シリコン層
を溝内を埋め込むように形成するという方法も提案され
ている。しかし寿からこの場合、この多結晶シリコンは
これの比抵抗が比較的低いためにこの溝内に埋め込まれ
た多結晶シリコンが、いわゆるフローティング状聾にな
って実効的なフィールド容量を大きくするという欠点が
あシ、またその温度特性が悪いために例えば素子間分離
を行った後にこれの抵抗値が変化してそのフィールド容
量値に変化を生ずるなどという欠点もアシ、またナトリ
ウムイオン等の侵入に対する阻止効果が小さく、したが
って溝内に形成した絶縁層、例えばＳ ｉ Ｏ２層下に
寄生チャンネルが生じないように、溝の底部にＰ型不純
物を注入してチャンネルストッパーを設ける必要などの
手間を要する。また、多結晶シリコン中に不純物が侵入
した場合、これの抵抗値変化が生じその抵抗値が不安定
性を有するなどの欠点がある。
発明の目的
本発明は上述した諸欠点を解消することができるように
した半導体装置の製法を提供するものである。
した半導体装置の製法を提供するものである。
発明の概要
本発明においては酸素がドープされた多結晶シリコン（
以下５ＩＰＯ３という）が半導体基体のＳＩに対してそ
の熱膨張係数が近似り、ていること、廿たその絶縁抵抗
が例えば１０〜１０ Ωｃｒｎ程度に光分高いこと、
更にこの５ＩＰＯ８によって比較的深い溝であってもこ
の溝内全充分均質に良好に埋め込み得ること、更にその
比誘電率はＳＩの１１７と８１０２の３９の中間に位置
し比較的小さい比誘電率を有すること、寸たＳ Ｉ Ｐ
ＯＳは多結晶シリコンに比して温度特性が良好であるこ
と、また５ｒｐｏｓはすトリウムイオンＮａ＋等の侵入
に対する阻止効果が大きいこと、また５ＩＰＯ３は不純
物が侵入した場合においての抵抗値変化が小さいなどの
特徴を有することに着目してこれを用いて半導体集子間
の分離を行うようにするものである。
以下５ＩＰＯ３という）が半導体基体のＳＩに対してそ
の熱膨張係数が近似り、ていること、廿たその絶縁抵抗
が例えば１０〜１０ Ωｃｒｎ程度に光分高いこと、
更にこの５ＩＰＯ８によって比較的深い溝であってもこ
の溝内全充分均質に良好に埋め込み得ること、更にその
比誘電率はＳＩの１１７と８１０２の３９の中間に位置
し比較的小さい比誘電率を有すること、寸たＳ Ｉ Ｐ
ＯＳは多結晶シリコンに比して温度特性が良好であるこ
と、また５ｒｐｏｓはすトリウムイオンＮａ＋等の侵入
に対する阻止効果が大きいこと、また５ＩＰＯ３は不純
物が侵入した場合においての抵抗値変化が小さいなどの
特徴を有することに着目してこれを用いて半導体集子間
の分離を行うようにするものである。
すなわち、本発明においては、半導体基体例えばシリコ
ン半導体基体を設け、その−主面に分離すべき素子が形
成される部分間、すなわち素子の分離を行うべき部分間
に四部を形成する工程と１１、この凹部内の表面に酸化
物層を形成する工程と、更にこの凹部内の酸化物層上に
５ＩＰＯ８を形成する工程と、この凹部によって分離さ
れた基体領域内に素子を形成する工程とによって半導体
装置を得るものである。
ン半導体基体を設け、その−主面に分離すべき素子が形
成される部分間、すなわち素子の分離を行うべき部分間
に四部を形成する工程と１１、この凹部内の表面に酸化
物層を形成する工程と、更にこの凹部内の酸化物層上に
５ＩＰＯ８を形成する工程と、この凹部によって分離さ
れた基体領域内に素子を形成する工程とによって半導体
装置を得るものである。
実施例
以下図面を参照して本発明による半導体装置の一例を詳
細に説明する。１ず、第１図に示すように半導体基体、
例えばＳｔ基体（１）を設ける。この半導体基体（１）
は、例えば１の導電型、図においてはＰ型のサブストレ
イ） （ＬＡ）上に、他の導電型、図においてはＮ型の
埋込みＭ （ＩＢ）をエピタキシャル成長し、更にこれ
の上に半導体素子を形成する半導体層（ＩＣ）がエピタ
キシャル成長されて成る。そしてこの基体（１）のサブ
メトレイ） （ＬＡ）とは反対側の一主面（１ａ）上に
、例えば厚さ５００〜１０００Ｘの５ｉｏ２下地層（２
）を、基体（１）の表面熱酸化等によって形成し、これ
の上に酸化マスク層例えばＳ ｉ 、Ｎ４層（３）を１
０００〜２０００１程度の厚さにデポジットする。また
、図示しないがと−のマスク層（３）上には更に必要に
応じて５ｉ０２層を熱酸化若しくはＣＶＤ法によってデ
ポジットしておくことが望ましい。
細に説明する。１ず、第１図に示すように半導体基体、
例えばＳｔ基体（１）を設ける。この半導体基体（１）
は、例えば１の導電型、図においてはＰ型のサブストレ
イ） （ＬＡ）上に、他の導電型、図においてはＮ型の
埋込みＭ （ＩＢ）をエピタキシャル成長し、更にこれ
の上に半導体素子を形成する半導体層（ＩＣ）がエピタ
キシャル成長されて成る。そしてこの基体（１）のサブ
メトレイ） （ＬＡ）とは反対側の一主面（１ａ）上に
、例えば厚さ５００〜１０００Ｘの５ｉｏ２下地層（２
）を、基体（１）の表面熱酸化等によって形成し、これ
の上に酸化マスク層例えばＳ ｉ 、Ｎ４層（３）を１
０００〜２０００１程度の厚さにデポジットする。また
、図示しないがと−のマスク層（３）上には更に必要に
応じて５ｉ０２層を熱酸化若しくはＣＶＤ法によってデ
ポジットしておくことが望ましい。
その後、第２図に示すように、基体（１）の、最終的に
互いに分離−すべき素子が形成される基体領域間を横切
って凹部（４）を例えば半導体層（ＩＣ）及び（ＩＢ）
を横切る深さに形成する。この凹部（４）の形成は、周
知の技術、例えばリアクティブイオンエツチング（ＲＩ
Ｅ） 、各種ミリング法、プラズマエツチング法等によ
って形成する。
互いに分離−すべき素子が形成される基体領域間を横切
って凹部（４）を例えば半導体層（ＩＣ）及び（ＩＢ）
を横切る深さに形成する。この凹部（４）の形成は、周
知の技術、例えばリアクティブイオンエツチング（ＲＩ
Ｅ） 、各種ミリング法、プラズマエツチング法等によ
って形成する。
次に第３図に示すように１、マスク層（３）を酸化マス
クとして凹部（４）内に例えば熱酸化によって酸化物層
（５）を形成する。
クとして凹部（４）内に例えば熱酸化によって酸化物層
（５）を形成する。
その後第４図に示すように凹部（４）内を埋め込むよう
に基体（１）上に例えば５ＩＲ４とＮ２０の気体、更に
必要に応じてＮＨ３を送り込んで酸素が２〜４５原子係
含み、更に必要に応じ窒素がドープされたシリコンの多
結晶層（ＳＩＰＯ８層）（６）を例えば１．５μｍ程度
の厚さに被着する。
に基体（１）上に例えば５ＩＲ４とＮ２０の気体、更に
必要に応じてＮＨ３を送り込んで酸素が２〜４５原子係
含み、更に必要に応じ窒素がドープされたシリコンの多
結晶層（ＳＩＰＯ８層）（６）を例えば１．５μｍ程度
の厚さに被着する。
そして、第５図に示すように、５ＩＰＯ８層（６）をそ
の表面側から全面的にＲＩＥ法、各種ミリング法、プラ
ズマエツチング等によるエツチングを行って、マスク層
（３）若しくは図示しないがこれの上に形成したＳ ｉ
ｏ ２層を露出させるが、四部（４）内においては５Ｉ
ＰＯ８層（６）がこの四部（４）を埋込む程度に残る位
置迄除去する。
の表面側から全面的にＲＩＥ法、各種ミリング法、プラ
ズマエツチング等によるエツチングを行って、マスク層
（３）若しくは図示しないがこれの上に形成したＳ ｉ
ｏ ２層を露出させるが、四部（４）内においては５Ｉ
ＰＯ８層（６）がこの四部（４）を埋込む程度に残る位
置迄除去する。
次にマスク層（３ンを酸化マスクとして第６図に示すよ
うに、凹部（４）内の層（６）に対してその表面を熱酸
化して５ｔＯ２酸化物層（７）を形成する。その後図示
しないが必要に応じて半導体基体（１）の主面（１ａ）
上の層（２）及び（３）を全面的に、或いは選択的にエ
ツチング除去して四部（４）忙よって分離された基体（
１）の各基体領域に各種半導体素子等の回路素子を形成
する。このようにすれば、目的とする半導体装置、例え
ば半導体集積回路を得ることができる。
うに、凹部（４）内の層（６）に対してその表面を熱酸
化して５ｔＯ２酸化物層（７）を形成する。その後図示
しないが必要に応じて半導体基体（１）の主面（１ａ）
上の層（２）及び（３）を全面的に、或いは選択的にエ
ツチング除去して四部（４）忙よって分離された基体（
１）の各基体領域に各種半導体素子等の回路素子を形成
する。このようにすれば、目的とする半導体装置、例え
ば半導体集積回路を得ることができる。
尚、上述したようにマスク層（３）上に更ＶＣ８１０２
等のマスク層を形成しておく場合は、５ＩＰＯ３層（６
）に対する全面的エツチングにおいて、この５１９２と
半導体Ｎ（６）とのエツチング速度の差、すなわち５１
０２ノエツチング性の低さを利用してこれをストッパー
として、５ＩＰＯ８層（６）のエツチングの厚さ規制全
正確に行うことができる。
等のマスク層を形成しておく場合は、５ＩＰＯ３層（６
）に対する全面的エツチングにおいて、この５１９２と
半導体Ｎ（６）とのエツチング速度の差、すなわち５１
０２ノエツチング性の低さを利用してこれをストッパー
として、５ＩＰＯ８層（６）のエツチングの厚さ規制全
正確に行うことができる。
上述した本発明製法によって得た半導体装置、例えば半
導体集積回路はその素子間に溝（４）が形成され、この
溝（４）内に高比抵抗の酸素を含む多結晶シリコン層（
６）が介在されていることによって各素子間は電気的に
確実に分離される。
導体集積回路はその素子間に溝（４）が形成され、この
溝（４）内に高比抵抗の酸素を含む多結晶シリコン層（
６）が介在されていることによって各素子間は電気的に
確実に分離される。
発明の効果
上述した本発明製法によって得た半導体装置、例えば半
導体集積回路は、上述したように高比抵抗の酸素を含む
半導体層（６）によって素子間が分離された構成を採る
ので素子間の電気的分離が確実に行われるものであるが
、この酸素を含む半導体Ｊ脅（６）の多結晶シリコンは
、５１０２に比して半導体基体のＳｔとその熱膨張係数
が近似するのでこの酸素を含む多結晶層の形成後におい
て例えば半導体基体領域に半導体素子を形成するに際し
てなどの高温処理を伴う場合においてもその熱膨張係数
の差に基づく熱歪みの発生を良好に回避することができ
る。また、この酸素を含む多結晶半導体層（６）はその
絶縁抵抗が高いがために、例えば冒頭に述べたよう々酸
素を含まない多結晶シリコン層を埋め込んだ状態におけ
るようにいわゆるフローティング状態による実効的なフ
ィールド容量の増大を来すことがなく、またその温度特
性も酸素を含まない多結晶シリコンに比して良好である
ためにその抵抗値が変化してフィールド容量に変化を来
すようなおそれもない。更に、この酸素を含むシリコン
層はＮａ＋等の侵入に対する１ｉｔ−１＋）、効果を有
するので、チャンネルストッパーの形成を省略できる。
導体集積回路は、上述したように高比抵抗の酸素を含む
半導体層（６）によって素子間が分離された構成を採る
ので素子間の電気的分離が確実に行われるものであるが
、この酸素を含む半導体Ｊ脅（６）の多結晶シリコンは
、５１０２に比して半導体基体のＳｔとその熱膨張係数
が近似するのでこの酸素を含む多結晶層の形成後におい
て例えば半導体基体領域に半導体素子を形成するに際し
てなどの高温処理を伴う場合においてもその熱膨張係数
の差に基づく熱歪みの発生を良好に回避することができ
る。また、この酸素を含む多結晶半導体層（６）はその
絶縁抵抗が高いがために、例えば冒頭に述べたよう々酸
素を含まない多結晶シリコン層を埋め込んだ状態におけ
るようにいわゆるフローティング状態による実効的なフ
ィールド容量の増大を来すことがなく、またその温度特
性も酸素を含まない多結晶シリコンに比して良好である
ためにその抵抗値が変化してフィールド容量に変化を来
すようなおそれもない。更に、この酸素を含むシリコン
層はＮａ＋等の侵入に対する１ｉｔ−１＋）、効果を有
するので、チャンネルストッパーの形成を省略できる。
またこの酸素を含む多結晶シリコン層に不純物が侵入し
た場合においても、抵抗値変化が小はいので特性の安定
した信頼性の高い半導体装置を得ることができるなど多
くの利点を有するものである。
た場合においても、抵抗値変化が小はいので特性の安定
した信頼性の高い半導体装置を得ることができるなど多
くの利点を有するものである。
第１図ないし第６図は本発明製法の一例の工程図である
。 （１）は半導体基体、（４）は凹部、（５）は酸化物層
、（６）は酸素を含む多結晶シリコン層である。
。 （１）は半導体基体、（４）は凹部、（５）は酸化物層
、（６）は酸素を含む多結晶シリコン層である。
Claims (1)
- 半導体基体の一主面に凹部を形成する工程と、該凹部表
面に酸化物層を形成する工程と、該凹部内に酸素を含む
半導体層を形成する工程と、該凹部によって分離された
基体領域に素子を形成する工程とを有する半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5307183A JPS59178747A (ja) | 1983-03-29 | 1983-03-29 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5307183A JPS59178747A (ja) | 1983-03-29 | 1983-03-29 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178747A true JPS59178747A (ja) | 1984-10-11 |
Family
ID=12932579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5307183A Pending JPS59178747A (ja) | 1983-03-29 | 1983-03-29 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178747A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420635A (en) * | 1987-07-15 | 1989-01-24 | Nec Corp | Semiconductor integrated circuit device |
| JPH01143232A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体集積回路 |
| JPH09172189A (ja) * | 1987-02-26 | 1997-06-30 | Toshiba Corp | 半導体基板およびそれを用いた高耐圧半導体素子 |
| KR19990060829A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
-
1983
- 1983-03-29 JP JP5307183A patent/JPS59178747A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172189A (ja) * | 1987-02-26 | 1997-06-30 | Toshiba Corp | 半導体基板およびそれを用いた高耐圧半導体素子 |
| JPS6420635A (en) * | 1987-07-15 | 1989-01-24 | Nec Corp | Semiconductor integrated circuit device |
| JPH01143232A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体集積回路 |
| KR19990060829A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
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